第一篇：機械識圖與EDA技術精品課程匯報提綱(定稿)

《機械識圖與EDA技術》精品課程整體設計

匯報人：

尊敬的各位評委：

您們好！我是來自**。下面我將從課程設置、教學內容、教學手段和方法等七個方面來闡述我對這門課程建設的理解和認識。

首先，我們來看課程設置主要包括課程定位、崗位職業能力、性質和作用等內容。

本課程設置符合博州二園一區等當地產業經濟需要，按照中級維修電工和電氣設備安裝工的崗位職業能力要求，確定本課程模塊工作任務，符合專業定位方向，滿足本專業的素質、知識、技能目標。2010年,學校將原電工和電子技術應用專業整合電氣運行與控制復合專業，將《機械與電氣識圖》和《電工EDA》二門教材按任務驅動法模式和適用夠用原則，重新融合原教學內容，整合成《機械識圖與EDA技術》一門課程，更能適應專業大類模塊教學要求。

在電氣運行與控制專業的課程體系中，本課程是電氣運行與控制專業的一門技術基礎課程，其前導課程是公共課和部分專業技術基礎課，為后續的電氣設備維修、企業供電技術等專業課程學習服務，為提高綜合技能和學生畢業后的職業生涯發展奠定良好基礎。

根據電工類崗位及其工作任務，重新構建了制圖基本規定、三視圖等共12個模塊、34個任務為學習內容，設置了工學結合的綜合技能。同時，在學習內容和習題中適當穿插了職業資格考試和電類維修的新方法、新設備、新知識、新技能。

本課程的內容表現形式豐富多樣，建設內容非常繁重，一是編寫任務驅動式工學結合的校本教材，二是設計適應技術發展的課程體系，三是加強豐富教學資源建設。（演示protel 錄像）加強課程建設所需要的的教材和教材參考書，教學輔導書等。下面以任務4機床電氣控制線路原理圖繪制為例，介紹教學內容組織方法，以下達任務書、演示電動機正反轉示教板、課件為資訊，按五個步驟進行組織和實施。（演示超鏈接）

基于課程教學需要，主要采取了以模型、機床控制線路示教板等直觀教具導入為主，實施以任務為引領的“教、學、做”一體化的教學模式。

在教學過程中靈活應用了任務驅動（演示超鏈接）、分層教學、錄像視頻（演示視圖子任務超鏈接）、等多種教學手段，創設機電設備主要零部件識讀等實訓環境，并對教學模塊進行考核評價，由學生自評，教師評價組成，完成任務流程和標準與工作過程相對接。

這些是實訓時所用的設備，如計算機輔助設計室提供平面、三維CAD模型，MsterCAM9模型，PROTEL DXP軟件應用等，充分利用信息技術教學。

在教學團隊中，借助于武漢職院博州分院、博州湖北職教園的機遇，提升教師素質。“雙師”型教師占90%，平均年齡33歲，其中，1人有7年企業工作經歷，3人次獲自治區級及以上綜合表彰，2名援疆教師。企業兼職教師2人，擔任電氣控制線路的實踐和DCS中控軟件教學工作，教師隊伍具體結構如圖所示，完全能滿足教學需要。

這是課程負責人部分成果，曾獲人社部和區優秀支教教師等榮譽。這是本課程現有的實訓條件，如計算機輔助設計室提供平面、三維CAD模型，MsterCAM9模型，Protel dxp 2004軟件應用等，并充分利用信息技術進行教學。還有電工電子線路實訓室、控制線路綜合實訓室，基本能滿足制圖、電氣線路原理圖繪制、創新設計等操作技能訓練要求。

我校實訓基地主要是博州境內的博蘭水泥、中博水泥、華寶鈣業、農五師熱電公司等單位，為識讀機電設備零件、原理圖見習和實習提供了重要保障。課程建設的特色創新在于教學做一體化模式、五共培育的任務驅動課程體系，并為其它單位或學校提供機床電氣控制線路原理圖元件庫。

學校高度重視精品課程建設，給予了制度、經費、設備設施等保障措施，同時，還采取了其它激勵措施。

當然，本課程建設中還存在以下四個方面不足。

以上就是我對這門課程建設的闡述，不足之處，懇請評委們批評指正！

第二篇：eda技術課程總結與心得

【第一章】

1、FPGA芯片的發展主要體現在哪幾個方面？未來的發展趨勢是什么？

ANS:

2、EDA技術的優勢是什么？

ANS: EDA依賴功能強大的計算機在EDA工具軟件平臺上自動的完成邏輯化簡、邏輯分割、邏輯綜合、結構綜合，以及邏輯優化和仿真等功能，直至實現既定性能的電子線路系統功能。EDA使得設計者的工作幾乎僅限于利用軟件的方式，即利用硬件描述語言HDL和EDA工具軟件來完成對系統硬件功能的實現

+ P 10

3、EDA的設計流程包括哪幾個環節？

ANS: ①設計輸入（原理圖/HDL文本編輯）②綜合 ③ FPGA/CPLD 適配 ④ 時序仿真與功能門級仿真 ⑤FPGA/CPLD編程下載 ⑥FPGA/CPLD器件電路硬件檢測。

4、硬件描述語言的種類有哪些？

ANS: VHDL、Verilog HDL、SystemVerilog、System C 等

5、自頂向下設計方法的優點是什么？

ANS:

過程大部分由計算機完成，可植性強，便于系統的優化和升級，以及對模型進行及時的修改，以改進系統或子系統的功能，更正設計錯誤，提高目標系統的工作速度，減小面積耗用，降低功耗和成本等。在EDA技術應用中，自頂向下的設計方法，就是在整個設計流程中各設計環節逐步求精的過程。

6、ip核可分為哪幾類？

ANS: ①軟IP、②固IP、③硬IP

7、ip在EDA技術的應用和發展中的意義是什么？

ANS:

IP就是將某些功能固化，而當EDA設計也需要這些功能的時候，就可以直接將植入了此功能的IP拿過來直接用，而不用再重新設計。這樣既可以提高效率又可以減少設計風險。IP核具有規范的接口協議，良好的可移植與可測試性，為系統開發提供了可靠的保證。

【第二章】

1、可編程邏輯器件經歷哪些發展過程？ ANS:

2、Altera公司的PLD芯片主要有哪些系列？ ANS:

按照推出的先后順序：Classic、MAX、FLEX、APEX、ACEX、APEX

2、Cyclone/2/3/

4、MAX2、Stratix-1/2/3/4/6.【第三章】

1、一個完整的VHDL程序包括哪幾個部分？其作用是什么？ ANS: ①實體描述部分 ②結構體描述部分

作用 略

2、VHDL中標示符的命名規則是什么？

ANS: 標識符是設計者在VHDL程序中自己定義的，用于標識不同名稱的詞語。例如實體名、端口名等。具體規則如下：

·有效的字符：包括26個大小寫英文字母，數字包括0~9以及下劃線。

·任何標識符必須以英文字母開頭

·必須是單一的下劃線，且前后都要有字母或數字。·標識符中的英文字母不區分大小寫。

·允許包含圖形符號（如回車符、換行符等），也允許包含空格符。

3、端口模式有哪些？

ANS: ①IN

2、OUT

3、INOUT雙向端口

4、BUFFER 緩沖端口

4、VHDL中有哪些基本的數據類型？ ANS: bit、bit_vector、std_logic、std_logic_vector、boolean（布爾）、natural（自然數）、integer（整數）、signed（有符號）、unsigned（無符號）、array（數組類)、record（記錄類型）、Subtype（子類型）、用戶自定義類型。

5、常用的VHDL程序包有哪些？

ANS：STD_LOGIC_1164、STD_LOGIC_ARITH、STD_LOGIC_SIGNED、STD_LOGIC_UNSIGNED

【第五章】

1、簡述信號和變量的區別

ANS：比較對象

信號SIGNAL

變量VARIABLE

基本用法

用于作為電路中的信號連線

用于作為進程中局部數據存儲單元

適用范圍

在整個結構體內的任何地方都適用

只能在所定義的進程中使用

行為特性

在進程最后才對信號賦值

立即賦值

簡單的說,信號是全局的,用于結構體中并行語句間數據流的傳遞;變量則是局部的,他主要用于單個進程中中間變量的存儲.2、進程的特點是什么？

ANS：(1)進程結構內部的所有語句都是順序執行的。

(2)多進程之間是并行執行的，并可訪問結構體或實體中所定義的信號。

(3)進程的啟動是由進程標識符PROCESS后的信號敏感表所標明的信號來觸發的，也可以用WAIT語句等待一個觸發條件的成立。

(4)各進程之間的通信是由信號來傳遞的。(5)進程語句的順序性(6)進程的啟動與執行過程

當進程中定義的任一敏感型號發生更新（變化）時，由順序語句定義的行為就要重復執行一次。當進程中最后一個語句執行完畢后，執行過程將自動返回到進程的起始端，以等待下一次敏感信號的變化。

3、VHDL語言有哪幾種描述方式？

ANS: 行為描述、數據流描述、結構描述

【第六章】

1、列舉5個宏功能模塊

ANS: ① 算數組件，包括累加器、加法器、乘法器和LPM算數函數等。

② 組合電路，包括多路選擇器、比較器和LPM門函數等。

③ I/O組件，包括時鐘數據恢復（CDR）、鎖相環(PLL)等。

④ 存儲器編譯器件，包括FIFO Partitioner、RAM和ROM宏功能模塊等。

⑤ 存儲組件，包括存儲器、移位寄存器宏模塊和LPM存儲器函數等。

2、Quartus能夠接受的兩種RAM或ROM初始化文件的格式是？ ANS：.mif

.hex

3、給出鎖相環的工作原理。

ANS: 鎖相環路是一個相位反饋自動控制系統。它由以下三個基本部件組成：鑒相器（PD）、環路濾波器（LPF）和壓控振蕩器（VCO）。其組成方框圖如下所示。

鎖相環的工作原理：

? ? ? ? ?

4、已知實驗板上有一個10MHZ的有源晶振，現在要產生1MHZ的正弦波，請提出設計方案

【第七章】

1、狀態機的優點

ANS:① 高效的順序控制模型 ②容易利用現成的EDA優化工具③性能穩定④設計實現效率高⑤高速性能

2、一般的狀態機結構包括哪幾個部分？各自的功能是什么？ ANS: ①說明部分、說明部分用tpye語句定義新的數據類型，其元素通常用狀態機的狀態名來定義。狀態變量（即現態和次態）應定義為信號，便于信息額傳遞，并將狀態變量的數據類型定義為含有既定狀態元素的新定義的數據類型。說明部分一般放在architecture 和 begin之間。

②主控時序過程、所謂主控時序過程是指負責狀態機運轉和在時鐘驅動下負責狀態轉換。壓控振蕩器的輸出經過采集并分頻； 和基準信號同時輸入鑒相器；

鑒相器通過比較上述兩個信號的頻率差，然后輸出一個直流脈沖電壓； 控制VCO，使它的頻率改變；

這樣經過一個很短的時間，VCO 的輸出就會穩定于某一期望值。③主控組合過程、顧名思義，主控組合進程也可稱為狀態譯碼過程，其任務是根據外部輸入的控制信號，包括來自狀態機外部的信號和來自狀態機內部其他非主控的組合或時序進程的信號，以確定對外輸出或對內部其他組合或時序進程輸出信號的內容。④輔助過程、輔助進程用于配合狀態機工作的組合進程或時序進程。

3、狀態機的狀態編碼有哪幾種？各自的優缺點是什么？

ANS：① 直接輸出型編碼

這種編碼最典型的應用就是計數器。直接輸出型編碼方式就是所謂的用戶自定義編碼方式，它的優點是輸出速度快，不太可能出現毛刺現象。缺點是程序的可讀性差，用于狀態譯碼的組合邏輯資源比其他以相同觸發器數量觸發器 4構成的狀態機多，而且控制非法狀態出現的容錯技術要求比較高。

②順序編碼

優點是 這種編碼方式最為簡單，在傳統設計技術中最為常用，其使用的觸發器最少，剩余的非法狀態也最少，容錯技術較為簡單。缺點也很多，如常常會占用狀態轉換譯碼組合邏輯較多的資源，特別是有的相鄰狀態或不相鄰狀態的狀態轉換時涉及多個觸發器的同時狀態轉換，因此將耗費更多的轉換時間，而且容易出現毛刺現象。

③一位熱碼狀態編碼

一位熱碼狀態編碼雖然占用了較多的觸發器，但其簡單的編碼方式大為簡化了狀態譯碼邏輯，提高了狀態轉換速度，增強了狀態機的工作穩定性，這對于含有較多的時序邏輯資源、相對較少的組合邏輯資源的FPGA器件是最好的解決方案。

常用的去除毛刺的方法有哪幾種？

ANS： ①延時方式去毛刺

②邏輯方式去毛刺 ③ 定時方式去毛刺 P261

【第八章】

1、資源優化可以通過哪幾種方式實現 ANS：①資源共享 ②邏輯優化 ③串行化

2、速度優化可以通過哪幾種方式實現？

ANS：① 利用流水線設計技術 ②寄存器配平③關鍵路徑法 ④乒乓操作法

【編程題】

1、用VHDL實現某一芯片的功能

2、計數并譯碼顯示

3、鍵盤掃描并顯示

第三篇：eda技術課程總結與心得--整理版

【第一章】

1、FPGA芯片的發展主要體現在哪幾個方面？未來的發展趨勢是什么？

(1)大容量、低電壓、低功耗(2)系統級高密度

(3)FPGA和ASIC出現相互融合。(4)動態可重構

2、EDA技術的優勢是什么？

縮短開發周期，有各類庫的支持，簡化邏輯設計，有利于設計文檔的管理，能仿真測試，開發者有自主權，將所有開發環節納入統一的自頂向下的設計中，有效的利用了計算機的自動設計能力。

3、EDA的設計流程包括哪幾個環節？

①設計輸入（原理圖/HDL文本編輯）②綜合 ③ FPGA/CPLD 適配 ④ 時序仿真與功能仿真 ⑤FPGA/CPLD編程下載 ⑥FPGA/CPLD器件電路硬件檢測。

4、硬件描述語言的種類有哪些？

VHDL、Verilog HDL、SystemVerilog、System C 等

5、自頂向下設計方法的優點是什么？

過程大部分由計算機完成，可植性強，便于系統的優化和升級，以及對模型進行及時的修改，以改進系統或子系統的功能，更正設計錯誤，提高目標系統的工作速度，減小面積耗用，降低功耗和成本等。在EDA技術應用中，自頂向下的設計方法，就是在整個設計流程中各設計環節逐步求精的過程。高效，高穩定性，省時省力，成本較低。

6、ip核可分為哪幾類？

①軟IP、②固IP、③硬IP

7、ip在EDA技術的應用和發展中的意義是什么？

IP就是將某些功能固化，而當EDA設計也需要這些功能的時候，就可以直接將植入了此功能的IP拿過來直接用，而不用再重新設計。這樣既可以提高效率又可以減少設計風險。IP核具有規范的接口協議，良好的可移植與可測試性，為系統開發提供了可靠的保證。

【第二章】

1、可編程邏輯器件經歷哪些發展過程？

PLD,PLA,PAL,GAL，EPLD，CPLD/FPGA

2、FPGA的配置方式有哪些？

PS（被動串行）、PPS（被動并行同步）、PPA（被動并行異步）、PSA（被動串行異步）、JTAG模式、AS（主動串行）

3、JTAG？

JTAG是英文“Joint Test Action Group（聯合測試行為組織）”的詞頭字母的簡寫。JTAG邊界掃描技術。

【第三章】

1、verilog中標示符的命名規則是什么？

a.標識符

Verilog HDL中的標識符（Identifier）是由任意字母、數字、$符號和_（下劃線）符號的組成的字符序列，但標識符的第一個字符必須是字母或者下劃線。此外，標識符是區分大小寫的。

轉義表示符（Escaped Identifier）為在標識符中包含任何可打印字符提供了一條途徑。轉義標識符（反斜線）符號開頭，以空白結尾（空白可以是空格、制表符或換行符）。在轉義標識符中，反斜線和結束空格并不是轉義標識符的一部分。

Verilog HDL語言中定義了一系列保留標識符，叫做關鍵詞，僅用于表示特定的含義。注意只有小寫的關鍵詞才是保留字。

指導原則：不能用大小寫混用字符串表示關鍵詞，也不能把轉義的關鍵詞作為標識別符。

b.注釋

在Verilog HDL中有2種形式的注釋：

/*開始，直到*/ //第二種形式：到本行結束為止

c.格式

Verilog HDL是大小寫敏感的，也就是說，字符相同而字體（大小寫）不同的兩個標識符是不同的。此外，Verilog HDL語句的格式很自由，即語句結構既可以跨越多行編寫，也可以在一行內編寫。空白（空白行、制表符和空格）沒有特殊含義。指導原則：行的長度必須小于132個字符。

2、端口模式有哪些？

1、INPUT

2、OUTPUT

3、INOUT雙向端口

3、Verilog中有哪些基本的數據類型？

Reg，wire，parameters，integer

4、verilog中兩種基本的數據類型net（wire）和reg的區別

兩者的區別是：即存器型數據保持最后一次的賦值，而線型數據需要持續的驅動

輸入端口可以由net/reg驅動，但輸入端口只能是net；輸出端口可以使net/reg類型，輸出端口只能驅動net；若輸出端口在過程塊中賦值則為reg型，若在過程塊外賦值則為net型 用關鍵詞inout聲明一個雙向端口, inout端口不能聲明為寄存器類型，只能是net類型。wire表示直通，即只要輸入有變化，輸出馬上無條件地反映(如與、非門等簡單的連接)；reg表示一定要有觸發，輸出才會反映輸入。

不指定就默認為1位wire類型。專門指定出wire類型，可能是多位或為使程序易讀。wire只能被assign連續賦值，reg只能在initial和always中賦值。wire使用在連續賦值語句中，而reg使用在過程賦值語句中。

wire若無驅動連接，其值為z，reg默認初始值為不定值x。

reg表示一定要有觸發，沒有輸入的時候可以保持原來的值，但不直接與實際的硬件電路對應。

5、verilog中的時鐘過程表述的特點和規律

1.某信號被定義成邊沿敏感時鐘信號，則posedge A或 negedge A放敏感表中，always結構塊中不能再出現信 號A了。

2.若B被定義成對應于時鐘的電平敏感異步控制信號，則除 posedge B或negedge B放敏感表中，always塊中必須 給出邏輯描述，即表述上是邊沿敏感，性能上是電平敏感。

3.若某信號對于時鐘同步，則不能出現在敏感信號表中。

4.敏感表中邊沿敏感信號和電平敏感信號不能同時出現。

【第五章】

1、簡述阻塞式賦值和非阻塞式賦值的區別

=，立即；<=過程結束

（1）同一個塊程序中：阻塞賦值語句是順序執行的；非阻塞賦值語句是并行執行的。

（2）在組合邏輯建模中應使用阻塞賦值；在時序邏輯建模中應使用非阻塞賦值。

（3）無論是阻塞賦值語句還是非阻塞賦值語句，若在該語句之前對其值進行應用，則只能引用其上一個時鐘周期賦于的舊值。

2、verilog語言有哪幾種描述風格？

RTL描述、行為描述、數據流描述、結構描述

3、簡述任務和函數語句的區別

a.任務可以有input、output和inout,數量不限,函數只有input參數,且至少有一個input;b.任務可以包含有時序控制(如延時等),函數不能包含有任何延遲,仿真時間為0;c.任務可以用disable中斷,函數不允許disable、wait語句;d.任務可以通過I/O端口實現值傳遞,函數名即輸出變量名,通過函數返回值;e.任務可以調用其他任務和函數,函數只能調用其他函數,不能調用任務;f.任務可以定義自己的仿真時間單位,函數只能與主模塊共用一個仿真時間單位；

g.函數通過一個返回一個值來響應輸入信號的值,任務卻能支持多種目的,能計算多個結果值，結果值只能通過被調用的任務的輸出端口輸出或總線端口送出;另外在函數中不能有wire型變量.任務定義語法：

task <任務名>;

<端口及數據類型聲明語句>

<語句1>......endtask

函數定義的語法: function <返回值類型或范圍>(函數名)

<端口說明語句>

<變量類型說明語句>

begin

<語句>......end endfunction

【第八章】

1、狀態機的優點

①高效的順序控制模型

②容易利用現成的EDA優化工具 ③性能穩定

④設計實現效率高 ⑤高速性能

2、狀態機的狀態編碼有哪幾種？各自的優缺點是什么？

① 直接輸出型編碼：這種編碼最典型的應用就是計數器。直接輸出型編碼方式就是所謂的用戶自定義編碼方式，它的優點是輸出速度快，不太可能出現毛刺現象。缺點是程序的可讀性差，用于狀態譯碼的組合邏輯資源比其他以相同觸發器數量觸發器構成的狀態機多，而且控制非法狀態出現的容錯技術要求比較高。

②順序編碼：優點是這種編碼方式最為簡單，在傳統設計技術中最為常用，其使用的觸發器最少，剩余的非法狀態也最少，容錯技術較為簡單。缺點也很多，如常常會占用狀態轉換譯碼組合邏輯較多的資源，特別是有的相鄰狀態或不相鄰狀態的狀態轉換時涉及多個觸發器的同時狀態轉換，因此將耗費更多的轉換時間，而且容易出現毛刺現象。③一位熱碼狀態編碼：一位熱碼狀態編碼雖然占用了較多的觸發器，但其簡單的編碼方式大為簡化了狀態譯碼邏輯，提高了狀態轉換速度，增強了狀態機的工作穩定性，這對于含有較多的時序邏輯資源、相對較少的組合邏輯資源的FPGA器件是最好的解決方案。

3、常用的去除毛刺的方法有哪幾種？

①延時方式去毛刺

②邏輯方式去毛刺 ③ 定時方式去毛刺

第四篇：中職機械識圖課程有效教學探究

【摘 要】以教學實踐為例，從整合教材內容、創設探究式教學情境、教學做合一、借助現代教育技術四個方面探究中職《機械識圖》課程教學有效性問題。

【關鍵詞】中職 機械識圖 教學 有效性

【中圖分類號】g 【文獻標識碼】a

【文章編號】0450-9889（2016）05b-0063-02

2013年秋季我們學校新增了一個專業――機械工程專業，學校安排筆者授這個專業的《機械識圖》課。在教學過程中，為了調動學生學習的積極性，筆者結合學生的知識基礎、年齡特征以及專業需求，在改進教學方法和整合教材內容上進行了初步償試，教學取得了一定的成效。之后筆者又帶2014級的課，繼續采用教2013級時所用的許多方法，也取得了同樣好的效果。筆者把這些做法整理出來，意與《機械識圖》的授課老師們分享。

一、整合教材內容，滿足學生的就業需求

中職學校的課程建設正處于轉變模式、建立特色、與時俱進的重要時期，教育工作者任重道遠。中職教育的根本任務是要培養生產、服務第一線的操作型和應用型的技術人才，如何把復雜、深奧的理論知識，簡單、直接地呈現給學生，使其在實踐操作中運用自如，是中職教師深思和探索的課題。《機械識圖》是中職機械類專業的基礎課程，在教學中也同樣要服從和服務于培養生產一線所需要的人才目標。筆者曾在企業實習和工作五年，筆者認為該課程的教學目標應該是突出畫圖和看圖能力的培養。如何讓學生會看圖、看懂圖是本課程的核心任務。因此，在教學過程中，筆者將本課程定位在提高學生識讀圖樣的能力，在精準理解圖樣的內涵上，要求學生能快速看懂零件圖上尺寸標注的含義和加工的技術要求等，精準理解設計者意圖，忠實執行圖樣要求。圖樣本是設計者與操作加工者之間交流溝通的語言。現行的《機械識圖》課程教材，其內容側重于難度較大的“制圖”，難度、深度基本與高等教育的教材相似，這與中職學生的現狀是極不相符的。就中職學生而言，“識圖”應重于“制圖”。因為在實際工作中，并不需要他們進行圖紙的設計和修改。筆者在教學中，將教材分為兩個模塊，即識圖基礎和識圖技能。在整個教學過程中突出任務引領，側重基礎知識和常用知識的訓練，將每個章節貫以任務驅動。筆者從教材、網絡和企業收集大量的圖樣，由簡至繁，引領學生識讀，將知識點穿插到任務實施過程，讓學生在識圖過程掌握本專業的相關知識，構建知識體系，達到預期的能力目標和感情目標。

二、創設探究式教學情境，激發學生的探究欲望

認知心理學原理告訴我們，人之所以會積極動手、動腦、動口常常是因為遇到問題引起的。因此，教師如何巧妙地設計一個奇妙的案例或現象，以吸引學生注意力，激發學生探究的欲望就尤為重要。而在這個過程中如何讓學生扮演主角，圍繞探究的目標進行觀察、驗證，發現問題、解決問題，體驗“發現”和“成功”的樂趣更是一種藝術。在《機械識圖》教學過程中，學生普遍認為立體空間是一個很抽象的概念，不知如何進行立體空間思維。在學習三視圖時，大部分的學生很難接受和掌握這種思維形式，而這又是該課程的重點內容。筆者是這樣講授這個章節的：教師根據教材準備好三個不同形狀的幾何體（可用白色硬泡沫板切割做成，另準備足夠此材料給學生），教師逐個演示物體的單面投影（如圖所示）：

學生發現：這三個完全不同形狀的物體，它們在投影面上所得到的投影卻是一樣的。此時，教師再啟發學生，還有什么樣的形狀也可得到這樣的投影呢？讓學生動手，用之前老師準備好的泡沫板進行切割，不一會，就切出十幾種不同形狀的物體（此時學生小有成功的體驗了）。面對學生自己的“作品”，教師引導學生思考問題：怎樣才能真實、準確、完整地表達一個物體或零件呢？讓同學們進行分組討論。通過仔細觀察、分析，同學們發現，只有一個投影面上的投影，是不能完全確定物體的形狀的。若要反映物體的完整形狀，就得將長、寬、高三個方向的尺寸與形狀都反映出來，需要多取幾個投影面上的投影互相補充，才能把物體的整個形狀表達清楚。通過實踐，學生得出結論：用三個投影面足夠表達物體的形狀和大小。三投影面體系形成了，三視圖就建立起來了。接下來同學們自己就能總結出“長對正、高平齊、寬相等”九字口決。這一過程，若用傳統的講授法，哪怕老師在臺上講得口干舌燥，學生也未必聽懂。

三、踐行“教學做合一”思想，提高學生的動手能力

我國著名教育家陶行知先生的“教學做合一”的思想是：“教學做是一件事，不是三件事。我們要在做上教，在做上學。在做上教的是先生，在做上學的是學生。從先生對學生的關系來說，做便是教；從學生對先生的關系來說，做便是學；先生拿做來教，乃是真教；學生拿做來學，方是實學。不在做上用工夫，教固不成教，學也不成為學。” 做就是要動手，根據《機械識圖》學科特點，對抽象思維有一定的要求。大多數中職學生空間思維較薄弱，他們只能以具體物體作為思維對象。但他們動手能力強，我們可以從動手開始，以形象思維為突破口，訓練學生對空間與平面之間的聯系思維，訓練在平面與三維空間之間快速轉換的能力。如，在學習“圓柱體的截交線”時，讓學生利用橡皮泥做道具，用截平面截切圓柱體，以三種不同的位置截平面分別進行切割，通過實物觀察，觀察截平面的形狀和截交線的形狀，得出不同的三視圖。另，如根據三視圖徒手作立體圖，必須要讓學生動手去畫，由簡單到復雜訓練學生的畫圖能力。要求學生根據三視圖，畫出立體圖。通過反復訓練，學生就能掌握要領，畫得得心應手，提高在平面與三維空間之間轉換的能力，實現“教學做合一”的教學思想。讓學生在做中學，體驗學習過程，并獲得成功的快樂。

四、借助現代教育技術，調動學生學習的積極性

教學方法改革，是教學研究永恒的課題，是提高教育教學質量的關鍵。教學方法與教學手段改革要本著“先進性”的原則，教師可借助先進的多媒體技術與教學軟件支持教育改革和促進教育發展。多媒體以其自身無可替代的優勢在中職學校教學中被廣泛使用。作為新時代的中職教師掌握現代信息化教學是一項必備的技能。在《機械識圖》課程教學中，傳統的用實物和掛圖進行講解，已很難被學生接受了。若把caxa應用于該課程的教學，效果就非同一般。caxa實體設計軟件是集工程設計、創新設計和工程圖于一體的新一代三維cad軟件系統，其最大的特點是具有更好的直觀性，易學易用、快速設計和兼容協同，用于教學可起到很好的輔助作用。例如，在組合體、復雜零件圖及裝配圖等教學過程中，教師只需拖動可視的操作手柄，即可實現在基本體上的任意疊加或切割演示，可觀察到曲面或平面立體的表面相貫線或平面截交線的形狀。學生可以很直觀地理解組合體的組合形式，讓學生感覺到這不過是搭積木般簡單的組合過程。即便是畫復雜的三視圖，也不會出現錯畫、漏畫、多畫的現象。又如，簡單裝配圖和復雜的裝配圖在傳統的掛圖講授中很不好講解清楚，需要花大量的時間和精力來講解，但其效果也難如人愿。而在caxa實體中，只需鼠標拖放就能得到諸如緊固件、軸承、齒輪等標準件，在國標零件庫能非常方便地使用墊圈、螺母、螺栓等，動態地顯示所有零部件的裝配過程。整個教學過程直觀，且圖文并茂，聲像字畫動態顯示，使抽象概念具體化、微觀概念宏觀化，讓枯燥的內容變得生動形象。這種借助現代教育技術，以動漫形式的教學，不僅能夠調動學生的學習積極性，而且更能有效地提高學生思維能力、增加學生的空間想象能力和創新能力，進行有效教學。

雖然“教學有法，但無定法”。但只要教師善于反思，善于總結，就能找到適合學生，適合自己的教學方法，中職《機械識圖》課程有效教學就能得以實現。

第五篇：習題課-《EDA技術》課程考試大綱

《EDA 技術》課程考試大綱

第一部分 考核說明

一、學習目的和任務

電子設計自動化(EDA)技術是九十年代電子信息技術發展的重要成果，它使大規模集成電路的設計與制作進 入自動化階段，是目前工業界廣泛才應用的設計技術，而未來電子電路設計將是 EDA 的時代。學習本課程的目 的是使學生：系統地掌握 EDA 技術的基本概念和基本實踐技能；具備通過可編程器件設計數字系統的本領；具 備學習后續相關課程的能力。通過本課程的學習使學生掌握可編程器件、EDA 開發系統軟件、硬件描述語言和電子線路設計與技能訓練等 各方面知識；提高工程實踐能力；學會應用 EDA 技術解決一些簡單的電子設計問題。

本課程主要任務是：

1、使學生掌握 EDA 開發工具 QUARTUSII 的常用工具的使用。

2、使學生掌握 EDA 設計流程及輸入方法。

3、使學生掌握的硬件描述語言 VERILOG HDL 的基本應用。

4、使學生掌握原理圖輸入、VERILOG HDL 文本輸入等硬件設計方法。

5、使學生掌握電路的仿真測試和硬件測試的方法，驗證實際設計電路的。

二、教學內容及要求

總述：

1．EDA 技術基本概念 EDA 技術的內涵、實現目標，綜合的概念，自頂向下的設計方法，EDA 與傳統電子設計方法的比較。

2．EDA 設計流程及工具 FPGA/CPLD 設計流程，ASIC 設計流程，常用的 EDA 工具，IP 核的概念，QUARTUSⅡ的使用。

3．VERILOG HDL 硬件描述語言 VERILOG HDL 程序的結構與要素（包括 VERILOG HDL 程序的基本結構、結構體、文字規則、數據類型、操作符等），VERILOG HDL 的基本語句（包括順序語句和并行語句），VERILOG HDL 子程序，VERILOG HDL 程序庫和包，VERILOG HDL 的描述風格。狀態 機的設計方法。

具體內容：

第一章 概述

教學內容： EDA 技術及其發展；EDA 技術實現目標；硬件描述語言 VERILOG HDL 介紹；VERILOG HDL 綜合介紹；基于 VERILOG HDL 的自頂向下 設計方法；EDA 與傳統電子設計方法的比較；EDA 的發展趨勢。

教學要求： 掌握：EDA 較傳統電子設計方法的優越性。了解EDA 技術及其發展方向。

第二章 EDA 設計流程及其工具

教學內容： FPGACPLD 設計流程；設計輸入（原理圖HDL 文本編輯）；VERILOG HDL 綜合流程學習（適配；時序仿真與功能仿真； 編程下載；硬件測試等）；ASIC 及其設計流程（ASIC 設計方法；一般 ASIC 設計的流程）；常用 EDA 工具（設 計輸入編輯器；HDL 綜合器；仿真器；適配器(布局布線器)；下載器）QUARTUSII 概述；IP 核介紹。

教學要求： 熟練掌握：FPGACPLD 設計流程；QUARTUSII 操作界面及熟練使用。掌握：EDA 設計流程中硬件設備的正確使用，從而能完成更多的實驗和開發項目。了解：IP 核。

第三章 FPGA/CPLD 結構與應用

教學內容： 簡單 PLD 原理；CPLD 結構與工作原理；FPGA 結構與工作原理；FPGACPLD 測試技術；FPGA/CPLD 測試技 術； CPLD 和 FPGA 的編程與配置。

教學要求： 掌握：FPGACPLD 測試技術；CPLD 和 FPGA 的編程與配置方法。了解：CPLD/FPGA 結構與工作原理。

第四章 VERILOG HDL 設計初步

教學內容： 多路選擇器 VERILOG HDL 描述（2 選 1 多路選擇器的 VERILOG HDL 描述；VERILOG HDL 相關語句說明；VERILOG HDL 設計的基本概念和語 句小節）；寄存器描述及其 VERILOG HDL 語言現象（D 觸發器 VERILOG HDL 描述；D 觸發器 VERILOG HDL 描述的語言現象說明；實現 時序電路的 VERILOG HDL 不同表達方式；異步時序電路設計；VERILOG HDL 設計基本概念和語言現象小節）1 位二進制全加 ； 器的 VERILOG HDL 設計（半加器描述和 CASE 語句；全加器描述和例化語句）；VERILOG HDL 文本輸入設計方法初步（編輯輸入并保存

VERILOG HDL 源文件；將當前設計設定為工程；選擇FPGA/CPLD器件，編譯、綜合和排錯；時序仿真；硬件測試）。

教學要求： 熟練掌握： 理解掌握 VERILOG HDL 硬件描述語言的基本語句；4 選 1 多路選擇器的 VERILOG HDL 描述程序設計； 觸發器 VERILOG HDL描述程序設計。掌握：同步時序電路設計，全加器描述和例化語句。了解：異步時序電路設計。

第五章 VERILOG HDL 設計進階

教學內容： 4 位加法數器的 VERILOG HDL 描述；不同工作方式的時序電路設計；雙向電路和三態控制電路設計；進程語句結構；仿真。

教學要求： 掌握：4 位加法數器的 VERILOG HDL 描述。了解：進程語句結構。

第六章 原理圖輸入設計方法

教學內容： 1 位全加器設計向導；2 位十進制數字頻率計設計（設計有時鐘使能的兩位十進制計數器；頻率計主結構電路設 計；測頻時序控制電路設計；頻率計頂層電路設計）；設計項目的其他信息和資源配置；參數可設置 LPM 兆功能 塊（基于 LPM_COUNTER 的數控分頻器設計；基于 LPM_ROM 的 4 位乘法器設計）；波形輸入設計方法。

教學要求： 熟練掌握：1 位全加器原理圖輸入設計；參數可設置 LPM 兆功能塊的設計方式。掌握：2 位十進制數字頻率計設計；波形輸入設計方法。了解：設計項目的其他信息和資源配置

第七章 有限狀態機設計

教學內容： 一般有限狀態機的設計；Moore 型有限狀態機的設計；Mealy 型有限狀態機的設計；狀態編碼；狀態機剩余狀態 處理；LPM 模塊的 VERILOG HDL 文本方式調用。

教學要求： 熟練掌握：Moore 型有限狀態機的設計；Mealy 型有限狀態機的設計。掌握：一般有限狀態機的設計； 了解：LPM 模塊的 VERILOG HDL 文本方式調用。

第八章 VERILOG HDL 結構與要素

教學內容： VERILOG HDL 文字規則；數據類型；VERILOG HDL 操作符；LPM 的 VERILOG HDL 文本方式調用。教學要求： 掌握：LPM 的 VERILOG HDL 文本方式調用。了解：VERILOG HDL 文字規則；VERILOG HDL 操作符。

第九章 VERILOG HDL 基本語句

內容： VERILOG HDL 可綜合的基本語句（順序語句、并行語句）及其結構與用法

教學要求： 掌握：VERILOG HDL 基本語句：順序語句、并行語句及其結構與用法

重要內容：

一）EDA 基礎知識

1． EDA 技術概念

2． EDA 技術發展的 3 個階段（CAD，CAE，EDA）

3． EDA 技術實現目標

4． EDA 技術實現目標的途徑

5． 硬件描述語言

6． VERILOG HDL的發展過程（1）含義（2）創建時間（3）特點

7． VERILOG HDL 綜合，含義，內容

8． VERILOG HDL 的設計方法，分為哪幾個階段

9． 自頂向下，自底向上方法比較

10． FPGA/CPLD 設計流程 設計輸入；功能仿真；綜合；適配；時序仿真；編程下載

11． FPGA/CPLD 結構特點

12． ASIC 設計方法

13． ASIC 設計流程

14． 常用 EDA 工具及功能

15． IP 核概念

16． 常用縮寫的含義：EDA，CAD，CAE，CAM，ASIC，PLD，FPGA/CPLD，VERILOG HDL，IP，SOC，SOPC，RTL，ISP，IEEE 等

二）VERILOG HDL 語言

1． VERILOG HDL 設計實體的基本結構，配置： 各部分的組成、功能

2． VERILOG HDL 語言要素（格式、使用方法、適用范圍）1）VERILOG HDL 文字規則 ：數字，字符串，標識名，下標名 2）VERILOG HDL 數據對象 ：信號，變量，常數 3）VERILOG HDL 數據類型（預定義，用戶自定義）標量類型，復合類型，存取類型，文件類型 4）VERILOG HDL 操作符：邏輯操作符，關系操作符，算術操作符，重載操作符

3． VERILOG HDL 語言的主要描述語句（組成、格式、使用方法、適用范圍）

1）順序語句：賦值語句；轉向語句（IF，CASE，LOOP，NEXT，EXIT，WAIT）；子程序調用 2）并行語句：進程，元件例化，并行過程調用，并行信號賦值

三）QUARTUS II 工具軟件

1． QUARTUS II 的特點

2． 原理圖輸入設計法的基本操作：編程、編譯、生成元件符號、功能仿真、引腳鎖定、編程下載、硬件調試

3． 原理圖輸入的層次化設計

四）程序的分析與編程

（一）基本邏輯電路的設計 1． 組合邏輯電路 1）門電路：與門 AND；或門 OR；非門 NOT；異或門 XOR。例 4-18 三態門 例 5-13 2）比較器：一位比較器

例 4-10 四位二進制比較器 例 8-17，8-18 3）數據選擇器：2 選 1 多路選擇器 例 4-1，4-2，4-3 4 選 1 多路選擇器 例 5-11

4）半加器 例 4-19 例 4-20 例 4-21 5）全加器 例 4-22 6）譯碼器：3-8 線譯碼器 例 8-23、7 段顯示譯碼器 例 5-21 例 8-12 7）奇偶校驗邏輯電路 例 9-4 9-30 8）編碼器 8-3 優先編碼器 例 5-19 2． 時序電路 1）觸發器：D 觸發器 例 4-7；JK 觸發器；RS 觸發器 例 9-16 2）計數器：二進制 例 5-2 例 9-28；十進制 例 5-3 3）寄存器：鎖存寄存器 例 9-26 9-27；移位寄存器 例 5-4 4）（數控）分頻器 例 5-23 5）頻率計 例 5-24-27

(二）有限狀態機 1． MOORE 型 例 7-2 2． MEALY 型 例 7-6 例 7-5

三、考試內容 大綱要求的熟練掌握及要求掌握的內容，其覆蓋面應 90%以上，理解的內容要覆蓋其全部的 60%以上，要求 了解的內容其覆蓋面要占其全部的 30%以上。EDA 技術的基本概念與可編程器件的基本原理占全部內容的 30%，EDA 開發工具軟件占全部內容的 20%，硬件描述語言占全部內容的 50%。試卷結構及題型及綜合成績 綜合成績依據

四、試卷結構及題型及綜合成績依據

1．試卷結構 基本題 50%左右，綜合題 40%左右，提高題 10%左右。

2．題型 包括填空題、單項選擇題、簡答題（包括名詞解釋）、程序分析（包括改錯、程序填空、程序解釋、運行結 果分析等）及編程題（時序邏輯電路、組合邏輯電路）。填空題、單項選擇題、名詞解釋、簡答題以對基本概念的理解和硬件的內部結構，考核內容包括：應掌握的 基本概念、定義和基本計算及分析方法，理解和了解的內容也以此形式出題。程序分析、改錯題及編程題以重點掌握 VERILOG HDL 語言的結構和使用方法為主，考核內容包括：VERILOG HDL 語言的基 本結構，庫和程序包的應用，基本順序語句的使用，并行語句(進程語句和元件例化語句)的使用，狀態機設計方 法分析，對組合邏輯電路和時序邏輯電路的設計和編程。

3．綜合成績依據

綜合成績根據期末考試成績、平時綜合(平時成績和實驗)綜合評定。平時成績包括：作業、考勤、測驗、實 驗。

綜合成績=考試 70%+平時 15 %+實驗 15 %。

五、考試方式 采用閉卷考試（筆試）形式，同時出 A、B 兩套試題，其份量及難易程度大體相當。

六、試題數量及時間安排 試卷涵蓋教學大綱規定內容的 90%以上，根據題

型，單項選擇題 5 至 10 個、填空題 10 至 20 個空，簡答題 3-5 個，程序分析 1-3 道，設計題 1-3 道。各個題型的分數比例如下：

1、單項選擇題 10%

2、填空題 20%

3、簡答題 20%

4、分析題 30%

5、編程題 20% 考試時間 120 分鐘，考試日期一般安排在12~13周內進行。

七、答題要求 要求學生正確運用所學知識，答題過程完整，步驟清晰，描述準確，程序結構清晰。