第一篇：EDA技術Verilog密碼鎖

電 子 科 技 大 學

實

驗

報

告

學生姓名：吳成峰

學 號：2014070906016

指導教師：黃志奇

一、實驗室名稱： 主樓C2-514

二、實驗項目名稱：

密碼鎖

三、實驗原理：

利用FPGA開發班上的3個按鈕開關btn[2:0]來輸入4位數字的密碼。例如，輸入“2-0-1-2”打開門鎖。將用撥位開關sw[7:0]來設置密碼，通過按鈕開關btn[2:0]來輸入密碼。其中，btn[0]、btn[1]和btn[2]分別對應的有效輸入為“00”（十進制0）、“01”（十進制1）和“10”（十進制2），sw[7:6]、sw[5:4]、sw[3:2]和sw[1:0] 分別對應密碼的1、2、3、4位。

用sw[7:0]設置密碼的同時，通過7段數碼管復用電路，將其顯示到7段數碼管上。注意：需將8位輸入擴展成16位，即，x[15:0]={2’b00,sw[7:6], 2’b00,sw[5:4], 2’b00,sw[3:2], 2’b00,sw[1:0]} 輸入4位數字后，才能知道所輸入的密碼是否正確。如果密碼是正確的，led[1]亮起；如果密碼錯誤，led[0]將亮起。圖1給出了設計的頂層模塊。當按下btn[0]、btn[1]、btn[2]中任何一個按鈕時，將會產生一個時鐘脈沖。當分別按下按鈕btn[0]、btn[1]、btn[2]時，鎖模塊對應的2位輸入bn[1:0]為“00”、“01”和“10”。輸入的密碼與撥位開關上設置的密碼相比較，產生圖2所示的狀態轉移圖。注意：即使密碼輸入錯誤，也必須完成完整的4位密碼輸入，才能進入“fail”狀態E4。

圖1.門鎖電路的頂層模塊

圖2.門鎖電路的狀態轉移圖

四、實驗目的：

熟悉利用HDL代碼輸入方式進行組合邏輯電路的設計和仿真的流程，掌握Verilog語言的基本語法。并通過一個密碼鎖的設計把握利用EDA軟件（Xilinx ISE 10.1）進行HDL代碼輸入方式的電子線路設計與仿真的詳細流程，熟悉摩爾狀態機。

五、實驗內容：

1)利用HDL代碼輸入方式在Xilinx ISE 10.1平臺上實現一個密碼鎖設計，可以設定密碼并顯示，輸入密碼以解鎖； 2)設計密碼鎖的頂層模塊，使用模塊實例語句連接前面所設計的密碼鎖模塊；

3)生成比特流文件下載到開發板上進行驗證。

六、實驗器材（設備、元器件）： 1)計算機（安裝Xilinx ISE 10.1軟件平臺）；

2)BASYS2 FPGA開發板一套（帶USB-MIniUSB下載線）。

七、實驗步驟：

1、在Xilinx ISE 10.1平臺中，新建一個工程lock。我們選用的BASYS2 FPGA開發板采用的是Spartan3E XA3S100E芯片和CPG132封裝，設置好器件屬性，如圖3所示。

圖3.設置器件屬性

2、在工程管理區任意位置單擊鼠標右鍵，在彈出的快捷菜單中選擇“New Source”命令，彈出新建源代碼對話框，這里我們選擇“Verilog Module”類型，輸入Verilog文件名“lock”。

ISE會自動創建一個Verilog的模板，并在源代碼編輯區打開，接下來的工作就是將代碼編寫完整。完整代碼如下： module lock（input clk，input clr，input [7:0] sw，input [1:0] bn，output reg pass，output reg fail);

reg [3:0] pre_s,nex_s;

parameter S0=4'b0000,S1=4'b0001,S2=4'b0010,S3=4'b0011,S4=4'b0100，E1=4'b0101,E2=4'b0110,E3=4'b0111,E4=4'b1000;

//state registers

always@(posedge clk or posedge clr)

begin

if(clr==1)

pre_s<=S0;

else

pre_s<=nex_s;

end

//C1

always@(*)

begin

case(pre_s)

S0:if(bn==sw[7:6])

nex_s<=S1;

else

nex_s<=E1;

S1:if(bn==sw[5:4])

nex_s<=S2;

else

nex_s<=E2;

S2:if(bn==sw[3:2])

nex_s<=S3;

else

nex_s<=E3;

S3:if(bn==sw[1:0])

nex_s<=S4;

else

nex_s<=E4;

S4:if(bn==sw[7:6])

nex_s<=S1;

else

nex_s<=E1;

E1:nex_s<=E2;

E2:nex_s<=E3;

E3:nex_s<=E4;

E4:if(bn==sw[7:6])

nex_s<=S1;

else

nex_s<=E1;

default:nex_s<=S0;

endcase

end

//C2

always@(*)

begin

if(pre_s==S4)

pass=1;

else

pass=0;

if(pre_s==E4)

fail=1;

else

fail=0;

end

endmodule

3、建立分頻模塊“clkdiv”，過程如上，代碼如下：

module clkdiv(input mclk, input clr, output clk190);

reg [24:0] q;

always@(posedge mclk or posedge clr)

begin

if(clr==1)

q<=0;

else

q<=q+1;

end

assign clk190=q[17];//190Hz endmodule

4、建立時鐘脈沖模塊“clock_pulse”，代碼如下：

module clock_pulse（input inp，input cclk，input clr，output outp);

reg delay1;

reg delay2;

reg delay3;

always@(posedge clr or posedge cclk)

begin

if(clr==1)

begin

delay1<=0;

delay2<=0;

delay3<=0;

end

else

begin

delay1<=inp;

delay2<=delay1;

delay3<=delay2;

end

end

assign outp=delay1&delay2&~delay3;endmodule

5、建立七段數碼管復用模塊“hex7seg”，代碼如下：

module hex7seg(input [15:0] x, input clk, input clr, output reg [6:0] a_to_g, output reg [3:0] an, output dp);wire [1:0] s;reg [3:0] digit;wire [3:0] aen;reg [19:0] clkdiv;

assign dp=1;assign s=clkdiv[19:18];

assign aen[3]=1;assign aen[2]=1;assign aen[1]=1;assign aen[0]=1;

//四位四選一 always@(*)case(s)0:digit=x[3:0];1:digit=x[7:4];2:digit=x[11:8];3:digit=x[15:12];default:digit=x[3:0];endcase

//數碼管顯示 always@(*)case(digit)0:a_to_g=7'b0000001;1:a_to_g=7'b1001111;2:a_to_g=7'b0010010;3:a_to_g=7'b0000110;4:a_to_g=7'b1001100;5:a_to_g=7'b0100100;6:a_to_g=7'b0100000;7:a_to_g=7'b0001111;8:a_to_g=7'b0000000;9:a_to_g=7'b0000100;'hA:a_to_g=7'b0001000;'hB:a_to_g=7'b1100000;'hC:a_to_g=7'b0110001;'hD:a_to_g=7'b1000010;'hE:a_to_g=7'b0110000;'hF:a_to_g=7'b0111000;default:a_to_g=7'b0000001;endcase

//digit select always@(*)begin

an=4'b1111;if(aen[s]==1)

an[s]=0;end

//時鐘分頻器

always@(posedge clk or posedge clr)begin

if(clr==1)

clkdiv<=0;

else

clkdiv<=clkdiv+1;end endmodule

6、頂層模塊lock_top設計。代碼如下：

module lock_top（input mclk，input [7:0] sw，input [3:0] btn，output [1:0] led，output [6:0] seg，output [3:0] an，output dp);wire clr,clk190,clkp,btn012;wire [1:0] bn;wire [15:0] x;

assign x={2'b00,sw[7:6],2'b00,sw[5:4],2'b00,sw[3:2],2'b00,sw[1:0]};assign clr=btn[3];assign btn012=btn[0]|btn[1]|btn[2];assign bn[1]=btn[2];assign bn[0]=btn[1];

clkdiv U1(.mclk(mclk)，.clr(clr)，.clk190(clk190));

clock_pulse U2(.inp(btn012)，.cclk(clk190)，.clr(clr)，.outp(clkp));

lock U3(.clk(clkp)，.clr(clr)，.sw(sw)，.bn(bn)，.pass(led[1])，.fail(led[0]));

hex7seg U4(.x(x)，.clk(mclk)，.clr(btn[3])，.a_to_g(seg)，.an(an)，.dp(dp));Endmodule

7、將工程編譯、綜合與實現。在工程管理區的“Source for”中選取“Implementation”選項，然后在進程管理區雙擊“Synthesize-XST”進行綜合，如圖4所示。

圖4.綜合進程與源程序結構

綜合完成以后是實現，實現主要分為三個步驟：翻譯邏輯網表、映射到器件單元和布局布線，如圖4所示。注意的是，在實現前還必須為模塊中的輸入/輸出信號添加引腳約束，即添加UCF文件。開發板BASYS2的UCF文件可以在其網站上www.tmdps.cn上下載，當然也可以自己編輯UCF文件。實驗所用的UCF文件如圖5所示。

圖5.BASYS2開發板所需的UCF文件

6、器件配置。首先生成可以下載到硬件中的二進制比特文件。雙擊圖10中的“Generate Programming File”的選線，ISE就會為設計生成相應的二進制比特文件。

BASYS2開發板提供了非常方便的JTAG配置方案，使用USB-miniUSB線纜結合Digilent Adept軟件實現FPGA的配置，配置界面如圖6所示。這里我們對FPGA進行配置，配置成功狀態欄會顯示“Programming Successful”信息，如圖6所示。然后可在器件上驗證設計。

圖6.Digilent Adept 界面與配置

八、實驗數據及結果分析：

圖7.設定密碼為2012

圖8.輸入密碼0000，led[0]亮，輸入錯誤

圖8.輸入密碼2012，led[1]亮，輸入正確

九、實驗結論： 由上面實驗結果可得，實驗仿真結果證明了設計的正確性，該設計是合理的，能夠滿足實驗所需的，完成了題設要求。

十、總結及心得體會： 此次實驗結合了前幾次的學習的成果，將七段數碼管復用的部分結合進來，并通過分頻電路和時鐘脈沖電路來實現通過按鍵對時序系統的輸入，而密碼鎖本身即是時序電路摩爾機的利用。至此，我們完整的梳理了一遍這個學期的所學，組合電路設計，時序電路設計合為一體，更能深刻的理解Verilog語言和EDA，收獲良多。

報告評分：

指導教師簽字：

第二篇：集成電路EDA技術

題

目

可編程邏輯器件與集成電路設計

姓

名

**

所在學院

理學院

專業班級

思源0901

學

號

09274027

指導教師

**

日

期

20**

年

**

月

日

可編程邏輯器件與集成電路設計

摘要：本文簡述了集成電路的傳統設計方法和現代設計方法，并對兩者的區別進行了比較，以實例為基礎介紹了集成電路的設計過程。對可編程邏輯器件的定義、分類、功能等進行詳盡的闡述，介紹了可編程邏輯器件的設計過程，以可編程邏輯器件軟件設計平臺QuartusII為例，介紹了可編程邏輯器件軟件設計平臺的功能及使用方法，并對其他種類軟件平臺作出比較。對國內外集成電路設計公司作簡要介紹，分析了PLD和FPGA芯片上的文字信息。

關鍵字:集成電路設計；可編程邏輯器件；軟件設計平臺；QuartusII；PLD；FPGA

1.集成電路的設計方法

1.1手工傳統設計方法

傳統的集成電路設計方法是指20世紀50-60年代的手工設計時代。

傳統的集成電路設計方法的基本步驟是1.根據設計要求劃分功能模塊；2.確定輸入和輸出的關系，畫出真值表，寫出邏輯表達式；4.利用公式或卡諾圖進行人工化簡；5.根據化簡后的邏輯表達式畫出電路原理圖；6.在面包板上進行實驗，驗證電路的正確性；7.若無錯誤，再在透明薄膜上用貼圖符號貼PCB圖；8.檢查后送制板廠制板；9.對PCB板進行安裝、調試，若有大的錯誤，修改設計，重復以上過程，重新制板。

傳統集成電路設計方法的特點是采用自下而上（Bottom

Up）的設計方法，采用通用型邏輯器件搭積木式的方式，在系統硬件設計的后期進行仿真和調試，主要設計文件是電路原理圖。

圖1

1.2

EDA技術與現代設計方法

計算機出現后，人們可以借助計算機進行集成電路的輔助設計，這樣就進入了20世紀70-80年代的CAD（計算機輔助）時代，利用計算機及其圖形設備幫助集成電路設計人員進行設計工作，大大減少了手工設計時代的工作量，提高了集成電路的設計效率。到了80年代后期，CAD技術日漸成熟，集成電路的設計真正跨越到了EDA（電子設計自動化）的現代設計方法時代。

20世紀90年代，國際上電子和計算機技術較先進的國家，一直在積極探索新的電子電路設計方法，并在設計方法、工具等方面進行了徹底的變革，取得了巨大成功。在電子技術設計領域，可編程邏輯器件（如CPLD、FPGA）的應用，已得到廣泛的普及，這些器件為數字系統的設計帶來了極大的靈活性。這些器件可以通過軟件編程而對其硬件結構和工作方式進行重構，從而使得硬件的設計可以如同軟件設計那樣方便快捷。這一切極大地改變了傳統的數字系統設計方法、設計過程和設計觀念，促進了EDA技術的迅速發展。

EDA技術就是以計算機為工具，設計者在EDA軟件平臺上，用硬件描述語言VHDL完成設計文件，然后由計算機自動地完成邏輯編譯、化簡、分割、綜合、優化、布局、布線和仿真，直至對于特定目標芯片的適配編譯、邏輯映射和編程下載等工作。EDA技術的出現，極大地提高了電路設計的效率和可操作性，減輕了設計者的勞動強度。

EDA技術為電子系統設計帶來了很大的變化：設計效率提高，設計周期縮短；設計質量提高；設計成本降低；能更充分地發揮設計人員的創造性；設計成果的重用性大大提高，省去了不必要的重復勞動。

現代的數字系統設計采用PLD，利用EDA開發工具，通過芯片設計來實現系統功能。普遍使用自頂向下(Top—Down)的設計方法，這里的“頂”就是指系統的功能；“向下”就是指將系統由大到小、由粗到精進行分解，直至可用基本模塊實現。自頂向下設計方法的一般過程大致上可以分為四步，如下圖所示。

Top－Down設計圖

明確系統功能

確定總體方案

子系統具體實現

系統仿真實現

圖2

明確系統功能：對要設計的系統的任務、要求、原理以及使用環境等進行充分調研，進而明確設計目標、確定系統功能，是一件至關重要的事。因為只有把它做好了，后面的設計工作才有意義，才有效率。

確定總體方案：明確了設計目標、確定系統功能之后，接下來要做的工作就是根據系統功能確定出系統設計的總體方案。

系統具體實現：系統方案確定以后．再從結構上對系統進行邏輯劃分，導出系統的結構框圖。一般把系統從邏輯上劃分為數據子系統和控制子系統兩部分。然后，再將各自劃分為多個子系統模塊，各模塊的輸入、輸出信號要明確，有利于團隊工作。這些子系統就可以依據基礎的數字設計確定具體電路實現。系統如果有控制算法也包括選擇控制算法及實現。

系統仿真實現：系統設計完成之后，最好先采用EDA軟什對所設計的系統進行仿真后再用具體器件搭電路．以保證系統設計的正確性和可靠性。電路實現時，一般按自底向上的順序進行。這樣做不僅行利于單個電路的調試，而且也利于整個系統的聯調。

因此，嚴格地講，現代數字系統的完整設計過程應該是“自頂向下設計。自底向上集成”。

1.3從傳統到現代設計方法的區別

從傳統設計方法到現代設計方法，集成電路設計技術有了長足的進步。傳統的集成電路設計方法，從根據設計目標得到真值表，到最后完成系統后的測試與調試，所有的工作均需人工完成。可以想象，隨著數字集成電路的發展，從小規模集成電路（SSI）的小于10個邏輯門，到中規模集成電路（MSI）的幾百個邏輯門，再到大規模集成電路的（LSI）幾萬門，最后甚至到超大規模集成電路（VLSI），甚大規模集成電路（ULSI）的幾十萬、幾百萬門電路，集成電路迅速的大規模化，使得傳統設計方法根本無法完成得到真值表畫出卡諾圖等工作。它表現出了效率低下，一切手工完成，設計周期很長；容易出錯；芯片種類多，數量大，受市場的限制；設計靈活性差；產品體積大等缺點。同時后續的電路調試和設計也需要很高的電路布局和布線的技巧，總而言之，這樣的設計對于復雜數字系統來講效率太低了。

現代的設計方法，自頂向下，可以實現具體任務的分工完成，并且用軟件的方式設計硬件，從軟件設計的硬件系統到硬件系統的轉換是由EDA軟件自動完成的，設計過程中可用軟件進行各種仿真，現場可編程，在線升級，而且整個系統集成在一塊兒很小的芯片上，體積小，功耗低，可靠性高，容易檢查錯誤，便于修改，設計周期短、成功率很高，這些優點都是傳統方法無法比擬的，大大提高了集成電路設計的效率。

所以說從傳統方法到現代方法，集成電路的設計有了一個很大的跨越。

表1

2.可編程邏輯器件

2.1可編程邏輯器件定義

可編程邏輯器件英文全稱為：programmable

logic

device

即

PLD。PLD是做為一種通用集成電路產生的，他的邏輯功能按照用戶對器件編程來確定。一般的PLD的集成度很高，足以滿足設計一般的數字系統的需要。這樣就可以由設計人員自行編程而把一個數字系統“集成”在一片PLD上，而不必去請芯片制造廠商設計和制作專用的集成電路芯片了。

圖3

PLD的基本結構如上圖所示，圖中與陣列和或陣列是PLD的主體。與陣列用以產生有關與項，或陣列把所有與項構成與或形式的邏輯函數。任何組合邏輯函數均可表示為與或表達式，因而用與門-或門兩級電路可實現任何組合電路，又因為任何時序電路是由組合電路加上存儲元件構成的，因而PLD的與或結構對實現數字電路具有普遍的意義。

2.2可編程邏輯器件分類及功能

可編程邏輯器件按集成度分類如下圖。

圖4

簡單可編程邏輯器件有PROM、PLA、PAL、GAL。

PROM：與陣列固定，或陣列可編程的邏輯器件，最主要特征是只允許數據寫入一次，如果數據輸入錯誤只能報廢。

PLA：

與或陣列均可編程，在可編程邏輯器件中，它的靈活性最高。由于它

具有與或陣列均能編程的特點，在實現函數時，只需形成所需的乘機項，使這列規模比輸入數相同的與陣列固定、或陣列可編程的PROM小得多。但是目前PLA的編程缺少高質量的支持軟件和編程工具，且器件價格偏高，門的利用率不高，因而未得到廣泛應用。

PAL、GAL：與陣列可編程，或陣列固定的代表器件。這種結構中，或陣列固定若干個乘積項輸出

。PAL和GAL門陣列結構把PROM器件的成本低、速度高、編程容易以及PLA器件的靈活性等優點結合在一起，成為早起實現可編程ASIC的主要器件

復雜可編程邏輯器件的兩種主要類型是現場可編程門陣列（FPGA）和復雜可編程邏輯器件（CPLD）。

FPGA：提供了最高的邏輯密度、最豐富的特性和最高的性能。

現在最新的FPGA器件，可提供八百萬“系統門”（相對邏輯密度）。

這些先進的器件還提供諸如內建的硬連線處理器、大容量存儲器、時鐘管理系統等特性，并支持多種最新的超快速器件至器件信號技術。

FPGA被應用于范圍廣泛的應用中，從數據處理和存儲，以及到儀器儀表、電信和數字信號處理等。

CPLD：提供的邏輯資源少得多，最高約1萬門。

但是，CPLD提供了非常好的可預測性，因此對于關鍵的控制應用非常理想。

而且CPLD器件需要的功耗極低。

2.3可編程邏輯器件設計過程

采用自頂向下(Top—Down)的設計方法確定各個子系統后，就需要借助于EDA軟件進行系統設計實現。下圖是基于EDA軟件的PLD開發流程框圖，由框圖可見設計主要包括設計輸入、設計處理、功能仿真和時序仿真、器件編程或下載和系統測試五個部分

FPGA

/

CPLD設計流程

設計準備

設計輸入

?

圖形輸入

?

硬件描述語言HDL

設計處理

?

編譯、優化綜合?

適配、分割

?

布局、布線

器件編程（下載）

系統測試

時序仿真

功能仿真

HDL：

VHDL（IEEE）

Verilog

（IEEE）

AHDL

ABEL

EDA工具自動實現

對CPLD產生Pof文件

對FPGA產生Sof文件

圖5

設計輸入：采用原理圖或硬件描述語言（HDL），描述出輸入和輸出的邏輯關系，將整個原理圖或程序輸入到計算機中。

設計處理：EDA工具可自動進行邏輯綜合，將功能描述轉換為門級描述，或轉換成具體PLD的網表文件，將網表文件自動適配到具體芯片中進行布局布線。

功能仿真和時序仿真：在軟件平臺進行硬件仿真。

編程下載：到實際芯片中，在實驗臺上進行驗證；

系統測試：測試成型系統，在每一階段若有問題，可在計算機上直接修改設計，重復以上過程。

3.可編程邏輯器件軟件設計平臺

可編程邏輯器件的軟件平臺，都是由PLD/FPGA芯片廠家提供,基本都可以完成所有的設計輸入（原理圖或HDL),仿真,綜合,布線,下載等工作。

3.1常用可編程邏輯器件軟件設計平臺比較

Altera公司：

QuartusII軟件平臺：

Quartus

II

是Altera公司的綜合性PLD開發軟件，支持原理圖、VHDL、VerilogHDL以及AHDL等多種設計輸入形式，內嵌自有的綜合器以及仿真器，可以完成從設計輸入到硬件配置的完整PLD設計流程。

MaxplusII

E+MAX：免費PLD開發軟件，界面與標準版的MaxplusII完全一樣，只支持MAX7000和MAX3000系列器件，本身支持不復雜的VHDL和Verilog綜合。

MaxplusII

Baseline：免費PLD開發軟件，界面與標準版的MaxplusII完全一樣，但需要通過使用MAX+PLUSII

Advanced

Synthsis插件才能支持VHDL/Verilog。支持MAX7000/3000和部分FLEX/ACEX芯片。

Xilinx公司

ISE軟件平臺：　ISE是使用XILINX的FPGA的必備的設計工具，它可以完成FPGA開發的全部流程，包括設計輸入、仿真、綜合、布局布線、生成BIT文件、配置以及在線調試等，功能非常強大。

WebFITTER：免費PLD開發軟件,不需下載，可在線編譯，結果用e-mail發送到信箱。使用簡單，但要求較快的聯網速度。支持XC9500

和

CoolRunner系列。

WebPACK

ISE：免費PLD開發軟件,支持XC9500,coolrunner,Spartan/II,部分Virtex/E/II器件。

Lattice公司

ispDesignEXPERT：PLD開發軟件,目前最新軟件改名為：ispLEVER

ispLEVER

Starter：免費PLD開發軟件,支持600個宏單元以下的Lattice芯片的設計。

3.2

QuartusII軟件設計平臺簡介

QuartusII是美國Altera公司自行設計的第四代PLD開發軟件可以完成PLD的設計輸入、邏輯綜合、布局與布線、仿真、時序分析、器件編程的全過程，同時還支持SOPC（可編程片上系統）設計開發。

QuartusⅡ提供了方便的設計輸入方式、快速的編譯和直接易懂的器件編程。能夠支持邏輯門數在百萬門以上的邏輯器件的開發，并且為第三方工具提供了無縫接口。QuartusⅡ支持的器件有：Stratix

Ⅱ、Stratix

GX、Stratix、Mercury、MAX3000A、MAX

7000B、MAX

7000S、MAX

7000AE、MAX

Ⅱ、FLEX6000、FLEX10K、FLEX10KA、FLEX10KE、Cyclone、Cyclone

Ⅱ、APEX

Ⅱ、APEX20KC、APEX20KE和ACEX1K系列。QuartusⅡ軟件包的編程器是系統的核心，提供功能強大的設計處理，設計者可以添加特定的約束條件來提高芯片的利用率。

Quartus

II軟件的設計過程主要包括：

1．建立項目；

2．輸入設計電路；

3．設計編譯；

4．設計仿真

5．設計下載

其中QuartusII的輸入可以有三種方式，（1）原理圖輸入方式：適用于對系統及各部分電路很熟悉的場合。（2）硬件描述語言輸入方式：硬件描述語言是用文本方式描述設計，硬件描述語言有ABEL、AHDL、VHDL、Verilog等，其中VHDL和Verilog已成為IEEE標準。（3）波形輸入方式

當在Quartus

Ⅱ中完成設計后，就應當將所設計的電路下載到CPLD芯片中，結合用戶系統進行統一的調試。CPLD編程下載的方式較多，按計算機的接口可分為：串口下載（BitBlaster或MasterBlaster）、并口下載（ByteBlaster）、USB接口下載（MasterBlaster或APU）等方式。按器件可分為：CPLD編程（MAX3000、MAX5000、MAX7000、MAX

9000），FPGA下載（FLEX6000、FLEX8000、FLEX

10K、ACEX

1K、APEX

20K），存儲器編程EPC1、EPC2等。

4.集成電路設計公司簡介

4.1國內集成電路設計公司介紹

大唐微電子技術有限公司：作為目前國內規模最大的集成電路設計企業之一，大唐微電子積累了豐富的集成電路設計經驗。多年來，公司在移動通信智能卡領域中，憑借獨具特色的產品與服務，引領了中國國內移動通信智能卡市場穩健、快速的發展。大唐微電子是目前全球智能卡領域中生產規模最大、產業鏈最完整、生產設備最先進的智能卡企業之一；是全球唯一一家能夠同時在芯片級、模塊級、卡片級向客戶提供全方位產品、服務與解決方案的企業；也是國家指定的中國第二代居民身份證專用集成電路設計和模塊加工企業。目前，公司模塊年生產能力達4億枚，智能卡年發行能力超過2億張。

炬力集成電路設計有限公司：是一家致力于集成電路設計與制造的大型半導體技術集團，美國的納斯達克上市公司，總部設在環境優美的海濱城市珠海，旗下擁有三家子公司——炬力集成電路設計有限公司、炬才微電子（深圳）有限公司、北京炬力北方微電子有限公司。公司目前共有700多人，其中本科以上研發人員占80%以

4.2國外集成電路設計公司介紹

Xilinx(賽靈思)：是全球領先的可編程邏輯完整解決方案的供應商。Xilinx研發、制造并銷售范圍廣泛的高級集成電路、軟件設計工具以及作為預定義系統級功能的IP（Intellectual

Property）核。客戶使用Xilinx及其合作伙伴的自動化軟件工具和IP核對器件進行編程，從而完成特定的邏輯操作。Xilinx公司成立于

1984年，Xilinx首創了現場可編程邏輯陣列（FPGA）這一創新性的技術，并于1985年首次推出商業化產品。目前Xilinx滿足了全世界對

FPGA產品一半以上的需求。Xilinx產品線還包括復雜可編程邏輯器件（CPLD）。在某些控制應用方面CPLD通常比FPGA速度快，但其提供的邏輯資源較少。

Xlinx主要FPGA產品：Xilinx的主流FPGA分為兩大類，一種側重低成本應用，容量中等，性能可以滿足一般的邏輯設計要求，如Spartan系列；還有一種側重于高性能應用，容量大，性能能滿足各類高端應用，如Virtex系列，用戶可以根據自己實際應用要求進行選擇。

在性能可以滿足的情況下，優先選擇低成本器件。

*

Spartan-3/3L:

新一代FPGA產品，結構與VirtexII類似，全球第一款90nm工藝FPGA，1.2v內核，于2003年開始陸續推出。

*

Spartan-3E：基于Spartan-3/3L，對性能和成本進一步優化

*

Spartan-6：xilinx最新推出的低成本FPGA

*

Virtex-II:2002年推出，0.15um工藝，1.5v內核，大規模高端FPGA產品

*

Virtex-II

pro:

基于VirtexII的結構，內部集成CPU和高速接口的FPGA產品

*

Virtex-4:

xilinx最新一代高端FPGA產品，包含三個子系列：LX，SX，FX

*

Virtex-5：65nm工藝的產品

*

Virtex-6：最新的高性能FPGA產品，45nm

*

Virtex-7：20**年推出的超高端FPGA產品。

Altera：自二十年前發明世界上第一個可編程邏輯器件開始，Altera公司秉承了創新的傳統，是世界上“可編程芯片系統”（SOPC）解決方案倡導者。Altera結合帶有軟件工具的可編程邏輯技術、知識產權（IP）和技術服務，在世界范圍內為14,000多個客戶提供高質量的可編程解決方案。新產品系列將可編程邏輯的內在優勢——靈活性、產品及時面市——和更高級性能以及集成化結合在一起，專為滿足當今大范圍的系統需求而開發設計。

Altera可編程解決方案包括：業內最先進的FPGA、CPLD和結構化ASIC技術；全面內嵌的軟件開發工具；最佳的IP內核；可定制嵌入式處理器；現成的開發包；專家設計服務。

Altera主要FPGA產品：Altera的主流FPGA分為兩大類，一種側重低成本應用，容量中等，性能可以滿足一般的邏輯設計要求，如Cyclone，CycloneII；還有一種側重于高性能應用，容量大，性能能滿足各類高端應用，如Startix，StratixII等，用戶可以根據自己實際應用要求進行選擇。在性能可以滿足的情況下，優先選擇低成本器件。

*

Cyclone（颶風）：Altera中等規模FPGA，2003年推出，0.13um工藝,1.5v內核供電，與Stratix結構類似，是一種低成本FPGA系列，是目前主流產品，其配置芯片也改用全新的產品。

*

CycloneII：Cyclone的下一代產品，2005年開始推出，90nm工藝，1.2v內核供電，屬于低成本FPGA，性能和Cyclone相當，提供了硬件乘法器單元

*

Stratix

：altera大規模高端FPGA,2002年中期推出，0.13um工藝，1.5v內核供電。集成硬件乘加器,芯片內部結構比Altera以前的產品有很大變化。

*

StratixII:

Stratix的下一代產品，2004年中期推出，90nm工藝，1.2v內核供電，大容量高性能FPGA。

*StrtratixV為altera目前的高端產品，采用28-nm工藝，提供了28G的收發器件，適合高端的FPGA產品開發

5.PLD及FPGA片上文字信息分析

圖6

如上圖FPGA芯片，左上角XILINX文字為設計生產該芯片的公司名稱，KINTEX-7為芯片型號，Kintex-7

系列是賽靈思公司一種新型

FPGA，能以不到

Virtex-6

系列一半的價格實現與其相當性能，性價比提高了一倍，功耗降低了一半。下邊文字為此芯片的具體型號等，最下方TAIWAN為芯片的產地。

參考文獻

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侯建軍

《數字電子技術基礎》高等教育出版社，2007年

【2】

朱明程

《可編程邏輯器件及應用》

西安電子科技大學出版社，2004年

【3】

百度百科

《PLD》

《FPGA》

《Xilinx》

《Altera》

【4】

陳忠平、高金定、高見芳

《基于Quartus

II的FPGA/CPLD設計與實踐》

電子工業出版社

2007年

第三篇：eda技術教案

EDA技術教案 第一次課 內容：

介紹EDA技術的涵義、發展歷程和應用領域； 介紹EDA技術的主要內容； 介紹EDA的工程設計流程； 說明本課程的特點與學習方法。教學目的：

通過介紹EDA技術的涵義、發展歷程和應用領域，使學生了解本課程的實際應用很大，調動學生學習這門課程的積極性

通過介紹EDA技術的主要內容，使學生了解這門課程要學習什么。在此基礎上說明本課程的特點與學習方法。

說明各種通信系統的組成，了解它們的優缺點，出現背景。重點說明數字通信系統的特定和優點。

介紹EDA的工程設計流程，說明當前EDA設計的特點，用軟件方式設計硬件，用軟件方式設計的系統到硬件系統的轉換是由有關開發軟件自動完成的，因此類似軟件編程，不需太多的低層硬件知識，使學生克服畏難情緒。教學重點、難點：

EDA技術的三個發展階段以及各階段的特點； EDA的定義和EDA技術的主要內容； EDA的工程設計流程。教學方法：

比較、舉例、圖解。教學過程：

（一）自我介紹，說明課時安排、成績評定方法、課程定位、教學網站的進入。

（二）講授新課

課堂教學實施過程共分六步。介紹EDA技術的涵義。

說明EDA技術的發展背景，說明EDA技術的三個發展階段，比較三個階段的各解決了什么問題，在此基礎上理解各階段的特點。

在第二步理解EDA技術進行電子系統設計的特點的基礎上引出并詳細說明EDA的定義，加深對EDA技術的涵義的理解。

在第三步詳細說明EDA的定義的基礎上，引出EDA技術的4個主要內容：硬件描述語言：設計的主要表達手段；大規模可編程邏輯器件：設計的載體；軟件開發工具：設計的工具；實驗開發系統：下載工具及硬件驗證工具。再分別介紹EDA技術的4個主要內容：了解常用的硬件描述語言VHDL和Verilog；了解兩種常用的大規模可編程邏輯器件FPGA和CPLD以及它們各自的特點；了解主流EDA工具軟件；了解本課程使用的西安唐都公司的TD-EAD實驗系統

說明課程要求：通過學習這門課程要掌握運用EDA開發工具設計開發電子系統，引出這門課程的特點：實踐性強，說明我們的學習方法：抓住一個重點：VHDL的編程；掌握兩個工具： Quartus II 和 TD-EAD實驗系統；運用三種手段：通過案例分析、應用設計和上機實踐，實現理論與實踐相結合，邊學邊用，邊用邊學。用設計一個簡單電子系統為例，引出EDA的工程設計流程。說明當前EDA技術發展的特點：用軟件方式設計硬件；用軟件方式設計的系統到硬件系統的轉換是由有關開發軟件自動完成的；設計過程中可用有關軟件進行各種仿真；系統可現場編程，在線升級；整個系統可集成在一個芯片上，體積小、功耗低、可靠性高。現代EDA設計類似軟件編程，不需太多的低層硬件知識，使學生克服畏難情緒。同時這里又回顧復習了使用EDA技術進行電子系統設計的特點。最后圖解說明EDA的工程設計流程。第二次課

內容：安裝 Quartus Ⅱ，VHDL 與 Quartus Ⅱ初體驗 教學目的：

理解VHDL語言的特點。

了解主流EDA工具Quartus Ⅱ，掌握其安裝方法。掌握使用 Quartus Ⅱ進行FPGA設計的基本流程。

教學重點、難點：使用Quartus Ⅱ進行FPGA設計的基本流程。教學方法： 舉例、演示。教學過程：

課堂教學實施過程共分兩步。

回顧上節課所講的EDA的主要內容。在此基礎上引出VHDL語言的特點，并介紹主流EDA開發工具Quartus Ⅱ，說明它的不同版本的特點。重點介紹PC破解版的安裝步驟。演示安裝過程，在演示是重點提醒學生注意容易出錯的幾個地方。

回顧上節課所講的當前EDA技術發展的特點，EDA的工程設計流程。在此基礎上說明使用 Quartus Ⅱ進行FPGA設計的基本流程，并通過實際演示設計一個簡單的電子系統：與非門，說明使用 Quartus Ⅱ和VHDL開發電子系統的基本流程。在演示過程中重點提醒學生注意容易出錯的幾個地方，并給出一些初學者的小竅門。第三次課

內容：VHDL 程序基本結構，VHDL 基本數據類型，VHDL 數據對象 教學目的：

掌握VHDL語言程序的基本結構，特別是實體和結構體。

掌握VHDL語言的語言要素，包括VHDL語言的基本數據類型、數據對象和VHDL 運算符，理解信號和變量的區別。

教學重點、難點：VHDL語言程序的基本結構，VHDL語言的語言要素。教學方法：舉例、演示、歸納、比較。教學過程：

課堂教學實施過程共分三步。1)VHDL 程序基本結構

回顧上節課設計與非門的例子，引出設計與非門的設計思想：先確定系統功能和接口，再進行內部電路設計，由此引出VHDL程序的基本結構：實體：對應系統接口，結構體：對應系統內部電路。從與非門的VHDL程序中可以直觀的看到它的三部分：庫、程序包的調用，實體聲明，結構體定義。

以與非門的VHDL程序為例說明庫、程序包的調用的作用。說明調用語法，介紹常用的三個庫、程序包。

以與非門的VHDL程序為例說明實體聲明的語法，各項的意義。提醒學生注意初學者容易出錯的地方，如：實體名必須與文件名相同，否則編譯會出錯；最后一條端口聲明語句不可加分號等。并通過演示出錯情況，加深學生的印象。最后通過圖解歸納實體聲明的格式，容易出錯的地方，并對初學者進行相應的建議：使用范例，在Edit—> Insert Template 中選擇范例。Quartus 進行編譯時，要求關聯文件文件名相同，建議采用 Quartus 默認文件名，不要自己更改文件名。

以與非門的VHDL程序為例說明結構體的語法，各項的意義。提醒學生注意初學者容易出錯的地方。并通過演示出錯情況，加深學生的印象。最后通過圖解歸納結構體的格式，應注意的地方。

2)VHDL 基本數據類型

回到與非門的VHDL程序的實體聲明部分，引出VHDL的數據類型。介紹各種數據類型，重點介紹最常用的標準邏輯位、標準邏輯位矢量。提醒學生注意使用標準邏輯位矢量時必須注明數組中元素個數和排列方向，并舉例說明。最后比較VHDL和C語言中使用數據類型的異同點：VHDL同 C 語言一樣，必須先聲明端口和信號，然后才能使用，在聲明中必須定義它們的數據類型；與 C 語言不同，VHDL是強類型語言，只有相同數據類型的端口、信號和操作數才能相互作用。3)VHDL 數據對象

介紹VHDL的數據對象：信號、變量和常量。以與非門的VHDL程序為例，通過圖解比較說明信號和端口的異同點。說信號聲明的格式和信號賦值語句的格式。重點說明矢量賦值，通過舉例說明在矢量賦值要特別注意兩矢量之間的元素對應關系。

說明定義變量的語法格式、變量賦值的語法格式。比較信號和變量的區別。最后介紹定義常量的語法格式。第四次課

內容：VHDL 運算符、VHDL 并行信號賦值語句。

教學目的：

掌握VHDL 運算符。

掌握VHDL語言的并行信號賦值語句，特別是選擇信號賦值語句和條件信號賦值語句，理解條件信號賦值語句的各賦值子句的優先級差別。教學重點、難點：并置運算符“&”、選擇信號賦值語句、條件信號賦值語句。教學方法：舉例、演示、圖解。教學過程：

課堂教學實施過程共分四步。

分別介紹VHDL的四種運算符：算術運算符、并置運算符、關系運算符、邏輯運算符。對算術運算符重點說明能支持的數據類型和不能支持的數據類型。并置運算符是本課程的一個難點，通過一個電路設計，舉例說明并置運算符的應用。關系運算符重點說明能支持的數據類型。提醒學生注意：“<=”在條件語句中出現為小于等于，其它情況為信號賦值。邏輯運算符重點說明其優先級關系。

并行語句是硬件描述語言區別于一般軟件程序語言的最顯著的特點之一。通過圖解說明常用并行語句特點，從圖中直觀的看到：并行語句之間是并行執行，但并行語句內部的執行可以是順序的(進程語句)，也可以是并行的(塊語句)。

介紹并行信號賦值語句：簡單信號賦值語句、選擇信號賦值語句、條件信號賦值語句。給出選擇信號賦值語句格式，并通過設計3-8 線譯碼器，說明如何使用選擇信號賦值語句。提醒學生注意容易出錯的幾點：“選擇值”一定要覆蓋所有可能情況，若不可能一一指定，則要借助 others為其它情況找個“出口”。因此強烈建議初學者使用 with ? select 語句時，最后都帶上 when ?

others。“選擇值”必須互斥，不能出現條件重復或重疊的情況。給元素賦常數值，用單引號；給矢量賦常數值，用雙引號。通過演示出錯情況，加深學生的印象。

給出條件信號賦值語句格式，并通過設計8-3 線優先編碼器，說明如何使用條件信號賦值語句。提醒學生注意容易：在執行 When ?

Else 語句時，賦值條件按書寫的先后順序逐項測試，一旦發現某一賦值條件得到滿足，即將相應表達式的值賦給目標信號，并不再測試下面的賦值條件。即各賦值子句有優先級的差別，按書寫的先后順序從高到低排列。通過觀察仿真結果，直觀的看到賦值優先級，加深學生的印象。第五次課

內容：進程語句、VHDL語言的順序語句。教學目的：

掌握進程語句，掌握進程的工作原理和特點，理解進程與時鐘的關系。

掌握VHDL語言的順序語句，特別是IF 語句和CASE語句，理解IF、CASE語句和選擇信號賦值語句、條件信號賦值語句的區別。

教學重點、難點：進程的工作原理和特點，進程與時鐘的關系。IF 語句和CASE語句，IF 語句和CASE語句的嵌套。

教學方法：圖解、舉例、總結。教學過程：

課堂教學實施過程共分四步。

介紹進程語句的特點、格式，說明各項意義。圖解說明進程工作原理，通過該圖直觀的理解進程的特點：進程本身是并行語句，單其內部是順序語句；進程只有在特定的時刻（敏感信號發生變化）才會被激活。在此基礎上說明進程與時鐘的關系。通過圖解說明時鐘上升沿驅動進程語句，使學生較好的理解了進程的時鐘和進程是一種隱形的循環。給出時鐘沿的VHDL描述，通過幾個寄存器的設計，說明如何使用進程語句，通過觀察波形仿真圖，加深學生對進程與時鐘的關系的理解。最后總結進程的要點和容易出錯的幾個地方。介紹順序語句，提醒學生注意進程在激活的一瞬間就執行完進程中所有語句。重點介紹IF 語句和CASE 語句。給出IF 語句的三種格式，說明它們的特點。在此基礎上總結使用 IF 語句注意的要點。最后通過設計串行輸入并行輸出的移位寄存器和并行輸入串行輸出的移位寄存器，加深學生對IF語句、IF語句嵌套的理解。

給出CASE 語句的格式，說明CASE 語句使用要點。最后通過設計帶使能端的 2-4 譯碼器，加深學生對IF語句、IF語句嵌套的理解。介紹LOOP語句和空語句。第六次課

內容：層次化設計概念、在Quartus II 中實現層次化設計 教學目的：

理解層次化設計的優點。

理解層次化設計的核心思想：模塊化、元件重用。

掌握在 Quartus II 中采用圖形法與文本法結合的混合輸入方法實現元件重用和系統的層次化設計。

教學重點、難點：在Quartus II 中實現層次化設計。教學方法：圖解、舉例、演示。教學過程：

課堂教學實施過程共分三步。

說明層次化設計的優點。圖解說明層次化設計的核心思想：模塊化、元件重用。加深對層次化設計的優點的理解。

圖解說明在 Quartus II 中實現系統層次化設計的主要步驟：首先按自頂向下的設計方法，設計系統，劃分和定義系統子模塊，形成系統層次化設計圖。其次用 VHDL 語言設計底層子模塊，并生成相應的元件符號。最后調用下層元件，完成上層模塊的設計，并生成相應的元件符號。這樣從底層元件開始，自底向上完成系統的設計。

通過實際演示時鐘選擇器的設計過程，說明如何在Quartus II 中實現系統層次化設計，主要包括模塊劃分、元件設計文件的建立、元件符號的生成、元件調用、LPM宏模塊的調用與參數配置、頂層電路原理圖的建立。第七次課

內容：系統層次化設計進階

教學目的：理解元件例化、程序包和類屬映射。教學重點、難點：略 教學方法：圖解、舉例。教學過程：

課堂教學實施過程共分四步。

回顧上節課的內容：在Quartus II 中實現層次化設計，并引出新問題：如何用 VHDL 語言而不是元件符號來調用已設計的元件，實現系統層次化設計。由此引出元件例化、程序包和類屬映射這幾個層次化設計中最重要的VHDL語句。

說明什么是元件例化：將以前設計的實體當作本設計的一個元件(元件定義)，然后再調用這個元件，即用VHDL語言將各元件之間的連接關系描述出來(元件映射)。介紹元件例化中的元件定義和元件映射的語法格式，說明各項意義。通過一個例子引用2分頻電路，來說明如何使用元件例化。

通過圖解說明元件例化語句的缺點：如果在一個實體中用到多個元件，那么在其結構體中要用大量篇幅定義元件。元件定義在結構體中，只有這個實體能調用該元件，如果有多個實體用到同一個元件，那么在這多個實體中都要對該元件進行定義。通過對該問題的解決，引出程序包：將數據類型、元件定義、子程序等收集到一個VHDL程序包中，只要在設計實體中用USE語句調用該程序包，就可以使用這些預定義的數據類型、元件定義、子程序。說明程序包的語法格式，通過舉例說明如何在程序包中進行元件定義以及如何應用程序包。提醒學生注意容易出錯的地方：程序包設計文件應保存為同名的VHDL文件并編譯。只有編譯過的程序包才能被其它設計實體調用。

通過一個常見的實際問題：設計一個帶參數的電子系統，使其應用范圍更廣，引出類屬映射語句。通過設計帶參數的分頻器，說明如何用 VHDL 語言設計和調用帶參數的元件。第八次課

內容：Moore 狀態機的 VHDL 描述、Mealy 狀態機的 VHDL 描述。

教學目的：理解什么是Moore 狀態機和Mealy 狀態機，掌握Moore 狀態機和Mealy 狀態機的 VHDL 描述。

教學重點、難點：Moore 狀態機和Mealy 狀態機的 VHDL 描述。教學方法：圖解、舉例、類比。教學過程：

課堂教學實施過程共分三步。說明組合邏輯和時序邏輯的區別。用老式按鈕風扇類比組合邏輯，空調遙控器類比時序邏輯，形象的說明了組合電路的輸出只與當前輸入有關。時序邏輯電路的輸出不僅與當前輸入有關，還與過去的一系列輸入有關。由此引出狀態機：輸出由當前狀態和當前輸入決定，是一種廣義的時序電路。狀態機分Moore與Mealy型。說明這兩種狀態機的特點：Moore型輸出僅取決于其所處狀態，Mealy型輸出不僅與當前狀態有關，也與當前輸入有關，更常見。舉例說明Moore 型狀態機，并畫出其狀態轉移圖，通過狀態轉移圖加強Moore型輸出僅取決于其所處狀態的理解。舉例說明Mealy型狀態機，并畫出其狀態轉移圖，通過狀態轉移圖說明Mealy型輸出不僅與當前狀態有關，也與當前輸入有關的特點。

以Moore狀態機的狀態轉換圖說明如何用VHDL來描述Moore狀態機，分為兩個進程：確定狀態轉移的進程 Chang_State，決定輸出值的進程 Output_Process。狀態轉移進程：Moore 狀態機狀態轉移與輸出 Dout 無關。當S0狀態輸入0時，仍然還在S0狀態，沒有進行狀態轉移，因此也與這種自環與狀態轉移無關。狀態轉移進程由去掉輸出和自環后的狀態轉移圖決定。根據化簡后的狀態圖寫出狀態轉移進程。CASE語句嵌套IF語句，CASE語句表示當前狀態，IF語句表示在當前狀態下，根據當前輸入決定狀態轉移。提醒學生注意：一定要有狀態機開始工作的條件，否則狀態機永遠不會工作。輸出進程：在Moore狀態機中輸出只與當前狀態相關，用一個CASE語句完成。

在上一步的基礎上，對比Moore狀態機的VHDL實現，說明Mealy狀態機的實現，仍分為兩個進程：確定狀態轉移的進程Chang_State，決定輸出值的進程 Output_Process。由于Mealy狀態機與Moore狀態機的區別只在輸出 Dout 同時與當前狀態 Si 和當前輸入有關。因此Chang_State進程的實現與Moore機相同。輸出由當前狀態和當前輸入共同決定，因此輸出進程 Output_Process也是CASE嵌套IF的格式，與狀態轉移進程類似。第九次課

內容：用狀態機實現交通燈控制器

教學目的：掌握使用狀態機實現數字系統設計的方法。教學重點、難點：在 Quartus II 中狀態機的實現方法。教學方法：圖解、舉例、演示。教學過程：

課堂教學實施過程共分四步。

說明任務與要求，進行系統分析設計，在此基礎上畫出系統框圖，確定元件模塊和元件接口與連接。回顧在Quartus II 中實現層次化設計過程，用VHDL語言實現底層模塊：計數器和控制器的設計。

重點介紹如何用狀態機設計控制器，確定狀態和狀態轉移條件，畫出狀態轉移圖，發現這是個Moore狀態機。回顧Moore狀態機的VHDL實現，完成對控制器的設計。完成計數器和控制器的設計后，生成相應的計數器和控制器元件符號。按系統框圖建立頂層電路圖，編譯工程。第十次課

教學內容：Protel2004項目文件的管理和編輯

（一）教學目標：

1、學會在Protel2004軟件中創建相應的各種文件

2、學會在Protel2004文件中創建相應的項目

3、學會在Protel2004文件中創建相應的設計工作區 教學重點：

對Protel2004軟件中各種層級，各種種類繁多的文件的識別和創建 教學方法：演示操作法 課時安排：1課時 教學過程：

一、Protel2004包含了三級文件管理模式，分別是設計工作區，項目和文件，級別依次從高到低。而文件有分為好多種類有原理圖文件，PCB封裝文件，庫文件，腳本文件，混合信號仿真文件，又如項目文件中有包含不同項目對應得不同文件。我們只是建立幾個常用的文件

二、在Protel2004工作環境中創建原理圖文件

1、打開文件/創建/原理圖，創建一個原理圖文件，并保存。注意器保存位置和保存的文件名稱，類型擴展名。

2、打開文件/創建/PCB文件，創建一個PCB文件，并保存。注意器保存位置和保存的文件名稱，類型擴展名。

三、在Protel2004工作環境中創建項目文件

打開文件/創建/項目/PCB項目，創建一個PCB項目文件，并保存。注意器保存位置和保存的文件名稱，類型擴展名。

四、在Protel2004工作環境中創建項目文件

打開文件/創建/設計工作區，創建一個設計工作區文件，并保存。注意器保存的方法、位置和保存的文件名稱，類型擴展名。

以上在保存文件的，項目級工作區的時候有幾種不同的方法：

1、在相應的文件上點擊右鍵保存，或另存為

2、在菜單欄中文件中找出相應命令執行保存操作

五、打開工作面板projects.查看他們的結構關系。教學反思于總結：

在演示教學的同時要注意教學的節奏，應反復演示，是學生能看清楚每一個操作步驟。要求學生對于常用的文件類型的擴展名，圖形符號有所了解。第十一次課

教學內容：原理圖的設計基礎 教學目標：

1、掌握原理圖的一般設計步驟

2、熟悉Protel2004原理圖設計工具欄

3、熟練操作原理圖的圖樣的放大于縮小 教學難點：

掌握原理圖圖樣的放大于縮小的操作方法，牢記器快捷鍵操作。教學方法：講授法和演示操作法 課時安排：1課時 教學過程：

一、原理圖的一般設計步驟（講授法）原理圖的設計流程如下：

1、啟動Protel2004原理圖編輯器

新建一個原理圖文件或打開一個原理圖文件，都可以啟動原理圖編輯器，進入原理圖設計工作。

這里我們打開Protel2004自帶示例中的一個原理圖文件。

2、設置原理圖圖樣的大小及版面

3、在圖樣上放置元器件

4、對所放置元器件進行布局、布線

5、對布局、布線后的元器件進行調整

二、Protel2004 原理圖設計工具欄

這里我們打開Protel2004自帶示例中的一個原理圖文件。

Protel2004為設計者提供了方便快捷的原理圖繪制工具，分類放置在不同的工具欄中。這些工具欄，可以通過執行選單命令“視圖/工具欄”的下拉菜單進行打開和關閉。

三、圖樣的放大于縮小：

1、在視圖菜單中有一系列的圖樣于縮小命令，分別執行這些命令，觀察圖樣的變化，并記憶理解這些命令的含義和作用。熟練掌握這些命令的快捷鍵執行方式。

2、利用鍵盤實現圖樣的放大于縮小。教學反思于總結：

關于原理圖設計的一般步驟，學生只要有個大致的了解就可以了，這個過程會在以后的操作中逐漸的熟練起來。兒本節課中第三部分是重點難點。需要學生對于各個命令逐條的反復的操作，觀察器變化，這個操作過程是枯燥的，應該盡可能的提高這節課的趣味性。讓學生更積極的投入進去。第十二講

教學內容：連接線路

（一）教學目標：

1、能夠熟練的連接導線

2、學會放置線路節點

3、掌握設置網絡標號 教學重點：

1、熟練的在電路中連接導線

2、理解網絡標號的含義并能夠正確而且熟練的放置網絡標號 教學方法：演示教學法，任務完成法 課時安排：2課時 教學過程：

一、連接導線

當所有電路元器件、電源和其他對象放置完畢后，就可以進行原理圖中個對象的連線。連線的主要目的是按照電路設計的要求建立網絡的實際連通性。打開任一原理圖電路，對所教授內容進行演示。

連線的方法：執行“放置/導線命令”命令，或左鍵單擊wring工具欄中的連接導線命令。此時光標變為十字狀，進入連線狀態。當光標到達電氣引腳是，會自動出現一個紅色的“×”，單擊鼠標左鍵，確定導線的起點，拖動鼠標到終點處，單擊鼠標左鍵，一根導線結束。再次單擊開始畫第二條導線，也可單擊鼠標右鍵退出連線狀態。

Protel2004為設計者提供了四種導線模式：90度走線、45度走線、任意角度走線和自動布線。在畫導線過程中，按下shift+space鍵，可以在各種走線模式間循環切換。

二、放置線路結點

所謂線路結點，是指當兩條導線交叉時相連的狀況。如果沒有結點存在，則認為該兩條導線在電氣上是不連通的。反之，則連通。

Protel2004是設計者在繪制導線時，將在T字連線處自動產生結點，而在十字處不會自動產生結點，若設計者需要結點則必須由手工放置。

三、設置網絡標號

網絡標號是實際電氣連接的導線的序號。具有相同的網絡標號的導線，不管圖上是否連在一起，都被看做是同一條導線。它多用于多層次電路或多重式電路的各個模塊電路之間的連接，這個功能在繪制印制電路板時十分重要。

放置網絡標簽的方法：執行“放置/網絡標簽”命令，光標變成十字狀當網絡標簽于導線或引腳連接狀態時，會出現紅色的“×”標志，單擊鼠標左鍵，完成放置。同時對網絡標簽進行設置。

繪制下列電路圖，完成對所學內容的練習

教學反思與總結：

本次課中，導線和網絡標簽的使用在繪制原理圖的過程中是經常使用的，尤其是連接導線，需要反復的練習才能夠熟練的掌握。有的學生在連接導線是的終點和下一段導線的起點操作不正確，將單擊變為了雙擊，會造成元器件短路（如下圖示例）。還有就是網絡標簽的放置位置不正確，沒有注意到紅色小叉的標記，隨讓標簽也是放置在了導線或者元件的附近，但是并未形成成功的連接。第十三講

教學內容：原理圖的繪制 教學目標：

1、通過實際的大量的練習熟悉并掌握原理圖文件的設計步驟

2、通過實際的大量的練習教學重點：

熟悉并掌握原理圖的繪畫技巧 教學方法：任務式教學法 課時安排：1課時 教學過程：

繪制下面的原理圖，進行練習：

教學反思與總結：

注意I/O端口、總線、網絡標簽的繪制細節。

第四篇：《EDA技術》課程設計教學大綱

成都大學課程設計教學大綱

課程設計名稱： 《EDA技術課程設計》 課程代碼： 學 分： 1 總學時/周數： 1周

適用專業： 電子工程、通信工程、自動化等專業

一、課程設計目的與任務

本課程設計是在學完EDA技術課程后的必修課程，它的教學目的和任務是綜合利用所學EDA技術知識完成一個具有完整功能的電子系統設計，從系統頂層模塊的劃分、各功能模塊的硬件語言描述（編程）、各模塊及整體電路仿真、到最后下載到可編程器件實現真實的電路，讓學生親自體驗一次采用現代電子設計自動化技術完成一個電子系統設計的全過程。讓學生得到一次自主使用VHDL語言描述電路功能的訓練機會，從而提高對VHDL語言的使用能力，加深對仿真在設計中的重要作用的認識，提高對使用Max+plus2EDA軟件工具的熟練程度，最終獲得初步的電子系統設計經驗，為畢業設計和將來從事電子設計的相關工作打下基礎

二、課程設計基本要求

本課程設計，采用以學生自主設計為主教師指導為輔的原則，讓學生有一個充分發揮自我想像的空間，設計分階段進行，在獨立力完成了方案設計后，組織一次交流討論會，互相啟發開闊設計思路，盡可能使學生在這個具有創新思維、難度最高的設計環節獲得更多的收益，通過該課程設計更深入更全面地提高使用Max+plus2軟件工具完成設計全過程的熟練程度，尤其是要提高仿真和試驗開發系統的使用能力，設計最終要做出真實電路并上電檢測其功能和性能指標是否達到了預定的目標，最后寫出課程設計報告。

三、課程設計選題原則

所選題目應是社會生活、生產中常見的、學生易于理解和把握且感興趣的、對所學知識盡可能綜合全面派上用場的、難易程度適中的、一周時間能夠完成的的題目。

四、課程設計內容及時間安排

1．設計內容：根據具體設計題目和提出的功能性能指標要求，查閱相應參考資料，將所設計的電路系統劃分成若干功能模塊完成頂層結構設計（方案設計），對各功能模塊用硬件描述語言描述以完成程序設計，對個功能模塊及電路系統整體做仿真設計以驗證其正誤，將設計文件下載至可編程邏輯器件在實驗開發裝置上檢測功能性能指標以完成真實電路的設計。寫出課程設計報告，其中要有頂層結構圖，各功能模塊的程序，各功能模塊和整個電路系統的仿真波形圖，并對這些設計圖紙和設計程序所表達的邏輯思想、工作原理給以說明，寫出設計步驟和設計心得。2．課程設計時間：開始設計的前一周公布設計題目下達設計任務，用半周時間完成方案設計、程序設計，另外半周完成仿真、下載、測試。

五、課程設計主要參考資料

潘松 黃繼業 編著《EDA技術使用教程》（第二版）科學出版社 2005。

王振紅主編《VHDL數字電路設計與應用實踐教程》機械工業出版社，2006年。

六、課程設計考核方式及成績評定

考核成績由兩部分組成：現場檢測設計出的真實電路占50%，課程設計報告占50%。

大綱撰寫人： 楊顯富 系（教研室）：（簽字）學院學術委員會意見：（簽字）

學院審核：（簽字、蓋章）年 月 日

注：請在黃色顯示的區域里用“仿宋 五號”字體填寫。

第五篇：EDA技術應用讀后感

EDA技術應用讀后感

大三的第一學期我們學一門關于EDA技術的課程，雖然對于這個名稱不算陌生，之前也聽過，但是它有什么功能卻什么也不知道。今天在老師的引導下我們讀了一些關于這方面的文章，初步的對EDA有了一定的認識。DA技術就是以計算機為工具，設計者在EDA軟件平臺上，用硬件描述語言VHDL完成設計文件，然后由計算機自動地完成邏輯編譯、化簡、分割、綜合、優化、布局、布線和仿真，直至對于特定目標芯片的適配編譯、邏輯映射和編程下載等工作。EDA技術已經成為當今世界電子技術發展的重要領域之一。

電子設計的必由之路是數字化，電子系統的發展到現在已經很多年了，經過多年的發展，現在的發展正是最迅速最完美的時期。EDA的發展涉及多方面，例如，教學方面，在科學研究和新產品開發方面，產品的設計與制作方面。隨州EDA技術的發展，世界各國都積極的行動了起來，我國也積極響應世界的發展趨勢大力提倡技術的發展。EDA技術越來越廣泛的應用，電子產品的日新月異，這項技術已經成為電子設計的何核心，我們作為新一代的大學生更應該深刻認識這一點，努力學習知識，做一名有價值的中國人。

《EDA技術的應用與發展》 作者：張曉霞來源：《中國新技術新產品》 2012-5-25期刊

《EDA技術的發展與應用現狀》 作者：張楊林來源：《當代農機》 2007-4-25期刊 《EDA技術的發展》作者：江冰來源：《河海大學常州分校學報》 2004-6-25期刊

建議：希望老師可以上課聲音大一點，盡量有耐心的講的細一點。課堂可以多做一些演示方

便我們理解。