第一篇：《EDA技術基礎》實驗總結報告及要求
電工電子中心2009年5月繪制
湖北師范學院電工電子實驗教學省級示范中心電子版實驗報告
什么什么設計（研究）
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題目：“什么內容”的設計或“什么內容”的研究，例如： 基于FPGA的數字搶答器設計 基于FPGA的等精度數字頻率計設計 Verilog HDL同步時序電路研究 一種簡易數字頻率計設計
基于FPGA的DDS信號發生器的設計
更多參考“大學生電子實驗室”論壇設計選題指南 一．任務解析
根據對設計選題的理解，明確要做什么，要達到什么要求（參數、指標）。二．方案論證
對所要完成的設計任務，參考相關資料，提出設計方案，拿不同方案進行對比分析，選擇你能夠實現的方案，并明確指出為什么要選擇此方案，較其它方案有何優點。三．實驗步驟
方案的具體實施，按實際實施過程認真做好原始記錄，可以包括單元電路仿真分析，部分指標測試（實際效果）等等，描述演示效果要明確所用設備，說明實驗箱，使用了什么儀器等。四．結果分析
對所測試結果（演示現象）做分析，得出結論（描述現象）。五．經驗總結
對完成任務情況進行總結，是否達到預期的設計，效果如何，還有哪些可以改進的，改進建議，特別是錯誤分析。
如果是自己獨立完成的，我相信一定會有很多心得體會可以總結的，挫折的苦惱，成功的喜悅。如果你完成了一個設計性實驗，一點體會都沒有，那么我相信你一定是走捷徑完成了任務，而沒有真正獨立完成本設計任務！老師批改報告，往往把學生的心得體會看成一個亮點。心得體會一定要認真寫，把自己做設計性實驗的過程認真總結，讓老師感受到你是一步一步完成該設計性實驗選題的。
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第二篇：EDA技術基礎實驗教案
實驗一 2選1多路選擇器VHDL設計
一、實驗目的：
熟悉利用MAX+plusⅡ的VHDL文本設計流程全過程，學習簡單組合邏輯電路的設計、多層次電路的設計、仿真和硬件測試。
二、實驗內容：
按照MAX+plusⅡ的文本輸入設計方法與流程完成2選1多路選擇器的輸入（mux21a.vhd）和仿真測試等步驟，給出仿真波形圖。最后在實驗系統上進行硬件測試，實際驗證本項設計的功能。
三、實驗步驟：
1、根據2選1多路選擇器的工作原理，編寫2選1的VHDL源程序，并輸入計算機，mux21a.vhd文件名將源程序存盤。2選1多路選擇器的參考程序如下：
【例1-1】
ENTITY mux21a IS PORT(a, b : IN BIT;s : IN BIT;y : OUT BIT);END ENTITY mux21a;ARCHITECTURE one OF mux21a IS SIGNAL d,e : BIT;BEGIN d <= a AND(NOT S);e <= b AND s;y <= d OR e;END ARCHITECTURE one;
【例1-2】
ENTITY mux21a IS PORT(a, b : IN BIT;s : IN BIT;y : OUT BIT);END ENTITY mux21a;ARCHITECTURE one OF mux21a IS BEGIN y <=(a AND(NOT s))OR(b AND s);END ARCHITECTURE one;
【例1-3】 ENTITY mux21a IS PORT(a, b, s: IN BIT;y : OUT BIT);END ENTITY mux21a;ARCHITECTURE one OF mux21a IS BEGIN PROCESS(a,b,s)BEGIN IF s = '0' THEN y <= a;ELSE y <= b;END IF;END PROCESS;END ARCHITECTURE one;
2、對mux21a.vhd文件編譯后，再進行波形仿真，完成輸入信號a、b、s 輸入電平的設置，啟動仿真器Simulator，觀察輸出波形的情況。
3、鎖定引腳、編譯并編程下載。參選實驗電路模式5和附表一，鍵
1、鍵
2、鍵3為輸入信號a、b、s分別鎖定在EP1K30/50144-PIN TQFP 目標芯片的8、9、10引腳，輸出信號y鎖定在目標芯片的20引腳。
4、硬件實測2選1多路選擇器的邏輯功能。按動GW48實驗板上的高低電平輸入鍵
1、鍵
2、鍵3，得到不同的s、b、a輸入組合；觀察輸出發光二極管D1的亮滅，檢查2選1多路選擇器的設計結果是否正確。
思考題
用以上同樣的方法設計4選1數據選擇器mux41a.vhd，并仿真設計結果。
實驗報告要求：
寫出實驗源程序，畫出仿真波形。分析實驗結果，以及它們的硬件測試實驗結果寫進實驗報告。寫出心得體會。
實驗二 D觸發器的VHDL設計
一、實驗目的：
熟悉利用MAX+plusⅡ的VHDL文本設計流程全過程，學習簡單時序電路的設計、仿真和硬件測試。
二、實驗內容：
按MAX+plusⅡ的文本輸入設計方法與流程完成D觸發器的VHDL設計、軟件編譯、仿真分析、硬件測試及詳細實驗過程。
D觸發器的VHDL設計的參考程序如下：
【例2-1】
LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY DFF1 IS PORT(CLK : IN STD_LOGIC;D : IN STD_LOGIC;Q : OUT STD_LOGIC);END;ARCHITECTURE bhv OF DFF1 IS BEGIN SIGNAL Q1 : STD_LOGIC;--類似于在芯片內部定義一個數據的暫存節點 BEGIN PROCESS(CLK)BEGIN IF CLK'EVENT AND CLK = '1' THEN Q1 <= D;END IF;Q <= Q1;--將內部的暫存數據向端口輸出 END PROCESS;END bhv;
三、實驗步驟：
1、打開文本編輯器，輸入D觸發器的VHDL源程序，并用D_ff.vhd文件名將源程序存盤。
2、選擇目標器件EP1K30/50144-PIN TQFP。
3、對D_ff.vhd文件編譯后，再進行波形仿真，完成輸入信號d、clk輸入電平的設置，啟動仿真器Simulator，觀察輸出波形的情況。
4、鎖定引腳、編譯并編程下載。參選實驗電路模式5和附表一，鍵1為輸入信號d鎖定在EP1K30/50144-PIN TQFP 目標芯片的8引腳，輸出信號q和nq鎖定在目標芯片的20和21引腳。
實驗報告要求：
寫出實驗源程序，畫出仿真波形。分析實驗結果，以及它們的硬件測試實驗結果寫進實驗報告。寫出心得體會。
實驗三 含異步清0同步時鐘使能的4位加法計數器設計
一、實驗目的：
學習時序電路的設計、仿真和硬件測試，進一步熟悉VHDL設計技術。
二、實驗原理：
圖4-1 含計數使能、異步復位和計數值并行預置功能4位加法計數器
圖4-1是一含計數使能、異步復位和計數值并行預置功能4位加法計數器，例4-1是其VHDL描述。由圖4-1所示，圖中間是4位鎖存器；rst是異步清信號，高電平有效；clk是鎖存信號；D[3..0]是4位數據輸入端。當ENA為'1'時，多路選擇器將加1器的輸出值加載于鎖存器的數據端；當ENA為'0'時將“0000”加載于鎖存器。
三、實驗內容：
1、按照VHDL文本輸入設計方法和步驟，在MAX+plusII上對例4-1 進行編輯、編譯、綜合、適配、仿真。說明例4-1中各語句的作用，詳細描述示例的功能特點，給出其所有信號的時序仿真波形。
[例4-1] LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT4B IS PORT(CLK : IN STD_LOGIC;RST : IN STD_LOGIC;ENA : IN STD_LOGIC;OUTY : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);COUT : OUT STD_LOGIC);END CNT4B;ARCHITECTURE behav OF CNT4B IS SIGNAL CQI : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGIN P_REG: PROCESS(CLK, RST, ENA)BEGIN IF RST = '1' THEN CQI <= “0000”;ELSIF CLK'EVENT AND CLK = '1' THEN IF ENA = '1' THEN CQI <= CQI + 1;END IF;END IF;
OUTY <= CQI;END PROCESS P_REG;--進位輸出
COUT<=CQI(0)AND CQI(1)AND CQI(2)AND CQI(3);END behav;
2、引腳鎖定以及硬件下載測試。
建議選實驗電路模式5，用鍵8（PIO7）控制RST；用鍵7（PIO6）控制ENA；計數溢出COUT接發光管D8（PIO15）；OUTY是計數輸出，接數碼1（PIO19-PIO16，低位靠右）；時鐘CLK接clock0（引腳號為54），通過短路帽選擇4Hz信號。引腳鎖定窗后進行編譯、下載和硬件測試實驗。將實驗過程和實驗結果寫進實驗報告。
結合第五章例題使學生能夠提高對具有計數使能、異步復位和計數值并行預置功能功能的計數器中各功能的實現的認識、并能完成設計。
思考題1：
在例4-1 中是否可以不定義信號 CQI，而直接用輸出端口信號完成加法運算，即 : OUTY <= OUTY + 1 ？
思考題2：
修改例4-1，用進程語句和IF語句實現進位信號的檢出。
實驗報告要求：
寫出實驗源程序，畫出仿真波形。分析實驗結果，以及它們的硬件測試實驗結果和附加內容實驗情況寫進實驗報告。寫出心得體會。
實驗四 7段數碼顯示譯碼器設計
一、實驗目的：
學習7段數碼顯示譯碼器設計；學習多層次設計方法。
二、實驗原理：
7段數碼是純組合電路，通常的小規模專用IC，如74或4000系列的器件只能作十進制BCD碼譯碼，然而數字系統中的數據處理和運算都是2進制的，所以輸出表達都是16進制的，為了滿足16進制數的譯碼顯示，最方便的方法就是利用VHDL譯碼程序在FPGA或CPLD中實現。本項實驗很容易實現這一目的。例5-1作為7段BCD碼譯碼器的設計，輸出信號LED7S的7位分別接如圖5-1數碼管的7個段，高位在左，低位在右。例如當LED7S輸出為 “1101101” 時，數碼管的7個段：g、f、e、d、c、b、a分別接1、1、0、1、1、0、1，接有高電平的段發亮，于是數碼管顯示“5”。
三、實驗內容：
1、說明例5-1中各語句的含義，以及該例的整體功能。在MAX+plusII上對以下該例進行編輯、編譯、綜合、適配、仿真，給出其所有信號的時序仿真波形（提示：用輸入總線的方式給出輸入信號仿真數據）。
[例5-1] LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY DecL7S IS PORT(A : IN STD_LOGIC_VECTOR(3 DOWNTO 0);LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0));END;ARCHITECTURE one OF DecL7S IS BEGIN PROCESS(A)BEGIN CASE A(3 DOWNTO 0)IS WHEN “0000” => LED7S <= “0111111”;--X“3F”?0 WHEN “0001” => LED7S <= “0000110”;--X“06”?1 WHEN “0010” => LED7S <= “1011011”;--X“5B”?2 WHEN “0011” => LED7S <= “1001111”;--X“4F”?3 WHEN “0100” => LED7S <= “1100110”;--X“66”?4 WHEN “0101” => LED7S <= “1101101”;--X“6D”?5 WHEN “0110” => LED7S <= “1111101”;--X“7D”?6 WHEN “0111” => LED7S <= “0000111”;--X“07”?7 WHEN “1000” => LED7S <= “1111111”;--X“7F”?8 WHEN “1001” => LED7S <= “1101111”;--X“6F”?9 WHEN “1010” => LED7S <= “1110111”;--X“77”?10 WHEN “1011” => LED7S <= “1111100”;--X“7C”?11 WHEN “1100” => LED7S <= “0111001”;--X“39”?12 WHEN “1101” => LED7S <= “1011110”;--X“5E”?13 WHEN “1110” => LED7S <= “1111001”;--X“79”?14 WHEN “1111” => LED7S <= “1110001”;--X“71”?15 WHEN OTHERS => NULL;END CASE;END PROCESS;END;
2、引腳鎖定以及硬件下載測試。建議選實驗電路模式6，用數碼8顯示譯碼輸出（PIO46--PIO40），鍵
8、鍵
7、鍵
6、鍵5四位控制輸入，硬件驗證譯碼器的工作性能。
3、用VHDL例化語句（參考實驗1中的1位全加VHDL文本輸入設計）按圖5-2 的方式，以例4-1和例5-1為底層元件，完成頂層文件設計，并重復以上實驗過程。注意圖5-2中的tmp是4位總線，led是7位總線。對于引腳鎖定和實驗，建議仍選實驗電路模式6，用數碼8顯示譯碼輸出，用鍵3作為時鐘輸入（每按2次鍵為1個時鐘脈沖），或直接時鐘信號clock0。
實驗報告要求：
寫出實驗源程序，畫出仿真波形。分析實驗結果，以及它們的硬件測試實驗結果寫進實驗報告。寫出心得體會。
實驗五 2位數的十進制計數器的設計
一、實驗目的：
通過實驗讓讀者掌握復雜時序邏輯電路的EDA原理圖輸入設計法和文本輸入設計法，通過電路仿真，進一步了解有時鐘使能的2位十進制計數器的功能和特性。
二、實驗原理：
有時鐘使能的2位十進制計數器是頻率計的核心元件之一，這里用2個74162來設計完成。
三、實驗內容：
1.用文本輸入設計方法編寫2位十進制計數器的VHDL源程序，并用twin10_g.vhd文件名存盤，參考程序如下： LIBRARY ieee;
USE ieee.std_logic_1164.all;USE ieee.std_logic_unsigned.all;ENTITY twin10_v IS PORT（Clrn,Ent1,Enp,Clk : IN STD_LOGIC;
Qa,Qb
: OUT STD_LOGIC_VECTOR(3 downto 0);
Co
: OUT STD_LOGIC);END twin10_v;ARCHITECTURE a OF twin10_v IS SIGNAL Ent2 : STD_LOGIC;BEGIN
PROCESS(Clk)
VARIABLE tmpa,tmpb :STD_LOGIC_VECTOR(3 downto 0);
BEGIN IF(Clk'event AND Clk='1')THEN
IF Clrn='0' THEN tmpa := “0000”;tmpb := “0000”;
ELSIF(Ent1 AND Enp)='1' THEN
IF tmpa=“1001” THEN
tmpa:=“0000”;
IF tmpb=“1001” THEN tmpb:=“0000”;
ELSE tmpb:= tmpb+1;
END IF;
ELSE tmpa := tmpa+1;
END IF;
END IF;
END IF;
Qa <= tmpa;Ent2<=tmpa(0)AND tmpa(3)AND Ent1;
Qb <= tmpb;Co<= tmpb(0)AND tmpb(3)AND Ent2;END PROCESS;END a;2.同樣編譯后再進行波形仿真
按照波形仿真的操作步驟，對2位十進制計數器進行波形仿真。
3.鎖定引腳、編譯并編程下載。參選實驗電路模式5和附表一，引腳鎖定目標芯片為EP1K30/50144-PIN TQFP 實驗報告要求：
寫出實驗源程序，畫出仿真波形。對設計的2位十進制計數器進行實驗結果的分析，以及硬件測試實驗結果寫進實驗報告。寫出心得體會。
第三篇：EDA實驗總結報告
數字EDA實驗報告--------------薛蕾0941903207
數字EDA實驗 實驗報告
學院： 計算機科學與工程學院 專業： 通信工程 學號： 0941903207 姓名： 薛蕾 指導老師： 錢強
數字EDA實驗報告--------------薛蕾0941903207 實驗一 四選一數據選擇器的設計
一、實驗目的
1、熟悉Quartus II軟件的使用。
2、了解數據選擇器的工作原理。
3、熟悉EDA開發的基本流程。
二、實驗原理及內容
實驗原理
數據選擇器在實際中得到了廣泛的應用，尤其是在通信中為了利用多路信號中的一路，可以采用數據選擇器進行選擇再對該路信號加以利用。從多路輸入信號中選擇其中一路進行輸出的電路稱為數據選擇器。或：在地址信號控制下，從多路輸入信息中選擇其中的某一路信息作為輸出的電路稱為數據選擇器。數據選擇器又叫多路選擇器，簡稱MUX。4選1數據選擇器：
（1）原理框圖：如右圖。
D0、D1、D2、D3
：輸入數據 A1、A0
：地址變量
由地址碼決定從４路輸入中選擇哪１路輸出。
（2）真值表如下圖：（3）邏輯圖
數據選擇器的原理比較簡單，首先必須設置一個選擇標志信號，目的就是為了從多路信號中選擇所需要的一路信號，選擇標志信號的一種狀態對應著一路信號。在應用中，設置一定的選擇標志信號狀態即可得到相應的某一路信號。這就是數據選擇器的實現原理。
三．實驗內容
1、分別采用原理圖和VHDL語言的形式設計4選1數據選擇器
2、對所涉及的電路進行編譯及正確的仿真。電路圖：
四、實驗程序
library ieee;use ieee.std_Logic_1164.all;
ENTITY mux4 IS
PORT（a0, a1, a2, a3 :IN STD_LOGIC;
s :IN STD_LOGIC_VECTOR(1 DOWNTO 0);
y :OUT STD_LOGIC);END mux4;ARCHITECTURE archmux OF mux4 IS
BEGIN y <= a0 WHEN s = “00” else
--當s=00時，y=a0 a1 WHEN s = “01” else
--當s=01時，y=a1 a2 WHEN s = “10” else
--當s=10時，y=a2 a3;
--當s取其它值時，y=a2 END archmux;
五、運行結果
六．實驗總結
真值表分析：
當js=0時，a1,a0取00,01,10,11時，分別可取d0,d1,d2,d3.實驗二 血型配對器的設計
一、實驗目的
1、進一步熟悉Quartus II軟件的使用。
2、掌握簡單組合邏輯電路的設計方法與功能仿真技巧。
3、進一步學習Quartus II中基于原理圖設計的流程。
二、實驗原理及內容
實驗原理
人類有O、A、B、AB ４種基本血型，輸血者與受血者的血型必須符合圖示原則。設計一血型配對電路，用以檢測輸血者與受血者之間的血型關系是否符合，如果符合，輸出為1，否則為0。
已知： AB血型是萬能受血者，O血型是萬能獻血者！如果要輸血給O型血，那么可以的血型是O型！如果要輸血給A型血，那么可以的血型是A，O型！如果要輸血給B型血，那么可以的血型是B，O型！
如果要輸血給AB型血，那么可以的血型是A，B，AB，O型！
輸血者
受血者
O A
O A B AB
B AB
三．實驗內容
1、用VHDL語言編寫程序實現血型配對器的功能 LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY Vxuexing IS PORT(P,Q,R,S:IN STD_LOGIC;F:OUT STD_LOGIC);END Vxuexing;ARCHITECTURE A OF Vxuexing IS BEGIN
F<=((NOT P)AND(NOT Q))OR(R AND S)OR((NOT P)AND S)OR((NOT Q)AND R);END A;
2、對所編寫的電路進行編譯及正確的仿真。
實驗分析 真值表
PQRSF***************11111
P,Q表示輸血者的血型；R,S，表示受血者的血型。當兩者符合血型配合原則時，F=1，否則為0.四、運行結果
五、實驗總結
本實驗給出了四種不同的血型編碼，PQ（1,1）,RS（1,1）表示AB型血，P,Q(1,0),RS(1,0)表示B型血，PQ(0,1),RS(0,1)表示A型血，PQ(0,0),RS(0,0)表示O型血。根據真值表，并根據實驗的原理圖，畫出電路圖并進行連接。
實驗三 簡單數字鐘的設計
一、實驗目的
1、了解數字鐘的工作原理。
2、進一步學習Quartus II中基于VHDL設計的流程。
3、掌握VHDL編寫中的一些小技巧。
4、掌握簡單時序邏輯電路的設計方法與功能仿真技巧。
二、實驗原理及內容
實驗原理
簡單數字鐘應該具有顯示時－分－秒的功能。首先要知道鐘表的工作機理，整個鐘表的工作應該是在1Hz信號的作用下進行，這樣每來一個時鐘信號，秒增加1秒，當秒從59秒跳轉到00秒時，分鐘增加1分，同時當分鐘從59分跳轉
三．實驗內容
1、用原理圖的方式編寫一個12/24進制的計數器，并創建為SYMBOL文件。
2、用VHDL的方式編寫一個60進制的計數器，并創建為SYMBOL文件。
3、創建頂層文件。調用已編寫的SYMBOL文件，設計簡單的數字鐘電路。
2、對所編寫的電路進行編譯及正確的仿真。
二十四進制VHDL LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT24 IS PORT（CP, EN, Rd, LD :IN STD_LOGIC;
D
:IN STD_LOGIC_VECTOR(5 DOWNTO 0);
Co
:OUT STD_LOGIC;Q
:OUT STD_LOGIC_VECTOR(5 DOWNTO 0));END CNT24;ARCHITECTURE STR OF CNT24 IS
SIGNAL QN : STD_LOGIC_VECTOR(5 DOWNTO 0);
BEGIN Co<= '1'WHEN(QN = “010111”AND EN='1')
ELSE '0';PROCESS(CP, RD)
BEGIN IF(Rd ='0')THEN
QN<= “000000”;ELSIF(CP'EVENT AND CP='1')THEN IF(LD='0')THEN QN <= D;
ELSIF(EN='1')THEN QN <= QN+1;END IF;END IF;END PROCESS;Q <= QN;END STR;
六十進制VHDL LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY jsq60 IS PORT(en,rd,cp :IN STD_LOGIC;
qh:buffer STD_LOGIC_VECTOR(3 DOWNTO 0);
ql :buffer STD_LOGIC_VECTOR(3 DOWNTO 0);
Co :OUT STD_LOGIC);END jsq60;ARCHITECTURE b OF jsq60 IS BEGIN Co<='1'when(qh=“0101”and ql=“1001” and en='1')else'0';PROCESS(cp,rd)
BEGIN IF(rd='0')THEN qh<=“0000”;ql<=“0000”;ELSIF(cp'EVENT AND cp='1')THEN
IF(en='1')THEN
IF(ql=9)THEN
ql<=“0000”;
IF(qh=5)THEN
qh<=“0000”;
ELSE qh<=qh+1;
end if;
else
ql<=ql+1;
end if;
end if;
END IF;END PROCESS;END b;
原理圖
四、運行結果
２４進制
６０進制
時鐘仿真結果
五、實驗總結
此設計問題可分為主控電路，計數器模塊和掃描顯示三大部分，計數器在之前的學習中已經非常熟悉，只要掌握６０,１２進制的技術規律，用同步或異步計數器都可以實現。二掃描電路我們學過兩種驅動方式：ＢＣＤ碼驅動方式和直接驅動方式。
實驗四 簡單交通燈的設計
一、實驗目的
1、了解交通燈的亮滅規律。
2、了解交通燈控制器的工作原理。
3、進一步熟悉VHDL語言編程，了解實際設計中的優化方案。
二、實驗原理及內容
實驗原理
交通燈的顯示有很多方式，如十字路口、丁字路口等，而對于同一個路口又有很多不同的顯示要求，比如十字路口，車子如果只要東西和南北方向通行就很簡單，而如果車子可以左右轉彎的通行就比較復雜，本實驗僅針對最簡單的南北和東西直行的情況。
要完成本實驗，首先必須了解交通路燈的亮滅規律。依人們的交通常規，“紅燈停，綠燈行，黃燈提醒”。其交通燈的亮滅規律為：初始態是兩個路口的紅燈全亮，之后東西路口的綠燈亮，南北路口的紅燈亮，東西方向通車，延時一段時間后，東西路口綠燈滅，黃燈開始閃爍。閃爍若干次后，東西路口紅燈亮，而同時南北路口的綠燈亮，南北方向開始通車，延時一段時間后，南北路口的綠燈滅，黃燈開始閃爍。閃爍若干次后，再切換到東西路口方向，重復上述過程。
三．實驗內容
1、用VHDL的方式編寫一個簡單的交通控制燈電路
2、對所編寫的電路進行編譯及正確的仿真。
程序： library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;
entity traffic is port(clk,enb : in std_logic;
ared,agreen,ayellow,bred,bgreen,byellow : buffer std_logic;
acounth,acountl,bcounth,bcountl : buffer std_logic_vector(3 downto 0));end traffic;
architecture one of traffic is begin process(clk,enb)variable lightstatus : std_logic_vector(5 downto 0);begin
if(clk'event and clk='1')then lightstatus := ared&agreen&ayellow&bred&bgreen&byellow;if((acounth=“0000” and acountl=“0000”)or(bcounth=“0000” and bcountl=“0000”))then Case lightstatus is When “010100”=> lightstatus:=“001100”;acountl<=“0101”;acounth<=“0000”;bcountl<=“0101”;bcounth<=“0000”;When “001100”=> if(enb='1')then lightstatus:=“100010”;acountl<=“0000”;acounth<=“0011”;bcountl<=“0101”;bcounth<=“0010”;
else lightstatus:=“010100”;acountl<=“0101”;acounth<=“0100”;bcountl<=“0000”;bcounth<=“0101”;end if;
when “100010”=>
lightstatus:=“100001”;acountl<=“0101”;acounth<=“0000”;bcountl<=“0101”;bcounth<=“0000”;
when “100001”=>
lightstatus:=“010100”;acountl<=“0101”;acounth<=“0100”;bcountl<=“0000”;bcounth<=“0101”;
when others=> lightstatus:=“010100”;acountl<=“0101”;acounth<=“0100”;bcountl<=“0000”;bcounth<=“0101”;
end case;else if(acountl=“0000”)then acounth<=acounth-1;acountl<=“1001”;
else acountl<=acountl-1;
end if;
if(bcountl=“0000”)then bcounth<=bcounth-1;bcountl<=“1001”;
else bcountl<=bcountl-1;end if;end if;end if;
ared<=lightstatus(5);agreen<=lightstatus(4);ayellow<=lightstatus(3);
bred<=lightstatus(2);bgreen<=lightstatus(1);byellow<=lightstatus(0);end process;end one;
四、運行結果
分析：
這里a代表東西方向，b代表南北方向，acounth是表示東西方向五進制計數acountl是東西方向六進制計數，bcounth則表示南北方向五進制，bounthl則是南北方向六進制計數 東西方向為0時，東西方向紅燈亮（ared=1）
東西方向在1~4之間，東西方向綠燈亮（即agreen=1）南北方向 的紅燈亮起（即bred=1）
五、實驗總結
此設計問題可分為主控電路，譯碼驅動電路和掃描顯示部分。
但是，這遠遠不能滿足實際生活的需要，還應設置倒計時秒數，因此可在此電路基礎上外加一個定時模塊。
實驗五 流水燈的設計
一、實驗目的
1、了解流水燈的工作原理。
二、實驗原理及內容
實驗原理
要完成本實驗，首先必須了解流水燈的原理。所謂的流水燈實際上就是由多個LED發光二極管構成的電路，當發光二極管可以依次點亮時，即能呈現流水的效果。實驗內容
1、設計能帶8個LED發光管發光，并按照要求輪流發光，產生流水燈的流動效果。
2、應具有兩種以上不同風格的流動閃亮效果。比如依次點亮或者依次熄滅。（選作）
3、有起動、停止控制鍵。（選作）
4、有流動閃亮效果選擇設置鍵。（選作）
5、對所編寫的電路進行編譯及正確的仿真。
三、實驗程序
LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY yiweijicun1 IS PORT(CP,R,DSR,DSL:IN STD_LOGIC;
S:STD_LOGIC_VECTOR(2 DOWNTO 0);
D:STD_LOGIC_VECTOR(7 DOWNTO 0);
Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END yiweijicun1;ARCHITECTURE yiweijicun_arch OF yiweijicun1 IS
SIGNAL IQ: STD_LOGIC_VECTOR(7 DOWNTO 0);BEGIN PROCESS(CP,R,IQ)BEGIN IF(R='1')THEN IQ <=(OTHERS =>'0');ELSIF(CP'EVENT AND CP ='1')THEN CASE CONV_INTEGER(S)IS WHEN 0=>NULL;WHEN 1=> IQ <= D;WHEN 2=> IQ <= DSR & IQ(7 DOWNTO 1);WHEN 3=> IQ <=IQ(6 DOWNTO 0)& DSL;WHEN 4=> IQ <= IQ(0)& IQ(7 DOWNTO 1);WHEN 5=> IQ <=IQ(6 DOWNTO 0)& IQ(7);WHEN 6=> IQ <= IQ(7)& IQ(7 DOWNTO 1);WHEN 7=> IQ <= IQ(6 DOWNTO 0)& IQ(0);WHEN OTHERS => NULL;END CASE;END IF;Q <= IQ;END PROCESS;END yiweijicun_arch;
四、運行結果
結果分析：
d[0]~d[7]為八個輸入端，s[0]和s[1]控制流水燈得輸出，s=1保持，s=2實現左移功能，s=3實現右移功能，因為延遲的原因，在s=2時，需要經過一段時間才能實現循環右移的功能，流水燈的實現其實是運用了8位移位寄存器,它只是運用了其中的保持左移與右移的功能，8LO位移位寄存器還有循環右移，循環左移，算數右移，算數左移等功能。
五、實驗總結
了解了移位寄存器的功能和原理
通過這次實驗，加深了VHDL語言的運用能力，更進一步了解了8位移位寄存器的功能。
實驗六 乘法器的設計
一、實驗目的
1、了解乘法器的工作原理。
2、了解復雜時序電路的設計流程。
二、實驗原理及內容
實驗原理
具體設計原理參見教材188頁。實驗內容
1、設計一個能進行兩個十進制數相乘的乘法器，乘數和被乘數均小于100。（可以參考教材231頁的VHDL代碼來設計）
2、對所編寫的電路進行編譯及正確的仿真。
三、實驗程序
library IEEE;use IEEE.std_logic_1164.all;
entity one_bit_adder is port(A: in STD_LOGIC;B: in STD_LOGIC;C_in: in STD_LOGIC;S: out STD_LOGIC;C_out: out STD_LOGIC);end one_bit_adder;
architecture one_bit_adder of one_bit_adder is begin
S <= A xor B xor C_in;C_out <=(A and B)or(C_in and(A xor B));
end one_bit_adder;library IEEE;use IEEE.std_logic_1164.all;
entity sichen is port(A: in STD_LOGIC_VECTOR(3 downto 0);B: in STD_LOGIC_VECTOR(3 downto 0);data_out: out STD_LOGIC_VECTOR(6 downto 0));end sichen;
architecture multi_arch of sichen is signal A_MULT_B0: STD_LOGIC_VECTOR(2 downto 0);signal A_MULT_B1: STD_LOGIC_VECTOR(2 downto 0);signal A_MULT_B2: STD_LOGIC_VECTOR(2 downto 0);
signal S_TEMP1: STD_LOGIC_VECTOR(1 downto 0);signal S_TEMP2: STD_LOGIC_VECTOR(1 downto 0);
signal C_TEMP : STD_LOGIC_VECTOR(6 downto 0);
signal C0_out_B0, C1_out_B0, C2_out_B0 : STD_LOGIC;signal C0_out_B1, C1_out_B1, C2_out_B1 : STD_LOGIC;
signal ZERO: STD_LOGIC;
component one_bit_adder port(A: in STD_LOGIC;B: in STD_LOGIC;C_in: in STD_LOGIC;S: out STD_LOGIC;C_out: out STD_LOGIC);end component;begin U_0_0 : one_bit_adder port map(A => A_MULT_B0(1), B => A_MULT_B1(0), C_in => ZERO, S => C_TEMP(1), C_out => C0_out_B0);U_0_1 : one_bit_adder port map(A => A_MULT_B0(2), B => A_MULT_B1(1), C_in => C0_out_B0, S => S_TEMP1(0), C_out => C1_out_B0);U_0_2 : one_bit_adder port map(A => ZERO, B => A_MULT_B1(2), C_in => C1_out_B0, S => S_TEMP1(1), C_out => C2_out_B0);
U_1_0 : one_bit_adder port map(A => A_MULT_B2(0), B => S_TEMP1(0), C_in => ZERO, S => C_TEMP(2), C_out => C0_out_B1);U_1_1 : one_bit_adder port map(A => A_MULT_B2(1), B => S_TEMP1(1), C_in => C0_out_B1, S => S_TEMP2(0), C_out => C1_out_B1);U_1_2 : one_bit_adder port map(A => A_MULT_B2(2), B => C2_out_B0, C_in => C1_out_B1, S => S_TEMP2(1), C_out => C2_out_B1);
A_MULT_B0(0)<= A(0)and B(0);A_MULT_B0(1)<= A(1)and B(0);A_MULT_B0(2)<= A(2)and B(0);
A_MULT_B1(0)<= A(0)and B(1);A_MULT_B1(1)<= A(1)and B(1);A_MULT_B1(2)<= A(2)and B(1);
A_MULT_B2(0)<= A(0)and B(2);A_MULT_B2(1)<= A(1)and B(2);A_MULT_B2(2)<= A(2)and B(2);
ZERO <= '0';C_TEMP(0)<= A_MULT_B0(0);C_TEMP(4 downto 3)<= S_TEMP2(1 downto 0);C_TEMP(5)<= C2_out_B1;
C_TEMP(6)<= A(3)xor B(3);
data_out <= C_TEMP;
end multi_arch;
四、運行結果
乘法器實現A,B兩數的相乘。A[0]～A[3]以及Ｂ[０]~Ｂ[３]是實現輸入端的控制。由圖看出，輸出上產生了延遲是因為當A[3]輸入1，對應了十進制的8，B[0]輸入1，對應了十進制的1，兩者相乘得8，即在data_out端應輸出8，此處因仍存在競爭冒險。
五、實驗總結
乘法器的設計的問題可以分為乘數和被乘數控制模塊，寄存模塊，乘法模塊和掃描顯示模塊幾個部分。
兩數相乘的方法很多，可以用移位相加的方法，也可以將乘法器看成計數器，乘積的初始值為零，每一個時鐘周期將被乘數的值加到積上，同時乘數減一，這樣反復執行，直到乘數為零。
第四篇：EDA實驗二總結報告
實驗二
數字秒表設計
一、實驗目的
1、理解計時器的原理與Verilog/VHDL 的編程方法；
2、掌握多模塊設計及層次設計的方法。
二、實驗原理
秒計時器是由計數器和譯碼器、顯示器組成，其核心是計數器與譯碼器。60 秒計時器可由二個計數器分別完成：個位為十進制計數器，十位為 6 進 制計數。個位計數器的計數信號由實驗開發板上主頻20MHZ分頻產生的1Hz 時鐘信號提供, 十位計數器的計數信號由個位的進位信號提供。然后由譯碼器 對計數結果進行譯碼，送LED 數碼管進行顯示。Clr為清零，se t為開始。
三、實驗框圖
四、實驗任務
1、采用層次設計的方法，設計一個包括頂層及底層模塊的60 秒計時器，底 層模塊用Verilog/VHDL 設計，頂層用原理圖設計。
2、秒計時器應當具有系統復位功能；
3、每十秒發出提示信號及計滿60 秒時發出報警信號。（選做）
五、實驗步驟與要求
1、分模塊設計：首先分別設計10 進制、6 進制計數器、譯碼器模塊；
2、頂層原理圖如圖7-1 所示；
3、編譯完成后進行波形仿真；
4、進行引腳鎖定，并下載至開發系統驗證。
六、分模塊設計 1.十進制計數器（1）程序代碼：
module CNT10(CLK,RST,EN,COUT,DOUT);
input CLK,EN,RST;
output [3:0]DOUT;
output COUT;
reg[3:0]Q1;
reg COUT;
assign DOUT=Q1;
always@(posedge CLK or negedge RST)
begin
if(!RST)Q1<=0;
else if(EN)begin
if(Q1<9)Q1<=Q1+1;
else Q1<=4'b0000;end
end
always@(Q1)
if(Q1==4'h9)COUT=1'b1;
else COUT=1'b0;endmodule
（2）仿真波形
（3）模塊符號
2.六進制計數器（1）程序代碼：
module CNT6(CLK,RST,EN,COUT,DOUT);
input CLK,EN,RST;
output [3:0]DOUT;
output COUT;
reg[3:0]Q2;
reg COUT;
assign DOUT=Q2;
always@(posedge CLK or negedge RST)
begin
if(!RST)Q2<=0;
else if(EN)begin
if(Q2<5)Q2<=Q2+1;
else Q2<=3'b000;end
end
always@(Q2)
if(Q2==3'h5)COUT=1'b1;
else COUT=1'b0;endmodule
（2）仿真波形
（3）模塊符號
3.分頻器
（1）程序代碼：
module FPQ(clk0,clk1);
input clk0;
output clk1;
reg[26:0] Q1;
reg clk1;always@(posedge clk0)
if(Q1<10)Q1<=Q1+1;
else
begin Q1<=0;
clk1<=~clk1;
end endmodule（2）模塊符號
七．頂層原理圖：
八．仿真波形
九．結果分析
當輸入端CLK，EN，RST都不為0時，首先是十進制計數器開始進行計時，直到DOUT1輸出端大于9時產生進位，并且自身變為0，同時使六進制計數器也開始計時，六進制輸出端DOUT2大于5時產生進位，使COUT輸出為1.
第五篇：EDA技術實驗教案
一、課程名稱：
EDA技術實驗
二、教材名稱: 《EDA技術使用教程》，潘松等編著。
三、本課程教學目的、要求：
介紹EDA的基本知識、常用的EDA工具的使用方法和目標器件的結構原理、VHDL設計輸入方法（圖形和文本）、VHDL仿真、VHDL的設計優化等。
EDA技術作為重要的專業課程，其實踐性強。在教學時要注重理論和實踐的緊密結合，通過大量上機操作，使學生掌握VHDL的基本結構和編程思想。實驗1 原理圖輸入方法及8位全加器設計（4課時）
1)實驗目的：
熟悉利用MAX+plusⅡ的原理圖輸入方法設計簡單組合電路，掌握層次化設計的方法，并通過一個8位全加器的設計把握利用EDA軟件進行電子電路設計的詳細流程。2)實驗報告要求：
詳細敘述8位加法器的設計流程；給出各層次的原理圖及其對應的仿真波形圖；給出加法器的延時情況。
3)實驗步驟：
（1）設計一個一位半加器。
步驟1：輸入設計項目和存盤 步驟2：輸入半加器元件： 步驟3：將項目設置為工程文件 步驟4：選擇目標器件并編譯 步驟5：時序仿真 步驟6：包裝元件入庫
選擇菜單“File”→“Open”，在“Open”對話框中選擇原理圖編輯文件選項“Graphic Editor Files”，然后選擇h_adder.gdf，重新打開半加器設計文件，然后選擇如圖4-5中“File”菜單的“Create Default Symbol”項，將當前文件變成了一個包裝好的單一元件(Symbol)，并被放置在工程路徑指定的目錄中以備后用。
（2）利用半加器組成一個一位全加器，并記錄仿真結果。（3）利用全加器組成一個八位全加器，并記錄仿真結果。
實驗二
簡單組合電路和時序電路設計（4課時）
一、實驗目的：
熟悉Max+plusⅡ的VHDL文本設計流程全過程，學習簡單組合電路和時序電路的設計和仿真方法。
二、實驗內容
1：首先利用MAX+plusⅡ完成2選1多路選擇器和一位全加器的文本編輯輸入和仿真測試等步驟，給出仿真波形，驗證本項設計的功能。
2：設計觸發器(J-K)，給出程序設計、軟件編譯、仿真分析、硬件測試及詳細實驗過程。
3：先設計或門和一位半加器的VHDL描述文件，并進行仿真調試，再用元件例化的方法實現一位全加器，并仿真調試。要求記錄VHDL文件內容和仿真波形結果。
4：用一位全加器設計8為全加器。要求記錄VHDL文件內容和仿真波形結果。（選作）參考程序 ENTITY mux21a IS PORT(a, b : IN BIT;s : IN BIT;y : OUT BIT);END ENTITY mux21a;ARCHITECTURE one OF mux21a IS SIGNAL d,e : BIT;BEGIN d <= a AND(NOT S);e <= b AND s;y <= d OR e;END ARCHITECTURE one;
LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY or2a IS PORT(a, b :IN STD_LOGIC;c : OUT STD_LOGIC);END ENTITY or2a；
ARCHITECTURE fu1 OF or2a IS BEGIN c <= a OR b;END ARCHITECTURE fu1;
半加器描述(1)LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY adder IS PORT(a, b : IN STD_LOGIC;co, so : OUT STD_LOGIC);END ENTITY adder;ARCHITECTURE fh1 OF adder is BEGIN so <= NOT(a XOR(NOT b));co <= a AND b;END ARCHITECTURE fh1;
1位二進制全加器頂層設計描述 LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY f_adder IS PORT(ain，bin，cin : IN STD_LOGIC;cout，sum : OUT STD_LOGIC);END ENTITY f_adder;ARCHITECTURE fd1 OF f_adder IS COMPONENT h_adder PORT(a，b : IN STD_LOGIC;co，so : OUT STD_LOGIC);END COMPONENT ； COMPONENT or2a PORT(a，b : IN STD_LOGIC;c : OUT STD_LOGIC);END COMPONENT；
SIGNAL d，e，f : STD_LOGIC;BEGIN u1 : h_adder PORT MAP(a=>ain，b=>bin，co=>d，so=>e);u2 : h_adder PORT MAP(a=>e，b=>cin，co=>f，so=>sum);u3 : or2a PORT MAP(a=>d，b=>f，c=>cout);END ARCHITECTURE fd1;二選一多路選擇器仿真結果：
實驗三
含異步清0和同步時鐘使能的4位加法計數器（4課時）
一、實驗目的：
學習計數器的設計、仿真，進一步熟悉VHDL設計技術。
二、實驗內容：
設計一含計數使能、異步復位和能進行計數值并行預置功能的4位加法計數器。RST是異步清零信號，高電平有效；clk是時鐘輸入信號；D0、D1、D2、D3是4位數據輸入端（數據預置輸入端）。Q0、Q1、Q2、Q3為計數器輸出端。COUT為進位輸出端。ENA為使能端，為?1?時，計數器實現對CLK時鐘脈沖信號的加1計數，為0時停止計數。
參考程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT4B IS PORT(CLK : IN STD_LOGIC;RST : IN STD_LOGIC;ENA : IN STD_LOGIC;OUTY : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);COUT : OUT STD_LOGIC);END CNT4B;ARCHITECTURE behav OF CNT4B IS SIGNAL CQI : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGIN P_REG: PROCESS(CLK, RST, ENA)BEGIN IF RST = '1' THEN CQI <= “0000”;ELSIF CLK'EVENT AND CLK = '1' THEN IF ENA = '1' THEN CQI <= CQI + 1;ELSE CQI <= “0000”;END IF;END IF;OUTY <= CQI;END PROCESS P_REG;COUT <= CQI(0)AND CQI(1)AND CQI(2)AND CQI(3);--進位輸出 END behav;
實驗四
7段數碼顯示譯碼器設計（2課時）
一、實驗目的：
1、學習7段數碼顯示譯碼器設計；
2、學習VHDL的多層次設計方法。
二、實驗原理：
7段數碼是純組合電路，通常的小規模專用IC，如74或4000系列的器件只能作十進制BCD碼譯碼，然而數字系統中的數據處理和運算都是2進制的，所以輸出表達都是16進制的，為了滿足16進制數的譯碼顯示，最方便的方法就是利用譯碼程序在FPGA/CPLD中來實現。但為了簡化過程，首先完成7段BCD碼譯碼器的設計。例如輸出為“1101101”時，數碼管的7個段：g、f、e、d、c、b、a分別接1、1、0、1、1、0、1；接有高電平的段發亮，于是數碼管顯示“5”。
圖6-21 共陰數碼管及其電路
三、實驗內容
1、編程實現7段數碼顯示譯碼器設計；
2、對7段數碼顯示譯碼器設計進行編輯、仿真，給出其所有信號的時序仿真波形； 參考程序： LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY DECL7S IS PORT(A : IN STD_LOGIC_VECTOR(3 DOWNTO 0);LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0));END;ARCHITECTURE one OF DECL7S IS BEGIN PROCESS(A)BEGIN CASE A IS WHEN “0000” => LED7S <= “0111111”;WHEN “0001” => LED7S <= “0000110”;WHEN “0010” => LED7S <= “1011011”;WHEN “0011” => LED7S <= “1001111”;WHEN “0100” => LED7S <= “1100110”;WHEN “0101” => LED7S <= “1101101”;WHEN “0110” => LED7S <= “1111101”;WHEN “0111” => LED7S <= “0000111”;WHEN “1000” => LED7S <= “1111111”;WHEN “1001” => LED7S <= “1101111”;WHEN OTHERS => NULL;END CASE;END PROCESS;END;仿真結果：
綜合后的計數器和譯碼器連接電路的頂層文件原理圖：
實驗五
用狀態機實現序列檢測器的設計（4課時）
一、實驗目的：
1、掌握狀態機的編程方法和步驟；
2、掌握用狀態機設計序列檢測器的方法和步驟；
二、實驗內容
用狀態機編程實現對系列數“11100101”的檢測，當某一系列串（以左移方式）進入檢測器后，若該串與預置的系列數相同，則輸出“A”，否則輸出“B”。
三、實驗步驟：
1、編輯系列檢測器的VHDL程序；
2、仿真測試并給出仿真波形，了解控制信號的時序；
3、將上述方案改為系列檢測密碼為可預置（外部輸入）情況，重新編寫程序、編譯和仿真，并記錄仿真結果。參考程序：
LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY SCHK IS PORT(DIN,CLK,CLR : IN STD_LOGIC;AB : OUT STD_LOGIC_VECTOR(3 DOWNTO 0));END SCHK;ARCHITECTURE behv OF SCHK IS SIGNAL Q:INTEGER RANGE 0 TO 8;SIGNAL D:STD_LOGIC_VECTOR(7 DOWNTO 0);BEGIN D<=“11100101”;PROCESS(CLK,CLR)BEGIN IF CLR= '1' THEN Q <= 0;ELSIF clk='1' AND clk'EVENT THEN CASE Q IS WHEN 0 => IF DIN = D(7)THEN Q<=1;ELSE Q<=0;END IF;WHEN 1 => IF DIN = D(6)THEN Q<=2;ELSE Q<=0;END IF;WHEN 2 => IF DIN = D(5)THEN Q<=3;ELSE Q<=0;END IF;WHEN 3 => IF DIN = D(4)THEN Q<=4;ELSE Q<=0;END IF;WHEN 4 => IF DIN = D(3)THEN Q<=5;ELSE Q<=0;END IF;WHEN 5 => IF DIN = D(2)THEN Q<=6;ELSE Q<=0;END IF;WHEN 6 => IF DIN = D(1)THEN Q<=7;ELSE Q<=0;END IF;WHEN 7 => IF DIN = D(0)THEN Q<=8;ELSE Q<=0;END IF;WHEN OTHERS=> Q<=0;END CASE;END IF;END PROCESS;PROCESS(Q)BEGIN IF Q=8 THEN AB<=“1010”;ELSE AB<=“1011”;END IF;END PROCESS;END behv;仿真結果：
提高型實驗：
實驗六
用VHDL實現數字鐘及校園打鈴系統（6課時）
一、實驗目的及要求：
1、掌握VHDL語言的基本結構及編程思想。
2、掌握VHDL語言的進行系統設計的方法和步驟。
3、提高學生綜合應用能力。
二、實驗內容：
1、用VHDL實現數字鐘及校園打鈴系統的軟件編輯。
2、用VHDL實現數字鐘及校園打鈴系統的軟件仿真。
三、實驗步驟
1、用VHDL編輯60進制計數器，并進行軟件仿真。
2、用VHDL編輯24進制計數器，并進行軟件仿真。
3、用VHDL編輯30進制計數器，并進行軟件仿真。
4、用元件例化的方法實現數字鐘的軟件編輯及軟件仿真。
5、實現數字鐘的校時功能。
6、實現數字鐘的打鈴功能。
7、完成數字鐘及校園打鈴系統的實驗報告。
實驗七
A/D采樣控制器設計
一、實驗目的及要求：
1、掌握VHDL語言的基本結構及編程思想。
2、掌握A/D采樣控制器的工作原理。
3、掌握A/D采樣控制器的VHDL語言編程方法。
二、實驗內容：
1、設計一A/D0809模數轉換器控制器。
2、將轉換結果送數碼管顯示器顯示（2位）。
3、模擬輸入通道為IN0。
三、實驗步驟：
1、ADC0809特點介紹
（1）、單極性輸入，8位A/D轉換精度。（2）、逐次逼近式，每次采樣時間約為100US（3）、8通道模擬輸入
2、A/D轉換器外部引腳功能結構圖
3、A/D轉換器時序圖
4、AD轉換控制器與AD轉換器的接口電路框圖
5、狀態控制
S0狀態：初始狀態。ADDC=‘1’，選擇1通道模擬信號輸入。
ALE=START=OE=LOCK=‘0’；
S1狀態：通道鎖存。ALE=‘1’, START=OE=LOCK=‘0’；
S2狀態：啟動A/D轉換。ALE=‘1’，START=‘1’，OE=LOCK=‘0’； S3狀態：A/D轉換等待狀態。
ALE＝START＝‘0’，OE=LOCK=‘0’；
IF EOC=‘0’
保持當前狀態不變，繼續等待A/D轉換。
ELSE
轉換結束，進入下一狀態。
S4狀態：數據輸出允許狀態。A/D轉換完畢，開啟數據輸出允許信號。
ALE=‘0’，START=‘0’，OE=‘1’，LOCK=‘0’；
S5狀態：數據鎖存狀態。開啟數據鎖存信號，將轉換結果送鎖存器鎖存。
ALE=‘0’，START=‘0’，OE=‘1’，LOCK=‘1’； S6狀態：延時狀態。為了保證數據可靠鎖存，延時一個時鐘狀態周期。
ALE=‘0’，START=‘0’，OE=‘1’，LOCK=‘1’； 其它狀態：返回到初始狀態。ALE=START=OE=LOCK=‘0’；
6、參考程序： LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY AD0809 IS
PORT(D :IN STD_LOGIC_VECTOR(7 DOWNTO 0);
CLK0,EOC : IN STD_LOGIC;
ADDA,OE : OUT STD_LOGIC;
ALE,START : OUT STD_LOGIC;
Q : OUT STD_LOGIC_VECTOR(7 DOWNTO 0);
QQ : OUT INTEGER RANGE 15 DOWNTO 0);END AD0809;ARCHITECTURE behav OF AD0809 IS
TYPE ST_TYPE IS(S0, S1, S2, S3,S4,S5,S6,S7);
SIGNAL CURRENT_STATE,NEXT_STATE : ST_TYPE;
SIGNAL REGL:STD_LOGIC_VECTOR(7 DOWNTO 0);
SIGNAL LOCK :STD_LOGIC;
BEGIN
ADDA<='1';
PRO: PROCESS(CURRENT_STATE,EOC)
BEGIN
CASE CURRENT_STATE IS
WHEN S0 => QQ<=0;ALE<='0';START<='0';OE<='0';LOCK<='0';NEXT_STATE <= S1;
WHEN S1 => QQ<=1;ALE<='0';START<='0';OE<='0';LOCK<='0';NEXT_STATE <= S2;
WHEN S2 => QQ<=2;ALE<='1';START<='1';OE<='0';LOCK<='0';NEXT_STATE <= S3;
WHEN S3 => QQ<=3;ALE<='1';START<='1';OE<='0';LOCK<='0';
IF EOC='0' THEN NEXT_STATE <= S4;
ELSE NEXT_STATE <= S3;
END IF;
WHEN S4 => QQ<=4;ALE<='0';START<='0';OE<='0';LOCK<='0';
IF EOC='1' THEN NEXT_STATE <= S5;
ELSE NEXT_STATE <= S4;
END IF;
WHEN S5 => QQ<=5;ALE<='0';START<='1';OE<='1';LOCK<='0';NEXT_STATE <= S6;
WHEN S6 => QQ<=6;ALE<='0';START<='0';OE<='1';LOCK<='1';NEXT_STATE <= S7;
WHEN S7 => QQ<=7;ALE<='0';START<='0';OE<='1';LOCK<='1';NEXT_STATE <= S0;
WHEN OTHERS => NEXT_STATE <= S0;
END CASE;
END PROCESS PRO;REG:PROCESS(CLK0)
BEGIN
IF CLK0'EVENT AND CLK0='1' THEN
CURRENT_STATE<=NEXT_STATE;
END IF;
END PROCESS REG;
COM:PROCESS(LOCK)
BEGIN
IF LOCK'EVENT AND LOCK='1' THEN
REGL<=D;
END IF;
END PROCESS COM;
Q<=REGL;END behav;
實驗八
數字頻率計設計
一、實驗目的及要求：
1、掌握VHDL語言的基本結構及編程思想。
2、掌握數字頻率計的工作原理。
3、掌握數字頻率計的VHDL語言編程方法。
二、實驗內容：
1、設計8位十進制數字頻率計。
2、測量頻率范圍為1Hz－50MHz
三、實驗原理： 測頻原理框圖
四、實驗步驟 1、8位十進制計數器設計
（1）用VHDL設計十進制計數器，并進行軟件和硬件仿真 參考程序如下： LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 IS
PORT(CLK,RST,EN : IN STD_LOGIC;
CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
COUT : OUT STD_LOGIC);
END CNT10;ARCHITECTURE behav OF CNT10 IS BEGIN
PROCESS(CLK, RST, EN)
VARIABLE CQI : STD_LOGIC_VECTOR(3 DOWNTO 0);
BEGIN
IF RST = '1' THEN
CQI :=(OTHERS =>'0');--計數器復位
ELSIF CLK'EVENT AND CLK='1' THEN
--檢測時鐘上升沿
IF EN = '1' THEN
--檢測是否允許計數
IF CQI < “1001” THEN
CQI := CQI + 1;--允許計數
ELSE
CQI :=(OTHERS =>'0');--大于9，計數值清零
END IF;
END IF;
END IF;
IF CQI = “1001” THEN COUT <= '1';--計數大于9，輸出進位信號
ELSE
COUT <= '0';
END IF;
CQ <= CQI;
--將計數值向端口輸出
END PROCESS;END behav;（2）8位十進制頻率計電路圖 2、32位鎖存器設計 參考程序
LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY reg32b IS
PORT(load : IN STD_LOGIC;
din: in STD_LOGIC_VECTOR(31 DOWNTO 0);
DOUT : OUT STD_LOGIC_VECTOR(31 DOWNTO 0));
END reg32b;ARCHITECTURE behav OF reg32b IS BEGIN
PROCESS(load,din)
BEGIN
IF load'EVENT AND load='1' THEN
dout<=din;
END PROCESS;END behav;3控制器設計
（1）控制器時序圖
（2）參考程序 LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY testctl IS
PORT(clk : IN STD_LOGIC;
tsten:out
STD_LOGIC;
clr_cnt: out
STD_LOGIC;
load:out
STD_LOGIC);
END testctl;ARCHITECTURE behav OF testctl IS
signal div2clk:std_logic;BEGIN
PROCESS(clk)
BEGIN
IF clk'EVENT AND clk='1' THEN
div2clk<=not div2clk;
END PROCESS;
process(clk,div2clk)
begin
if clk='0' and div2clk='0'
then
clr_cnt<='1';
else clr_cnt<='0';
end if;
end process;
load<=not div2clk;
tsten<=div2clk;END behav;
END IF;END IF;
實驗九
DAC接口電路與波形發生器設計
一、實驗目的及要求：
1、掌握VHDL語言的基本結構及編程思想。
2、掌握DA轉換器接口方法。
3、掌握DA轉換器的VHDL語言編程方法。
二、實驗內容：
1、設計一DAC0832數模轉換器控制器。
2、要求使用DAC轉換器輸出一正弦波，最大值為5V。（使用單緩沖方式）
3、要求正弦波頻率能步進可調，步進間隔為100Hz。（使用2個按鍵控制，一個步進為加，另一個為步進減）
三、實驗原理
1、DAC0832特點（1）、8位電流DAC轉換，輸出為電流信號，因此要轉換為電壓輸出，必須外接集成運算放大器。（2）、轉換時間約為50---500ns，轉換速度比電壓型DAC轉換器快，電壓型一般為1---10us（3）、20腳雙列直插式封裝的CMOS型器件。（4）、內部具有兩極數據寄存器，可采用單或雙緩沖方式。
2、D/A轉換器外部引腳功能及內部結構圖
3、工作方式
方式一：直通工作方式（本實驗采用此種方式）
一般用于只有一路輸出信號的情況。
接線情況：ILE＝1，CS＝WR1＝WR2
＝XFER＝0 方式
二、雙緩沖器工作方式
采用兩步操作完成，可使DA轉換輸出前一數據的同時，將采集下一個數據送到8位輸入寄存器，以提高轉換速度。
一般用于多路DA輸出。
4、DA轉換器與控制器接口電路設計
5、實驗儀實際接口電路圖
6、DA轉換器輸出波形步進可調控制電路設計 設計思想：
設輸入控制器的時鐘頻率為50MHz。
1、DA轉換一次，需要一個時鐘周期。若采用64點輸出，則需要64個時鐘周期。如果控制器時鐘頻率為64Hz，則輸出的正弦波頻率為1Hz。
2、因此，只需要控制DA轉換控制器的時鐘頻率，則就可以控制正弦波頻率，正弦波頻率與時鐘頻率的 關系為1:64。
3、題目要求正弦波步進頻率為100Hz，則時鐘頻率步進應為6400Hz。按“加”鍵，則時鐘頻率增加6400Hz，按“減”減，時鐘頻率減小6400Hz。
7、帶按鍵控制DA轉換器與控制器接口電路設計
四、實驗程序 參考程序：
LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY DAC0832 IS
PORT(CLK :IN STD_LOGIC;
DD : OUT INTEGER RANGE 255 DOWNTO 0);END DAC0832;ARCHITECTURE behav OF DAC0832 IS SIGNAL Q:INTEGER RANGE 63 DOWNTO 0;SIGNAL D : INTEGER RANGE 255 DOWNTO 0;BEGIN
PROCESS(CLK)
BEGIN
IF CLK'EVENT AND CLK='1' THEN Q<=Q+1;
END IF;
END PROCESS;PROCESS(Q)
BEGIN
CASE Q
IS
WHEN 00=>D<=254;WHEN 01=>D<=252;WHEN 02=>D<=249;WHEN 03=> D<=245;
WHEN 04=>D<=239;WHEN 05=>D<=233;WHEN
06=> D<=225;WHEN
07=> D<=217;
WHEN 08=>D<=207;WHEN 09=>D<=197;WHEN
10=> D<=186;WHEN
11=> D<=174;
WHEN 12=>D<=162;WHEN 13=>D<=150;WHEN 14=> D<=137;WHEN
15=> D<=124;
WHEN 16=>D<=112;WHEN 17=>D<=99;WHEN 18=> D<=87;
WHEN
19=> D<=75;
WHEN 20=>D<=64;WHEN
21=>D<=53;WHEN 22=>D<=43;
WHEN 23=> D<=34;
WHEN 24=>D<=26;WHEN 25=>D<=19;WHEN
26=> D<=13;
WHEN
27=> D<=8;
WHEN 28=>D<=4;
WHEN
29=>D<=1;
WHEN 30=>D<=0;
WHEN
31=> D<=0;
WHEN 32=>D<=1;WHEN 33=>D<=4;
WHEN 34=> D<=8;
WHEN 35=> D<=13;WHEN 36=>D<=19;WHEN 37=>D<=26;
WHEN 38=> D<=34;
WHEN
39=> D<=43;
WHEN 40=>D<=53;WHEN
41=>D<=64;WHEN 42=> D<=75;
WHEN
43=> D<=87;
WHEN 44=>D<=99;WHEN 45=>D<=112;WHEN 46=>D<=124;WHEN
47=> D<=137;
WHEN 48=>D<=150;WHEN 49=>D<=162;WHEN 50=> D<=255;WHEN 51=> D<=174;
WHEN 52=>D<=186;WHEN 53=>D<=197;WHEN 54=>D<=207;WHEN 55=> D<=217;
WHEN 56=>D<=225;WHEN 57=>D<=233;WHEN 58=> D<=239;WHEN
59=> D<=245;
WHEN 60=>D<=249;WHEN 61=> D<=252;WHEN 62=> D<=254;WHEN 63=>D<=255;WHEN OTHERS=>NULL;END CASE;END PROCESS;
DD<=D;
END;
實驗十
七段顯示器動態掃描電路設計（提高型）
實驗目的及要求：
1、掌握VHDL語言的基本結構及編程思想。
2、掌握七段顯示器動態掃描電路設計方法。設計要求：
1、設計一個七段數碼管動態掃描電路。
2、數碼管個數為8個，共陰極接法。
3、設計BCD碼－－七段字符碼的轉換電路；
4、設計一電路，控制上述電路實現“12345678”八個數字的顯示，要求顯示方式為：
（1）自左至右逐個點亮數碼管，最后全亮；再重復以上動作，每次變化時間間隔為1秒。
（2）自左至右點亮數碼管，每次只點亮一個，最后全息滅，再重復以上動作，每次變化時間間隔為1秒。
（3）先中間兩個點亮，再依次向外點亮；全亮后，再依次向中間熄滅；重復上述步驟，每次變化時間間隔為1秒。一、七段顯示器動態掃描電路設計框圖
二、存儲器設計（8位8字節靜態隨機存儲器SRAM）LIBRARY ieee;
USE ieee.std_logic_1164.all;ENTITY MEMO_RD_WR IS PORT(WR,RD: IN STD_LOGIC;
A : IN STD_LOGIC_VECTOR(2 DOWNTO 0);
B : IN STD_LOGIC_VECTOR(2 DOWNTO 0);
D : IN STD_LOGIC_VECTOR(7 DOWNTO 0);
Q : OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END MEMO_RD_WR;ARCHITECTURE a OF MEMO_RD_WR IS
SIGNAL Q0,Q1,Q2,Q3: STD_LOGIC_VECTOR(7 DOWNTO 0);
SIGNAL Q4,Q5,Q6,Q7: STD_LOGIC_VECTOR(7 DOWNTO 0);BEGIN PROCESS(WR,A)
BEGIN
IF WR='1' THEN
CASE
A
IS
WHEN “000”=>Q0<=D;
WHEN “001”=> Q1<=D;
WHEN “010”=>Q2<=D;
WHEN “011”=> Q3<=D;
WHEN “100”=>Q4<=D;
WHEN “101”=> Q5<=D;
WHEN “110”=>Q6<=D;
WHEN “111”=> Q7<=D;
WHEN OTHERS=>NULL;
END CASE;
END IF;
END PROCESS;PROCESS(RD,B)
BEGIN
IF RD='1' THEN
CASE
B
IS
WHEN “000”=>Q<=Q0;
WHEN “001”=> Q<=Q1;
WHEN “010”=>Q<=Q2;
WHEN “011”=> Q<=Q3;
WHEN “100”=>Q<=Q4;
WHEN “101”=> Q<=Q5;
WHEN “110”=>Q<=Q6;
WHEN “111”=> Q<=Q7;
WHEN OTHERS=>NULL;
END CASE;
END IF;
END PROCESS;END a;
四、循環取數電路設計 LIBRARY ieee;
USE ieee.std_logic_1164.all;ENTITY GET_CODE IS PORT(CLK1: IN STD_LOGIC;
D : IN STD_LOGIC_VECTOR(7 DOWNTO 0);
RD:OUT STD_LOGIC;
A : OUT STD_LOGIC_VECTOR(2 DOWNTO 0);
DOUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END GET_CODE;ARCHITECTURE a OF GET_CODE
IS
SIGNAL LOAD: STD_LOGIC;
SIGNAL QQ : STD_LOGIC_VECTOR(7 DOWNTO 0);
SIGNAL NUM: INTEGER RANGE 7 DOWNTO 0;BEGIN
RD<=?1?;
LOAD<=CLK1;PROCESS(CLK1)
BEGIN
IF CLK1'EVENT AND CLK1='1' THEN
IF NUM<=7
THEN
NUM<=NUM+1;
ELSE NUM<=0;
END IF;
END IF;END PROCESS;PROCESS(NUM)
BEGIN
CASE NUM IS
WHEN 0 =>A<=“000”;
WHEN 1 =>A<=“001”;
WHEN 2 =>A<=“010”;
WHEN 3 =>A<=“011”;
WHEN 4 =>A<=“100”;
WHEN 5 =>A<=“101”;
WHEN 6 =>A<=“110”;
WHEN 7 =>A<=“111”;
WHEN OTHERS =>NULL;
END CASE;
END PROCESS;PROCESS(LOAD)
BEGIN
IF LOAD?EVENT AND LOAD=?1?
THEN-------上升沿鎖存
QQ<=D;
END IF;END PROCESS;DOUT(7 DOWNTO 0)<=QQ(7 DOWNTO 0);END a;
五、掃描控制器設計 LIBRARY ieee;
USE ieee.std_logic_1164.all;ENTITY SCAN_8 IS PORT(CLK2: IN STD_LOGIC;
C : OUT STD_LOGIC_VECTOR(7 DOWNTO 0));
END SCAN_8;ARCHITECTURE a OF SCAN_8
IS
SIGNAL NUM: INTEGER RANGE 7 DOWNTO 0;BEGIN PROCESS(CLK2)
BEGIN
IF CLK2'EVENT AND CLK2=‘1' THEN
IF NUM<=7
THEN
NUM<=NUM+1;
ELSE NUM<=0;
END IF;
END IF;END PROCESS;Process(num)
begin
CASE
NUM
IS
WHEN 1=>C<=“11111110”;WHEN 2=> C<=“11111101”;
WHEN 3=>C<=“11111011”;WHEN 4=> C<=“11110111”;
WHEN 5=>C<=“11101111”;WHEN 6=> C<=“11011111”;
WHEN 7=>C<=“10111111”;WHEN 0=> C<=“01111111”;
WHEN
OTHERS=>NULL;
END CASE;END PROCESS;END A;
應用實例一：顯示“01234567”八個數字
LIBRARY ieee;
USE ieee.std_logic_1164.all;ENTITY disp_data IS PORT(CLK: IN STD_LOGIC;
WR:OUT STD_LOGIC;
A:OUT STD_LOGIC_VECTOR(2 DOWNTO 0);
Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END disp_data;ARCHITECTURE a OF disp_data
IS
--SIGNAL QQ : STD_LOGIC_VECTOR(7 DOWNTO 0);
SIGNAL NUM: INTEGER RANGE 7 DOWNTO 0;BEGIN
WR<=?1?;PROCESS(CLK)
BEGIN
IF CLK'EVENT AND CLK='1' THEN
IF NUM<=7
THEN
NUM<=NUM+1;
ELSE NUM<=0;
END IF;
END IF;END PROCESS;PROCESS(NUM)
BEGIN
CASE NUM IS
WHEN 0 =>Q<=“00111111”;A<=“000”;
WHEN 1 =>Q<=“00000110”;A<=“001”;
WHEN 2 =>Q<=“01011011”;A<=“010”;
WHEN 3 =>Q<=“01001111”;A<=“011”;
WHEN 4 =>Q<=“01100110”;A<=“100”;
WHEN 5 =>Q<=“01101101”;A<=“101”;
WHEN 6 =>Q<=“01111101”;A<=“110”;
WHEN 7 =>Q<=“01111111”;A<=“111”;
WHEN OTHERS =>NULL;
END CASE;END PROCESS;END a;實驗十一
彩燈控制器設計（提高型實驗）
實驗目的及要求：
1、掌握VHDL語言的基本結構及編程思想。
2、掌握VHDL語言的進行系統設計的方法和步驟。
3、培養學生綜合應用能力。實驗內容：
1、了解各類節日彩燈的顯示方式（主要是動態方式）（上街觀察）；
2、將你所了解的情況，畫出你的設計思想框圖；
3、根據框圖畫出電路框圖（用EDA技術）；
4、用VHDL語言編程實現；
5、完成課程設計報告（約2000字）
實驗
十二、紅綠交通燈控制系統
實驗目的及要求：
1、掌握VHDL語言的基本結構及編程思想。
2、掌握VHDL語言的進行系統設計的方法和步驟。
3、培養學生綜合應用能力。實驗內容：
設計一個簡易十字路口交通燈控制器。要求：
1、每個路口有紅、綠、黃三個指示燈指示交通運行情況。紅燈亮，禁止車輛通行；綠燈亮，車輛正常通行。
2、利用兩位數碼管顯示通行到計時時間。
3、用VHDL語言編程實現；
4、完成課程設計報告 實驗步驟：
1、紅綠黃燈秒計數選擇控制電路（traffic_mux）SING_STATE:
00
綠燈20秒（橫向路口）；
01
黃燈5秒（橫向路口）
綠燈20秒（直向路口）
黃燈5秒（直向路口）
RECOUNT:重新計數信號。＝?１?，發送倒計時時間數據； ＝?０?，正常倒計時； LIBRARY IEEE;
USE IEEE.std_logic_1164.all;USE IEEE.std_logic_unsigned.all;
USE IEEE.std_logic_arith.all;entity traffic_mux is
port(reset,clk_1Hz,recount: in std_logic;
sign_state: in std_logic_vector(1 downto 0);
load: out integer range 255 downto 0);end;
begin
process(reset,clk_1s)
begin
if reset='1' then
load<=“00000000”;
elsif(clk_1Hz'event and clk_1Hz='1')
then
if
recount = '1‘
then
CASE sign_state IS
WHEN “00” => load <= 20;
WHEN “01” => load <= 5;
WHEN “10” => load <= 20;
WHEN “01” => load <= 5;
WHEN OTHERS =>null;
END CASE;
end if;
end if;end process;end BEHAVIOR;
2、倒計時控制電路（count_down）library IEEE;use IEEE.std_logic_1164.all;use IEEE.std_logic_arith.all;use IEEE.std_logic_unsigned.all;entity count_down is port(reset,clk_1Hz: in std_logic;recount:in std_logic;load: in integer range 255 downto 0;seg7:out std_logic_vector(15 downto 0);next_state: out std_logic);end;architecture BEHAVIOR of count_down is signal cnt_ff: integer range 255 downto 0;begin process(clk_1Hz,reset)begin if(reset='1')then cnt_ff<=“00000000”;seg7<=“***0”;elsif(clk_1Hz'event and clk_1Hz='1')then if recount='1‘ then cnt_ff<=load-1;else cnt_ff<=cnt_ff-1;end if;end if;end process;process(cnt_ff)begin case cnt_ff is when 0=>seg7<=“***1”;when 1=>seg7<=“***0”;when 2=> seg7<=“***1”;when 3=> seg7<=“***1”;when 4=> seg7<=“***0”;when 5=> seg7<=“***1”;when 6=> seg7<=“***1”;when 7=> seg7<=“***1”;when 8=> seg7<=“***1”;when 9=> seg7<=“***1”;when 10=> seg7<=“***1”;when 11=> seg7<=“***0”;when 12=> seg7<=“***1”;when 13=> seg7<=“***1”;when 14=> seg7<=“***0”;when 15=> seg7<=“***1”;when 16=> seg7<=“***1”;when 17=> seg7<=“***1”;when 18=> seg7<=“***1”;when 19=> seg7<=“***1”;when 20=> seg7<=“***1”;when 21=> seg7<=“***0”;when 22=> seg7<=“***1”;when 23=> seg7<=“***1”;when 24=> seg7<=“***0”;when 25=> seg7<=“***1”;when 26=> seg7<=“***1”;when 27=> seg7<=“***1”;when 28=> seg7<=“***1”;when 29=> seg7<=“***1”;when others=> seg7<=“***1”;end case;end process;next_state <= '1' when cnt_ff=1 else '0';end BEHAVIOR;
3、紅綠燈信號控制電路（traffic_fsm）LIBRARY IEEE;USE IEEE.std_logic_1164.all;USE IEEE.std_logic_arith.all;USE IEEE.std_logic_unsigned.all;entity traffic_FSM is port(reset,clk,clk_1Hz,flash_1Hz: in std_logic;a_m:in std_logic;next_state: in std_logic;recount: out std_logic;sign_state: out std_logic_vector(1 downto 0);red: out std_logic_vector(1 downto 0);green: out std_logic_vector(1 downto 0);yellow: out std_logic_vector(1 downto 0));end;architecture BEHAVIOR of traffic_FSM is type Sreg0_type is(r0g1, r0y1, g0r1, y0r1, y0y1, y0g1, g0y1, r0r1);signal state : Sreg0_type;signal light: std_logic_vector(5 downto 0);begin if(reset='1')then state<=r0g1;
----設定當前為橫向紅燈亮，豎向綠燈亮 sign_state<=“01”;------選擇20秒倒計時
recount<=‘1’;------裝入計數初值并啟動倒計時 else if(clk'event and clk='1')then case STATE is when r0g1 => if(a_m='1' and clk_1Hz='1')then if(next_state = ‘1’)then--當前計數完畢，轉入下一種計時
recount<='1';state<=r0y1;sign_state <= “01”;else recount<=‘0’;state<=r0g1;----否則，繼續倒計時 end if;when r0y1 =>--now state: red0 on yellow1 flash if(a_m='1' and clk_1Hz='1')then if(next_state = '1')then recount<='1';state<=g0r1;sign_state <= “10”;else recount<='0';state<=r0y1;end if;when g0r1 =>--now state: green0 on red1 on if(a_m='1' and ena_1Hz='1')then if(next_state = '1')then recount<='1';state<=y0r1;sign_state <= “11”;else recount<='0';state<=g0r1;end if;when y0r1 =>--now state: green0 on red1 on if(a_m='1' and ena_1Hz='1')then if(next_state = '1')then recount<='1';state<=r0g1;sign_state <= “00”;else recount<='0';state<=y0r1;--red=2'b10;green=2'b00;yellow=2'b01;end if;when others => state<=r0g1;recount<='0';sign_state <= “00”;end case;end if;end if;end process;--light: r(10)y(10)g(10)light <= “010010” when(state=r0g1)else “011000” when(state=r0y1)else “100001” when(state=g0r1)else “100100” when(state=y0r1)else “110000”;red <= light(5 downto 4);yellow <= light(3 downto 2)and(flash_1Hz & flash_1Hz);green <= light(1 downto 0);end BEHAVIOR;
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