第一篇：EDA課程心得

EDA課程學(xué)習(xí)心得

這學(xué)期的后半期，我們開(kāi)了EDA技術(shù)這門(mén)課程。EDA的中文解釋是電子設(shè)計(jì)自動(dòng)化，這門(mén)課程主要是用于對(duì)現(xiàn)代高新電子產(chǎn)品的設(shè)計(jì)，EDA在硬件方面融合了大規(guī)模集成電路技術(shù)，是一款綜合性很強(qiáng)的工具。

這門(mén)課程的學(xué)習(xí)在教學(xué)中應(yīng)該以實(shí)踐為主，我們每周有兩節(jié)課，一節(jié)是理論課學(xué)習(xí)，一節(jié)是實(shí)踐課。剛開(kāi)始上理論課程的時(shí)候，主要是對(duì)該軟件的使用做介紹，而在實(shí)踐課程上，我們應(yīng)該對(duì)軟件進(jìn)行運(yùn)用，但是，有很多的同學(xué)卻沒(méi)有干與課程相關(guān)的事，只有一部分的同學(xué)在練習(xí)。開(kāi)始的時(shí)候，對(duì)軟件很陌生，都是幾個(gè)同學(xué)在一起研究，并且詢問(wèn)老師，才慢慢的掌握了使用方法。在后面的理論學(xué)習(xí)中，老師主要是講解編程的一些語(yǔ)法，并且只講了一些常用的，像信號(hào)量，變量，還有PROCESS語(yǔ)句等，這些是編程中常用的一些知識(shí)。在實(shí)踐課上，主要是以實(shí)驗(yàn)指導(dǎo)書(shū)為主，根據(jù)指導(dǎo)書(shū)上的內(nèi)容進(jìn)行編程，畫(huà)圖仿真來(lái)對(duì)EDA技術(shù)的運(yùn)用有更深入的理解。在每周一節(jié)理論課的學(xué)習(xí)情況下，很多的時(shí)間都是很珍貴的，學(xué)習(xí)理論的時(shí)間就那么一點(diǎn)，那么，肯定就不可能學(xué)習(xí)的很全面，老師主要是講方法，更多的是要我們自己努力。這本教材還很不錯(cuò)，講解的很詳細(xì)，讓初學(xué)者也能理解。然后實(shí)踐課程是可以在課后也能練習(xí)，課上發(fā)現(xiàn)問(wèn)題就能及時(shí)的詢問(wèn)老師，但是，課后就只能詢問(wèn)同學(xué)，或者是將問(wèn)題留到課堂上再問(wèn)老師。

這門(mén)課程學(xué)完最大的感觸就是學(xué)習(xí)的時(shí)間太短了，這門(mén)課程聽(tīng)老師說(shuō)對(duì)我們的以后工作是有很大的幫助的，但是我們卻只學(xué)習(xí)了半個(gè)學(xué)期，只用了32個(gè)課時(shí)就結(jié)束了，這肯定是不夠的。EDA技術(shù)可以完成各種自動(dòng)設(shè)計(jì)過(guò)程，是目前最為矚目的一項(xiàng)技術(shù)，它有強(qiáng)大的邏輯設(shè)計(jì)仿真測(cè)試技術(shù)。它的仿真測(cè)試技術(shù)只要通過(guò)計(jì)算機(jī)，就能對(duì)所設(shè)計(jì)的電子系統(tǒng)從各種不同層次的系統(tǒng)性能特點(diǎn)完成一系列準(zhǔn)確的測(cè)試與仿真操作，在完成實(shí)際系統(tǒng)的安裝后，還能對(duì)系統(tǒng)上的目標(biāo)器件進(jìn)行所謂的邊界掃描測(cè)試。這一切都極大的提高了大規(guī)模的系統(tǒng)電子設(shè)計(jì)的自動(dòng)化程度。現(xiàn)在的很多設(shè)計(jì)工作都需要先進(jìn)行計(jì)算機(jī)仿真，如果沒(méi)有錯(cuò)誤，在運(yùn)用到實(shí)際的硬件中，這不僅能提高設(shè)計(jì)速度，還能減少因?yàn)樵O(shè)計(jì)失誤而造成的原料浪費(fèi)。學(xué)好一門(mén)仿真軟件對(duì)于我們本科學(xué)生是必不可少的，因?yàn)橐院螽厴I(yè)了如果從事設(shè)計(jì)方向的工作，那必然要求我們有這樣的一門(mén)技術(shù)。

以下是我在這門(mén)課程的學(xué)習(xí)過(guò)程中總結(jié)的幾點(diǎn)建議,希望老師能夠耐心的看完：

（1）、根據(jù)學(xué)生的層次，設(shè)計(jì)一種適合學(xué)生的教學(xué)方案。像我們班這樣的基礎(chǔ)不太好的班級(jí)，可能采用重實(shí)踐的方法更合適一些。上課講很多的理論知識(shí)，都不及在機(jī)房自己練習(xí)來(lái)的快。而且，老師有時(shí)候在課堂上也不知道該給我們講些什么我們才會(huì)更好的接收，這樣的話，在我們自己動(dòng)手實(shí)踐的過(guò)程中我們發(fā)現(xiàn)了問(wèn)題，經(jīng)過(guò)詢問(wèn)老師和與同學(xué)一起研究，這樣，就可以克服難題，而且，經(jīng)過(guò)這樣的經(jīng)歷，我們對(duì)于該問(wèn)題也會(huì)有很深的印象，在以后的應(yīng)用中出現(xiàn)類似的問(wèn)題我們也會(huì)更快的找到方法解決。

（2）、在實(shí)踐課上要嚴(yán)抓課堂秩序。在實(shí)踐課的時(shí)候，很多同學(xué)都不做與課程相關(guān)的事，要么翻紙盤(pán)，要么幾個(gè)一起玩游戲，而真正在做實(shí)驗(yàn)的同學(xué)就只有那么少許的人。很多人都是在一開(kāi)始就養(yǎng)成這樣的壞習(xí)慣的，如果在剛開(kāi)始就嚴(yán)抓課堂秩序，那么，很多人可能就會(huì)按照要求循規(guī)蹈矩了。在實(shí)踐課上是很重要的學(xué)習(xí)機(jī)會(huì)，本來(lái)課程安排的時(shí)間就很少，不好好的利用，那么肯定是一項(xiàng)嚴(yán)重的損失。

（3）、上理論課的時(shí)候盡量的多的將一些知識(shí)點(diǎn)講詳細(xì)一些。我們學(xué)習(xí)的都是很基礎(chǔ)的知識(shí)，不要求深入，但是應(yīng)該盡量的將基礎(chǔ)的東西都掌握了。在這門(mén)課程中，我們只學(xué)習(xí)了幾章較為基礎(chǔ)和重要的內(nèi)容，只要掌握了這幾章也就能進(jìn)行簡(jiǎn)單的編程，在這樣的情況下，我們就更是需要老師幫助我們，引導(dǎo)我們，理清這些知識(shí)點(diǎn)，從而掌握它們。

以上是我在這門(mén)課程的學(xué)習(xí)中的一些感觸和心得，雖然這門(mén)課程的學(xué)習(xí)結(jié)束了，但是，有一些學(xué)習(xí)方法是同樣可以運(yùn)用到其他的課程學(xué)習(xí)中，在以后的學(xué)習(xí)中，我們還應(yīng)該堅(jiān)持，努力，將學(xué)習(xí)進(jìn)行到底！

第二篇：eda技術(shù)課程總結(jié)與心得

【第一章】

1、FPGA芯片的發(fā)展主要體現(xiàn)在哪幾個(gè)方面？未來(lái)的發(fā)展趨勢(shì)是什么？

ANS:

2、EDA技術(shù)的優(yōu)勢(shì)是什么？

ANS: EDA依賴功能強(qiáng)大的計(jì)算機(jī)在EDA工具軟件平臺(tái)上自動(dòng)的完成邏輯化簡(jiǎn)、邏輯分割、邏輯綜合、結(jié)構(gòu)綜合，以及邏輯優(yōu)化和仿真等功能，直至實(shí)現(xiàn)既定性能的電子線路系統(tǒng)功能。EDA使得設(shè)計(jì)者的工作幾乎僅限于利用軟件的方式，即利用硬件描述語(yǔ)言HDL和EDA工具軟件來(lái)完成對(duì)系統(tǒng)硬件功能的實(shí)現(xiàn)

+ P 10

3、EDA的設(shè)計(jì)流程包括哪幾個(gè)環(huán)節(jié)？

ANS: ①設(shè)計(jì)輸入（原理圖/HDL文本編輯）②綜合 ③ FPGA/CPLD 適配 ④ 時(shí)序仿真與功能門(mén)級(jí)仿真 ⑤FPGA/CPLD編程下載 ⑥FPGA/CPLD器件電路硬件檢測(cè)。

4、硬件描述語(yǔ)言的種類有哪些？

ANS: VHDL、Verilog HDL、SystemVerilog、System C 等

5、自頂向下設(shè)計(jì)方法的優(yōu)點(diǎn)是什么？

ANS:

過(guò)程大部分由計(jì)算機(jī)完成，可植性強(qiáng)，便于系統(tǒng)的優(yōu)化和升級(jí)，以及對(duì)模型進(jìn)行及時(shí)的修改，以改進(jìn)系統(tǒng)或子系統(tǒng)的功能，更正設(shè)計(jì)錯(cuò)誤，提高目標(biāo)系統(tǒng)的工作速度，減小面積耗用，降低功耗和成本等。在EDA技術(shù)應(yīng)用中，自頂向下的設(shè)計(jì)方法，就是在整個(gè)設(shè)計(jì)流程中各設(shè)計(jì)環(huán)節(jié)逐步求精的過(guò)程。

6、ip核可分為哪幾類？

ANS: ①軟IP、②固IP、③硬IP

7、ip在EDA技術(shù)的應(yīng)用和發(fā)展中的意義是什么？

ANS:

IP就是將某些功能固化，而當(dāng)EDA設(shè)計(jì)也需要這些功能的時(shí)候，就可以直接將植入了此功能的IP拿過(guò)來(lái)直接用，而不用再重新設(shè)計(jì)。這樣既可以提高效率又可以減少設(shè)計(jì)風(fēng)險(xiǎn)。IP核具有規(guī)范的接口協(xié)議，良好的可移植與可測(cè)試性，為系統(tǒng)開(kāi)發(fā)提供了可靠的保證。

【第二章】

1、可編程邏輯器件經(jīng)歷哪些發(fā)展過(guò)程？ ANS:

2、Altera公司的PLD芯片主要有哪些系列？ ANS:

按照推出的先后順序：Classic、MAX、FLEX、APEX、ACEX、APEX

2、Cyclone/2/3/

4、MAX2、Stratix-1/2/3/4/6.【第三章】

1、一個(gè)完整的VHDL程序包括哪幾個(gè)部分？其作用是什么？ ANS: ①實(shí)體描述部分 ②結(jié)構(gòu)體描述部分

作用 略

2、VHDL中標(biāo)示符的命名規(guī)則是什么？

ANS: 標(biāo)識(shí)符是設(shè)計(jì)者在VHDL程序中自己定義的，用于標(biāo)識(shí)不同名稱的詞語(yǔ)。例如實(shí)體名、端口名等。具體規(guī)則如下：

·有效的字符：包括26個(gè)大小寫(xiě)英文字母，數(shù)字包括0~9以及下劃線。

·任何標(biāo)識(shí)符必須以英文字母開(kāi)頭

·必須是單一的下劃線，且前后都要有字母或數(shù)字。·標(biāo)識(shí)符中的英文字母不區(qū)分大小寫(xiě)。

·允許包含圖形符號(hào)（如回車(chē)符、換行符等），也允許包含空格符。

3、端口模式有哪些？

ANS: ①I(mǎi)N

2、OUT

3、INOUT雙向端口

4、BUFFER 緩沖端口

4、VHDL中有哪些基本的數(shù)據(jù)類型？ ANS: bit、bit_vector、std_logic、std_logic_vector、boolean（布爾）、natural（自然數(shù)）、integer（整數(shù)）、signed（有符號(hào)）、unsigned（無(wú)符號(hào)）、array（數(shù)組類)、record（記錄類型）、Subtype（子類型）、用戶自定義類型。

5、常用的VHDL程序包有哪些？

ANS：STD_LOGIC_1164、STD_LOGIC_ARITH、STD_LOGIC_SIGNED、STD_LOGIC_UNSIGNED

【第五章】

1、簡(jiǎn)述信號(hào)和變量的區(qū)別

ANS：比較對(duì)象

信號(hào)SIGNAL

變量VARIABLE

基本用法

用于作為電路中的信號(hào)連線

用于作為進(jìn)程中局部數(shù)據(jù)存儲(chǔ)單元

適用范圍

在整個(gè)結(jié)構(gòu)體內(nèi)的任何地方都適用

只能在所定義的進(jìn)程中使用

行為特性

在進(jìn)程最后才對(duì)信號(hào)賦值

立即賦值

簡(jiǎn)單的說(shuō),信號(hào)是全局的,用于結(jié)構(gòu)體中并行語(yǔ)句間數(shù)據(jù)流的傳遞;變量則是局部的,他主要用于單個(gè)進(jìn)程中中間變量的存儲(chǔ).2、進(jìn)程的特點(diǎn)是什么？

ANS：(1)進(jìn)程結(jié)構(gòu)內(nèi)部的所有語(yǔ)句都是順序執(zhí)行的。

(2)多進(jìn)程之間是并行執(zhí)行的，并可訪問(wèn)結(jié)構(gòu)體或?qū)嶓w中所定義的信號(hào)。

(3)進(jìn)程的啟動(dòng)是由進(jìn)程標(biāo)識(shí)符PROCESS后的信號(hào)敏感表所標(biāo)明的信號(hào)來(lái)觸發(fā)的，也可以用WAIT語(yǔ)句等待一個(gè)觸發(fā)條件的成立。

(4)各進(jìn)程之間的通信是由信號(hào)來(lái)傳遞的。(5)進(jìn)程語(yǔ)句的順序性(6)進(jìn)程的啟動(dòng)與執(zhí)行過(guò)程

當(dāng)進(jìn)程中定義的任一敏感型號(hào)發(fā)生更新（變化）時(shí)，由順序語(yǔ)句定義的行為就要重復(fù)執(zhí)行一次。當(dāng)進(jìn)程中最后一個(gè)語(yǔ)句執(zhí)行完畢后，執(zhí)行過(guò)程將自動(dòng)返回到進(jìn)程的起始端，以等待下一次敏感信號(hào)的變化。

3、VHDL語(yǔ)言有哪幾種描述方式？

ANS: 行為描述、數(shù)據(jù)流描述、結(jié)構(gòu)描述

【第六章】

1、列舉5個(gè)宏功能模塊

ANS: ① 算數(shù)組件，包括累加器、加法器、乘法器和LPM算數(shù)函數(shù)等。

② 組合電路，包括多路選擇器、比較器和LPM門(mén)函數(shù)等。

③ I/O組件，包括時(shí)鐘數(shù)據(jù)恢復(fù)（CDR）、鎖相環(huán)(PLL)等。

④ 存儲(chǔ)器編譯器件，包括FIFO Partitioner、RAM和ROM宏功能模塊等。

⑤ 存儲(chǔ)組件，包括存儲(chǔ)器、移位寄存器宏模塊和LPM存儲(chǔ)器函數(shù)等。

2、Quartus能夠接受的兩種RAM或ROM初始化文件的格式是？ ANS：.mif

.hex

3、給出鎖相環(huán)的工作原理。

ANS: 鎖相環(huán)路是一個(gè)相位反饋?zhàn)詣?dòng)控制系統(tǒng)。它由以下三個(gè)基本部件組成：鑒相器（PD）、環(huán)路濾波器（LPF）和壓控振蕩器（VCO）。其組成方框圖如下所示。

鎖相環(huán)的工作原理：

? ? ? ? ?

4、已知實(shí)驗(yàn)板上有一個(gè)10MHZ的有源晶振，現(xiàn)在要產(chǎn)生1MHZ的正弦波，請(qǐng)?zhí)岢鲈O(shè)計(jì)方案

【第七章】

1、狀態(tài)機(jī)的優(yōu)點(diǎn)

ANS:① 高效的順序控制模型 ②容易利用現(xiàn)成的EDA優(yōu)化工具③性能穩(wěn)定④設(shè)計(jì)實(shí)現(xiàn)效率高⑤高速性能

2、一般的狀態(tài)機(jī)結(jié)構(gòu)包括哪幾個(gè)部分？各自的功能是什么？ ANS: ①說(shuō)明部分、說(shuō)明部分用tpye語(yǔ)句定義新的數(shù)據(jù)類型，其元素通常用狀態(tài)機(jī)的狀態(tài)名來(lái)定義。狀態(tài)變量（即現(xiàn)態(tài)和次態(tài)）應(yīng)定義為信號(hào)，便于信息額傳遞，并將狀態(tài)變量的數(shù)據(jù)類型定義為含有既定狀態(tài)元素的新定義的數(shù)據(jù)類型。說(shuō)明部分一般放在architecture 和 begin之間。

②主控時(shí)序過(guò)程、所謂主控時(shí)序過(guò)程是指負(fù)責(zé)狀態(tài)機(jī)運(yùn)轉(zhuǎn)和在時(shí)鐘驅(qū)動(dòng)下負(fù)責(zé)狀態(tài)轉(zhuǎn)換。壓控振蕩器的輸出經(jīng)過(guò)采集并分頻； 和基準(zhǔn)信號(hào)同時(shí)輸入鑒相器；

鑒相器通過(guò)比較上述兩個(gè)信號(hào)的頻率差，然后輸出一個(gè)直流脈沖電壓； 控制VCO，使它的頻率改變；

這樣經(jīng)過(guò)一個(gè)很短的時(shí)間，VCO 的輸出就會(huì)穩(wěn)定于某一期望值。③主控組合過(guò)程、顧名思義，主控組合進(jìn)程也可稱為狀態(tài)譯碼過(guò)程，其任務(wù)是根據(jù)外部輸入的控制信號(hào)，包括來(lái)自狀態(tài)機(jī)外部的信號(hào)和來(lái)自狀態(tài)機(jī)內(nèi)部其他非主控的組合或時(shí)序進(jìn)程的信號(hào)，以確定對(duì)外輸出或?qū)?nèi)部其他組合或時(shí)序進(jìn)程輸出信號(hào)的內(nèi)容。④輔助過(guò)程、輔助進(jìn)程用于配合狀態(tài)機(jī)工作的組合進(jìn)程或時(shí)序進(jìn)程。

3、狀態(tài)機(jī)的狀態(tài)編碼有哪幾種？各自的優(yōu)缺點(diǎn)是什么？

ANS：① 直接輸出型編碼

這種編碼最典型的應(yīng)用就是計(jì)數(shù)器。直接輸出型編碼方式就是所謂的用戶自定義編碼方式，它的優(yōu)點(diǎn)是輸出速度快，不太可能出現(xiàn)毛刺現(xiàn)象。缺點(diǎn)是程序的可讀性差，用于狀態(tài)譯碼的組合邏輯資源比其他以相同觸發(fā)器數(shù)量觸發(fā)器 4構(gòu)成的狀態(tài)機(jī)多，而且控制非法狀態(tài)出現(xiàn)的容錯(cuò)技術(shù)要求比較高。

②順序編碼

優(yōu)點(diǎn)是 這種編碼方式最為簡(jiǎn)單，在傳統(tǒng)設(shè)計(jì)技術(shù)中最為常用，其使用的觸發(fā)器最少，剩余的非法狀態(tài)也最少，容錯(cuò)技術(shù)較為簡(jiǎn)單。缺點(diǎn)也很多，如常常會(huì)占用狀態(tài)轉(zhuǎn)換譯碼組合邏輯較多的資源，特別是有的相鄰狀態(tài)或不相鄰狀態(tài)的狀態(tài)轉(zhuǎn)換時(shí)涉及多個(gè)觸發(fā)器的同時(shí)狀態(tài)轉(zhuǎn)換，因此將耗費(fèi)更多的轉(zhuǎn)換時(shí)間，而且容易出現(xiàn)毛刺現(xiàn)象。

③一位熱碼狀態(tài)編碼

一位熱碼狀態(tài)編碼雖然占用了較多的觸發(fā)器，但其簡(jiǎn)單的編碼方式大為簡(jiǎn)化了狀態(tài)譯碼邏輯，提高了狀態(tài)轉(zhuǎn)換速度，增強(qiáng)了狀態(tài)機(jī)的工作穩(wěn)定性，這對(duì)于含有較多的時(shí)序邏輯資源、相對(duì)較少的組合邏輯資源的FPGA器件是最好的解決方案。

常用的去除毛刺的方法有哪幾種？

ANS： ①延時(shí)方式去毛刺

②邏輯方式去毛刺 ③ 定時(shí)方式去毛刺 P261

【第八章】

1、資源優(yōu)化可以通過(guò)哪幾種方式實(shí)現(xiàn) ANS：①資源共享 ②邏輯優(yōu)化 ③串行化

2、速度優(yōu)化可以通過(guò)哪幾種方式實(shí)現(xiàn)？

ANS：① 利用流水線設(shè)計(jì)技術(shù) ②寄存器配平③關(guān)鍵路徑法 ④乒乓操作法

【編程題】

1、用VHDL實(shí)現(xiàn)某一芯片的功能

2、計(jì)數(shù)并譯碼顯示

3、鍵盤(pán)掃描并顯示

第三篇：eda技術(shù)課程總結(jié)與心得--整理版

【第一章】

1、FPGA芯片的發(fā)展主要體現(xiàn)在哪幾個(gè)方面？未來(lái)的發(fā)展趨勢(shì)是什么？

(1)大容量、低電壓、低功耗(2)系統(tǒng)級(jí)高密度

(3)FPGA和ASIC出現(xiàn)相互融合。(4)動(dòng)態(tài)可重構(gòu)

2、EDA技術(shù)的優(yōu)勢(shì)是什么？

縮短開(kāi)發(fā)周期，有各類庫(kù)的支持，簡(jiǎn)化邏輯設(shè)計(jì)，有利于設(shè)計(jì)文檔的管理，能仿真測(cè)試，開(kāi)發(fā)者有自主權(quán)，將所有開(kāi)發(fā)環(huán)節(jié)納入統(tǒng)一的自頂向下的設(shè)計(jì)中，有效的利用了計(jì)算機(jī)的自動(dòng)設(shè)計(jì)能力。

3、EDA的設(shè)計(jì)流程包括哪幾個(gè)環(huán)節(jié)？

①設(shè)計(jì)輸入（原理圖/HDL文本編輯）②綜合 ③ FPGA/CPLD 適配 ④ 時(shí)序仿真與功能仿真 ⑤FPGA/CPLD編程下載 ⑥FPGA/CPLD器件電路硬件檢測(cè)。

4、硬件描述語(yǔ)言的種類有哪些？

VHDL、Verilog HDL、SystemVerilog、System C 等

5、自頂向下設(shè)計(jì)方法的優(yōu)點(diǎn)是什么？

過(guò)程大部分由計(jì)算機(jī)完成，可植性強(qiáng)，便于系統(tǒng)的優(yōu)化和升級(jí)，以及對(duì)模型進(jìn)行及時(shí)的修改，以改進(jìn)系統(tǒng)或子系統(tǒng)的功能，更正設(shè)計(jì)錯(cuò)誤，提高目標(biāo)系統(tǒng)的工作速度，減小面積耗用，降低功耗和成本等。在EDA技術(shù)應(yīng)用中，自頂向下的設(shè)計(jì)方法，就是在整個(gè)設(shè)計(jì)流程中各設(shè)計(jì)環(huán)節(jié)逐步求精的過(guò)程。高效，高穩(wěn)定性，省時(shí)省力，成本較低。

6、ip核可分為哪幾類？

①軟IP、②固IP、③硬IP

7、ip在EDA技術(shù)的應(yīng)用和發(fā)展中的意義是什么？

IP就是將某些功能固化，而當(dāng)EDA設(shè)計(jì)也需要這些功能的時(shí)候，就可以直接將植入了此功能的IP拿過(guò)來(lái)直接用，而不用再重新設(shè)計(jì)。這樣既可以提高效率又可以減少設(shè)計(jì)風(fēng)險(xiǎn)。IP核具有規(guī)范的接口協(xié)議，良好的可移植與可測(cè)試性，為系統(tǒng)開(kāi)發(fā)提供了可靠的保證。

【第二章】

1、可編程邏輯器件經(jīng)歷哪些發(fā)展過(guò)程？

PLD,PLA,PAL,GAL，EPLD，CPLD/FPGA

2、FPGA的配置方式有哪些？

PS（被動(dòng)串行）、PPS（被動(dòng)并行同步）、PPA（被動(dòng)并行異步）、PSA（被動(dòng)串行異步）、JTAG模式、AS（主動(dòng)串行）

3、JTAG？

JTAG是英文“Joint Test Action Group（聯(lián)合測(cè)試行為組織）”的詞頭字母的簡(jiǎn)寫(xiě)。JTAG邊界掃描技術(shù)。

【第三章】

1、verilog中標(biāo)示符的命名規(guī)則是什么？

a.標(biāo)識(shí)符

Verilog HDL中的標(biāo)識(shí)符（Identifier）是由任意字母、數(shù)字、$符號(hào)和_（下劃線）符號(hào)的組成的字符序列，但標(biāo)識(shí)符的第一個(gè)字符必須是字母或者下劃線。此外，標(biāo)識(shí)符是區(qū)分大小寫(xiě)的。

轉(zhuǎn)義表示符（Escaped Identifier）為在標(biāo)識(shí)符中包含任何可打印字符提供了一條途徑。轉(zhuǎn)義標(biāo)識(shí)符（反斜線）符號(hào)開(kāi)頭，以空白結(jié)尾（空白可以是空格、制表符或換行符）。在轉(zhuǎn)義標(biāo)識(shí)符中，反斜線和結(jié)束空格并不是轉(zhuǎn)義標(biāo)識(shí)符的一部分。

Verilog HDL語(yǔ)言中定義了一系列保留標(biāo)識(shí)符，叫做關(guān)鍵詞，僅用于表示特定的含義。注意只有小寫(xiě)的關(guān)鍵詞才是保留字。

指導(dǎo)原則：不能用大小寫(xiě)混用字符串表示關(guān)鍵詞，也不能把轉(zhuǎn)義的關(guān)鍵詞作為標(biāo)識(shí)別符。

b.注釋

在Verilog HDL中有2種形式的注釋：

/*開(kāi)始，直到*/ //第二種形式：到本行結(jié)束為止

c.格式

Verilog HDL是大小寫(xiě)敏感的，也就是說(shuō)，字符相同而字體（大小寫(xiě)）不同的兩個(gè)標(biāo)識(shí)符是不同的。此外，Verilog HDL語(yǔ)句的格式很自由，即語(yǔ)句結(jié)構(gòu)既可以跨越多行編寫(xiě)，也可以在一行內(nèi)編寫(xiě)。空白（空白行、制表符和空格）沒(méi)有特殊含義。指導(dǎo)原則：行的長(zhǎng)度必須小于132個(gè)字符。

2、端口模式有哪些？

1、INPUT

2、OUTPUT

3、INOUT雙向端口

3、Verilog中有哪些基本的數(shù)據(jù)類型？

Reg，wire，parameters，integer

4、verilog中兩種基本的數(shù)據(jù)類型net（wire）和reg的區(qū)別

兩者的區(qū)別是：即存器型數(shù)據(jù)保持最后一次的賦值，而線型數(shù)據(jù)需要持續(xù)的驅(qū)動(dòng)

輸入端口可以由net/reg驅(qū)動(dòng)，但輸入端口只能是net；輸出端口可以使net/reg類型，輸出端口只能驅(qū)動(dòng)net；若輸出端口在過(guò)程塊中賦值則為reg型，若在過(guò)程塊外賦值則為net型 用關(guān)鍵詞inout聲明一個(gè)雙向端口, inout端口不能聲明為寄存器類型，只能是net類型。wire表示直通，即只要輸入有變化，輸出馬上無(wú)條件地反映(如與、非門(mén)等簡(jiǎn)單的連接)；reg表示一定要有觸發(fā)，輸出才會(huì)反映輸入。

不指定就默認(rèn)為1位wire類型。專門(mén)指定出wire類型，可能是多位或?yàn)槭钩绦蛞鬃x。wire只能被assign連續(xù)賦值，reg只能在initial和always中賦值。wire使用在連續(xù)賦值語(yǔ)句中，而reg使用在過(guò)程賦值語(yǔ)句中。

wire若無(wú)驅(qū)動(dòng)連接，其值為z，reg默認(rèn)初始值為不定值x。

reg表示一定要有觸發(fā)，沒(méi)有輸入的時(shí)候可以保持原來(lái)的值，但不直接與實(shí)際的硬件電路對(duì)應(yīng)。

5、verilog中的時(shí)鐘過(guò)程表述的特點(diǎn)和規(guī)律

1.某信號(hào)被定義成邊沿敏感時(shí)鐘信號(hào)，則posedge A或 negedge A放敏感表中，always結(jié)構(gòu)塊中不能再出現(xiàn)信 號(hào)A了。

2.若B被定義成對(duì)應(yīng)于時(shí)鐘的電平敏感異步控制信號(hào)，則除 posedge B或negedge B放敏感表中，always塊中必須 給出邏輯描述，即表述上是邊沿敏感，性能上是電平敏感。

3.若某信號(hào)對(duì)于時(shí)鐘同步，則不能出現(xiàn)在敏感信號(hào)表中。

4.敏感表中邊沿敏感信號(hào)和電平敏感信號(hào)不能同時(shí)出現(xiàn)。

【第五章】

1、簡(jiǎn)述阻塞式賦值和非阻塞式賦值的區(qū)別

=，立即；<=過(guò)程結(jié)束

（1）同一個(gè)塊程序中：阻塞賦值語(yǔ)句是順序執(zhí)行的；非阻塞賦值語(yǔ)句是并行執(zhí)行的。

（2）在組合邏輯建模中應(yīng)使用阻塞賦值；在時(shí)序邏輯建模中應(yīng)使用非阻塞賦值。

（3）無(wú)論是阻塞賦值語(yǔ)句還是非阻塞賦值語(yǔ)句，若在該語(yǔ)句之前對(duì)其值進(jìn)行應(yīng)用，則只能引用其上一個(gè)時(shí)鐘周期賦于的舊值。

2、verilog語(yǔ)言有哪幾種描述風(fēng)格？

RTL描述、行為描述、數(shù)據(jù)流描述、結(jié)構(gòu)描述

3、簡(jiǎn)述任務(wù)和函數(shù)語(yǔ)句的區(qū)別

a.任務(wù)可以有input、output和inout,數(shù)量不限,函數(shù)只有input參數(shù),且至少有一個(gè)input;b.任務(wù)可以包含有時(shí)序控制(如延時(shí)等),函數(shù)不能包含有任何延遲,仿真時(shí)間為0;c.任務(wù)可以用disable中斷,函數(shù)不允許disable、wait語(yǔ)句;d.任務(wù)可以通過(guò)I/O端口實(shí)現(xiàn)值傳遞,函數(shù)名即輸出變量名,通過(guò)函數(shù)返回值;e.任務(wù)可以調(diào)用其他任務(wù)和函數(shù),函數(shù)只能調(diào)用其他函數(shù),不能調(diào)用任務(wù);f.任務(wù)可以定義自己的仿真時(shí)間單位,函數(shù)只能與主模塊共用一個(gè)仿真時(shí)間單位；

g.函數(shù)通過(guò)一個(gè)返回一個(gè)值來(lái)響應(yīng)輸入信號(hào)的值,任務(wù)卻能支持多種目的,能計(jì)算多個(gè)結(jié)果值，結(jié)果值只能通過(guò)被調(diào)用的任務(wù)的輸出端口輸出或總線端口送出;另外在函數(shù)中不能有wire型變量.任務(wù)定義語(yǔ)法：

task <任務(wù)名>;

<端口及數(shù)據(jù)類型聲明語(yǔ)句>

<語(yǔ)句1>......endtask

函數(shù)定義的語(yǔ)法: function <返回值類型或范圍>(函數(shù)名)

<端口說(shuō)明語(yǔ)句>

<變量類型說(shuō)明語(yǔ)句>

begin

<語(yǔ)句>......end endfunction

【第八章】

1、狀態(tài)機(jī)的優(yōu)點(diǎn)

①高效的順序控制模型

②容易利用現(xiàn)成的EDA優(yōu)化工具 ③性能穩(wěn)定

④設(shè)計(jì)實(shí)現(xiàn)效率高 ⑤高速性能

2、狀態(tài)機(jī)的狀態(tài)編碼有哪幾種？各自的優(yōu)缺點(diǎn)是什么？

① 直接輸出型編碼：這種編碼最典型的應(yīng)用就是計(jì)數(shù)器。直接輸出型編碼方式就是所謂的用戶自定義編碼方式，它的優(yōu)點(diǎn)是輸出速度快，不太可能出現(xiàn)毛刺現(xiàn)象。缺點(diǎn)是程序的可讀性差，用于狀態(tài)譯碼的組合邏輯資源比其他以相同觸發(fā)器數(shù)量觸發(fā)器構(gòu)成的狀態(tài)機(jī)多，而且控制非法狀態(tài)出現(xiàn)的容錯(cuò)技術(shù)要求比較高。

②順序編碼：優(yōu)點(diǎn)是這種編碼方式最為簡(jiǎn)單，在傳統(tǒng)設(shè)計(jì)技術(shù)中最為常用，其使用的觸發(fā)器最少，剩余的非法狀態(tài)也最少，容錯(cuò)技術(shù)較為簡(jiǎn)單。缺點(diǎn)也很多，如常常會(huì)占用狀態(tài)轉(zhuǎn)換譯碼組合邏輯較多的資源，特別是有的相鄰狀態(tài)或不相鄰狀態(tài)的狀態(tài)轉(zhuǎn)換時(shí)涉及多個(gè)觸發(fā)器的同時(shí)狀態(tài)轉(zhuǎn)換，因此將耗費(fèi)更多的轉(zhuǎn)換時(shí)間，而且容易出現(xiàn)毛刺現(xiàn)象。③一位熱碼狀態(tài)編碼：一位熱碼狀態(tài)編碼雖然占用了較多的觸發(fā)器，但其簡(jiǎn)單的編碼方式大為簡(jiǎn)化了狀態(tài)譯碼邏輯，提高了狀態(tài)轉(zhuǎn)換速度，增強(qiáng)了狀態(tài)機(jī)的工作穩(wěn)定性，這對(duì)于含有較多的時(shí)序邏輯資源、相對(duì)較少的組合邏輯資源的FPGA器件是最好的解決方案。

3、常用的去除毛刺的方法有哪幾種？

①延時(shí)方式去毛刺

②邏輯方式去毛刺 ③ 定時(shí)方式去毛刺

第四篇：EDA課程 跑馬燈設(shè)計(jì)

EDA目錄

第一章 設(shè)計(jì)思路.................................................................................................................................................1 第二章 子模塊......................................................................................................................................................2 2.1 分頻器....................................................................................................................................................2 2.2 顯示模式模塊.......................................................................................................................................3 2.3 顯示LED燈模塊..................................................................................................................................5 第三章 調(diào)試及結(jié)果............................................................................................................................................6 3.1頂層原理圖............................................................................................................................................6 第四章 體會(huì)..........................................................................................................................................................7

第一章 設(shè)計(jì)思路

在掌握常用數(shù)字電路功能和原理的基礎(chǔ)上，根據(jù)EDA技術(shù)課程所學(xué)知識(shí)，以及平時(shí)實(shí)驗(yàn)的具體操作內(nèi)容，利用硬件描述語(yǔ)言HDL，EDA軟件QuartusⅡ和硬件平臺(tái)cycloneⅡFPGAJ進(jìn)行一個(gè)簡(jiǎn)單的電子系統(tǒng)設(shè)計(jì)，本次試驗(yàn)我所完成的內(nèi)容是跑馬燈的設(shè)計(jì)，下面我簡(jiǎn)單的進(jìn)行一下原理的闡述。

跑馬燈課程設(shè)計(jì)的要求是控制8個(gè)LED進(jìn)行花樣顯示，設(shè)計(jì)四種顯示模塊：第一種顯示是從左向右逐個(gè)點(diǎn)亮LED。第二種顯示：從右向左逐個(gè)點(diǎn)亮LED。第三種顯示：從兩邊向中間逐個(gè)點(diǎn)亮LED。第四種顯示：從中間到兩邊逐個(gè)點(diǎn)亮LED。四種顯示模式循環(huán)切換，并帶有一位復(fù)位鍵控制系統(tǒng)的運(yùn)行停止。為了完成要求的效果顯示，由于要求比較簡(jiǎn)單，所以不用分為很多模塊來(lái)具體控制，所以我先擇利用賦值語(yǔ)句來(lái)完成燈的點(diǎn)亮，根據(jù)了解我們實(shí)驗(yàn)箱上的LED燈屬于共陰極接法，當(dāng)給于高電平時(shí)點(diǎn)亮，那么當(dāng)我們需要點(diǎn)亮某位LED燈時(shí)，只需在該位上賦予高電平即可，比如：如果我們要實(shí)現(xiàn)8個(gè)數(shù)碼燈從左到右依次點(diǎn)亮，那么我們就可以給這8個(gè)數(shù)碼燈分別賦值10000000，經(jīng)過(guò)一段時(shí)間的延時(shí)后再給其賦值01000000，再經(jīng)過(guò)一段時(shí)間延時(shí)后再給其賦值00100000，依次類推，則最后一種賦值狀態(tài)為00000001，這樣就得到了相應(yīng)的現(xiàn)象。同理，要實(shí)現(xiàn)數(shù)碼燈從右向左依次點(diǎn)亮，從中間向兩端依次點(diǎn)亮，從兩端向中間依次點(diǎn)亮都可以采用這樣賦值的方法。在延時(shí)的程序編寫(xiě)的過(guò)程中，我們采用計(jì)數(shù)時(shí)鐘脈沖個(gè)數(shù)的方式來(lái)實(shí)現(xiàn)。結(jié)合具體程序來(lái)說(shuō)就是，在每個(gè)時(shí)鐘上升沿將clk_cnt變量加一，當(dāng)達(dá)到499999后，就進(jìn)入顯示進(jìn)程做下一步的賦值操作以顯示相應(yīng)接續(xù)的狀態(tài)。為了達(dá)到四種顯示模式循環(huán)切換的目的，可以將以上的所有賦值語(yǔ)句以順序語(yǔ)句的形式置于進(jìn)程中，這樣在完成了一種顯示方式后就會(huì)自動(dòng)進(jìn)入下一種設(shè)定好的顯示模式，如此反復(fù)循環(huán)。當(dāng)需要程序復(fù)位時(shí)，只需按下rst鍵即可，程序不管走都那里，執(zhí)行那條語(yǔ)句，只要確定復(fù)位鍵按下時(shí)，程序立刻返回到程序執(zhí)行語(yǔ)句的第一步，程序接著進(jìn)行新的循環(huán)點(diǎn)亮。

第二章 子模塊

系統(tǒng)工作流程如下圖所示，在沒(méi)有外界輸入控制時(shí)，中央控制器將反復(fù)循環(huán)輸入預(yù)先設(shè)定的編碼，因此8個(gè)數(shù)碼燈將在四種顯示模式中循環(huán)顯示。若復(fù)位端被置0，則系統(tǒng)被重置，無(wú)論當(dāng)前處于什么狀態(tài)，都重新從最開(kāi)始的狀態(tài)開(kāi)始重新執(zhí)行。

2.1 分頻器

輸入一個(gè)CLK信號(hào)，通過(guò)分頻器模塊分別輸送到顯示模式模塊和顯示LED模塊 生成分頻器程序：

module FPQ(rst,clk,sel,fp);input clk,rst;input [1:0]sel;output fp;reg[1:0]temp;reg fp;always@(posedge clk or negedge rst)if(!rst)begin temp<=0;fp<=0;圖1 分頻器模塊 end else case(sel)2'b00: if(temp==2)begin fp<=1;temp<=0;end Else begin temp<=temp+1;fp<=0;end 2'b01: if(temp==3)begin fp<=1;temp<=0;end Else begin temp<=temp+1;fp<=0;end 2'b10: if(temp==1)begin fp<=1;temp<=0;end Else begin temp<=temp+1;fp<=0;end 2'b11:fp<=clk;endcase endmodule 2.2 顯示模式模塊

在實(shí)驗(yàn)箱上顯示彩燈運(yùn)行的模式，分別有1-4種模式生成數(shù)碼管顯示程序：

module moshi(state,led,rst,clk,);input [1:0] state;input rst,clk;output[7:0] led;reg [7:0]led;reg [2:0]temp;always@(posedge clk or negedge rst)if(!rst)temp<=0;else if(temp==3'b111)temp<=3'b000;else temp<=temp+1;always@(posedge clk)case(state)2'b00: begin case(temp)3'b000:led<=8'b10000000;3'b001:led<=8'b01000000;3'b010:led<=8'b00100000;3'b011:led<=8'b00010000;3'b100:led<=8'b00001000;3'b101:led<=8'b00000100;3'b110:led<=8'b00000010;3'b111:led<=8'b00000001;

圖2 顯示模式模塊 endcase end 2'b01: begin case(temp)3'b000:led<=8'b00000001;3'b001:led<=8'b00000010;3'b010:led<=8'b00000100;3'b011:led<=8'b00001000;3'b100:led<=8'b00010000;3'b101:led<=8'b00100000;3'b110:led<=8'b01000000;3'b111:led<=8'b10000000;endcase end 2'b10: begin case(temp)3'b000:led<=8'b10000001;3'b001:led<=8'b01000010;3'b010:led<=8'b00100100;3'b011:led<=8'b00011000;3'b100:led<=8'b10000001;3'b101:led<=8'b01000010;3'b110:led<=8'b00100100;3'b111:led<=8'b00011000;endcase end 2'b11: begin case(temp)3'b000:led<=8'b00011000;3'b001:led<=8'b00100100;3'b010:led<=8'b01000010;3'b011:led<=8'b10000001;3'b100:led<=8'b00011000;3'b101:led<=8'b00100100;3'b110:led<=8'b01000010;3'b111:led<=8'b10000001;endcase end endcase endmodule 2.3 顯示LED燈模塊

通過(guò)8個(gè)LED燈顯示4種顯示模式：1模式，從左到右逐個(gè)點(diǎn)亮LED；2模式，從右到左逐個(gè)點(diǎn)亮LED；3模式，從兩邊到中間逐個(gè)點(diǎn)亮LED；4模式，從中見(jiàn)到兩邊逐個(gè)點(diǎn)亮LED。生成LED燈模塊程序：

module SEG7(ms,clk,rst,seg7);input clk,rst;input [1:0]ms;output [6:0]seg7;reg[6:0]seg7;always@(posedge clk or negedge rst)if(!rst)seg7<=7'b0111111;else case(ms)2'b00:seg7<=7'b0000110;2'b01:seg7<=7'b1011011;2'b10:seg7<=7'b1001111;2'b11:seg7<=7'b1100110;endcase endmodule

圖3 顯示LED燈模塊

第三章 調(diào)試及結(jié)果

3.1頂層原理圖

原理圖如下：

圖4原理圖

根據(jù)引腳鎖定，完成實(shí)驗(yàn)箱硬件電路部分的線路連接。

再次編譯，設(shè)定好編程下載方式后，將導(dǎo)線與相應(yīng)數(shù)碼管及開(kāi)關(guān)諒解好就可以進(jìn)行硬件下載測(cè)試了。最后，將程序下載入芯片后，觀察硬件運(yùn)行結(jié)果，即數(shù)碼燈顯示情況。經(jīng)測(cè)試，所編寫(xiě)的程序完全達(dá)到了課程設(shè)計(jì)的要求，并得要了相應(yīng)的結(jié)果。

第一種顯示是從左向右逐個(gè)點(diǎn)亮LED。第二種顯示：從右向左逐個(gè)點(diǎn)亮LED。第三種顯示：從兩邊向中間逐個(gè)點(diǎn)亮LED。第四種顯示：從中間到兩邊逐個(gè)點(diǎn)亮LED。在每個(gè)顯示模式之間都有一次8位led全亮，接著全滅的顯示過(guò)程，四種顯示模式通過(guò)手動(dòng)切換，并帶有一位復(fù)位鍵控制系統(tǒng)的運(yùn)行停止。當(dāng)rst按鍵按下時(shí)，led停止顯示，保持按下前的狀態(tài)，如過(guò)不按rst,八位led燈四種模式通過(guò)手動(dòng)控制模式顯示。

第四章 心得體會(huì)

在這為期近一周的EDA課程設(shè)計(jì)過(guò)程中，自己受益匪淺，不僅對(duì)書(shū)本知識(shí)有了更全面更深刻的理解，還掌握了QuartusⅡ這款軟件。在以后的工作有增加了一門(mén)新技能。在整個(gè)課設(shè)過(guò)程中遇到了很多的困難，引腳的設(shè)定，頂層文件的建立，畫(huà)圖中連線的區(qū)分，都是小細(xì)節(jié)，但都必須注意，否則就會(huì)影響整個(gè)設(shè)計(jì)的實(shí)驗(yàn)的過(guò)程使我明白了，要想避免實(shí)驗(yàn)中走彎路，首先程序要邏輯清晰，簡(jiǎn)潔明了，避免不必要的嵌套與條用，其次要適當(dāng)?shù)亟o程序加上注解文字，提高可讀性，以方便之后的程序出錯(cuò)時(shí)進(jìn)行查找，最后充分利用仿真軟件提供的各項(xiàng)編譯工具與報(bào)錯(cuò)消息，按圖索驥，有方向的完成程序調(diào)試。網(wǎng)上搜集的一些資料也給予了我很大的幫助。

在這短短幾天的課設(shè)中，加深了我對(duì)EDA的理解，認(rèn)識(shí)。對(duì)QuartusⅡ軟件的使用更加得心應(yīng)手，在以后的學(xué)習(xí)和工作中又多了一門(mén)技能。

書(shū)本上的知識(shí)學(xué)會(huì)知識(shí)了解，必須在實(shí)踐中才能深入的掌握所學(xué)的知識(shí)，要不就是紙上談兵，不論說(shuō)的多么華麗，只有在實(shí)踐中才能體現(xiàn)知識(shí)的價(jià)值，也才能考研一個(gè)人的真正能力。

這次EDA課設(shè)對(duì)我受益匪淺，謝謝在設(shè)計(jì)中幫助過(guò)我的老師和同學(xué)，團(tuán)結(jié)就是力量。

第五篇：合肥工業(yè)大學(xué)EDA課程總結(jié)報(bào)告

EDA課程總結(jié)報(bào)告

一、EDA技術(shù)簡(jiǎn)介 1.EDA技術(shù)的概念

EDA即Electronic Design Automation的縮寫(xiě)，直譯為：電子設(shè)計(jì)自動(dòng)化 EDA技術(shù)有狹義和廣義之分，狹義EDA技術(shù)就是以大規(guī)模可編程邏輯器件為設(shè)計(jì)載體，以硬件描述語(yǔ)言為系統(tǒng)邏輯描述的主要表達(dá)方式，以計(jì)算機(jī)、大規(guī)模可編程邏輯器件的開(kāi)發(fā)軟件及實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)為設(shè)計(jì)工具，通過(guò)有關(guān)的開(kāi)發(fā)軟件，自動(dòng)完成用軟件的方式設(shè)計(jì)的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯、邏輯化簡(jiǎn)、邏輯分割、邏輯綜合及優(yōu)化、邏輯布局布線、邏輯仿真，直至完成對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射、編程下載等工作，最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T(mén)新技術(shù)，或稱為IES/ASIC自動(dòng)設(shè)計(jì)技術(shù)。

2.EDA技術(shù)的目的和意義

EDA技術(shù)以規(guī)模巨大的可編程邏輯器件（PLD）作為進(jìn)行電子設(shè)計(jì)的載體，硬件描述語(yǔ)言（HDL）作為系統(tǒng)邏輯描述的一種主要 表達(dá)方式，通過(guò)它來(lái)完成對(duì)系統(tǒng)邏輯的描述，再依托具有強(qiáng)大功能的計(jì)算機(jī)，通過(guò)運(yùn)用與 EDA 技術(shù)相應(yīng)的工具軟件，完成電子系統(tǒng)的 自動(dòng)化設(shè)計(jì)。這種技術(shù)的應(yīng)用使設(shè)計(jì)人員得以 高效快速地完成設(shè)計(jì)任務(wù)，使設(shè)計(jì)所用周期時(shí)間得以縮短，減少了設(shè)計(jì)所需的投入成本。20 世紀(jì)70年代由于計(jì)算機(jī)及集成電路的急劇發(fā)展，使電子技術(shù)受到劇烈的沖擊，其更新?lián)Q代的周期不斷縮減，而專用的集成電路卻不斷提升其設(shè)計(jì)難度，致使兩者之間的矛盾逐漸擴(kuò)大，這就使得電子技術(shù)要不斷地更新，從而滿足電子產(chǎn)品生產(chǎn)的需要，經(jīng)過(guò)近幾十年的發(fā)展，電子設(shè)計(jì)技術(shù)大致經(jīng)歷了三個(gè)主要的發(fā)展階段，從初期的 CAD 階段到 CAE 階段再到現(xiàn)在的 EDA 階段，電子設(shè)計(jì)技術(shù)取得了飛躍性的發(fā)展。EDA技術(shù)最特別之處在于它的設(shè)計(jì)流程，與傳統(tǒng)自下而上的電子設(shè)計(jì)流程恰恰相反，EDA技術(shù)選擇使用自上而下的設(shè)計(jì)流程，它從電子系統(tǒng)設(shè)計(jì)的整體出發(fā)，在進(jìn)行設(shè)計(jì)之前就將系統(tǒng)中各部分之間的結(jié)構(gòu)規(guī)劃好，在對(duì)方框圖進(jìn)行劃分時(shí)完成相關(guān)的仿真和糾錯(cuò)工作，使用 HDL 對(duì)高層次邏輯進(jìn)行描述，并運(yùn)用綜合優(yōu)化方法完成所有有關(guān)工作，然后通過(guò)使用 EDA 技術(shù)，可以幫助用戶實(shí)現(xiàn)對(duì)系統(tǒng)中任意一項(xiàng)硬件功能進(jìn)行系統(tǒng)描述，最后再利用現(xiàn)場(chǎng)可編程門(mén)陣列（FPGA）或復(fù)雜可編程邏輯器 件（CPLD）來(lái)實(shí)現(xiàn)電子系統(tǒng)設(shè)計(jì)的結(jié)果。這種先進(jìn)的電子技術(shù)有效地解決了傳統(tǒng)電子設(shè)計(jì)技術(shù)的弊端，減少了實(shí)際應(yīng)用中出現(xiàn)故障的幾率，從而使設(shè)計(jì)效率得以大幅度提升。

二、EDA技術(shù)發(fā)展現(xiàn)狀

EDA 技術(shù)發(fā)展迅猛, 逐漸在教學(xué)、科研、產(chǎn)品設(shè)計(jì)與制造等各方面都發(fā)揮著巨大的作用。

在教學(xué)方面: 幾乎所有理工科(特別是電子信息)類的高校都開(kāi)設(shè)了EDA 課程。主要是讓學(xué)生了解EDA 的基本原理和基本概念、掌握用VHDL 描述系統(tǒng)邏輯的方法、使用EDA 工具進(jìn)行電子電路課程的模擬仿真實(shí)驗(yàn)。如實(shí)驗(yàn)教學(xué)、課程設(shè)計(jì)、畢業(yè)設(shè)計(jì)、設(shè)計(jì)競(jìng)賽等均可借助CPLD/ FPGA 器件, 使實(shí)驗(yàn)設(shè)備或設(shè)計(jì)出的電子系統(tǒng)具有高可靠性, 又經(jīng)濟(jì)、快速、容易實(shí)現(xiàn)、修改便利, 同時(shí)可大大提高學(xué)生的實(shí)踐動(dòng)手能力、創(chuàng)新能力和計(jì)算機(jī)應(yīng)用能力。

在科研方面: 主要利用電路仿真工具進(jìn)行電路設(shè)計(jì)與仿真;利用虛擬儀器進(jìn)行產(chǎn)品調(diào)試;將CPLD/ FPGA 器件的開(kāi)發(fā)應(yīng)用到儀器設(shè)備中, CPLD/ FPGA 可直接應(yīng)用于小批量產(chǎn)品的芯片或作為大批量產(chǎn)品的芯片前期開(kāi)發(fā)。傳統(tǒng)機(jī)電產(chǎn)品的升級(jí)換代和技術(shù)改造, CPLD/ FPGA 的應(yīng)用可提高傳統(tǒng)產(chǎn)品的性能, 縮小體積, 提高技術(shù)含量和產(chǎn)品的附加值。作為高等院校有關(guān)專業(yè)的學(xué)生和廣大的電子工程師了解和掌握這一先進(jìn)技術(shù)是勢(shì)在必行, 這不僅是提高設(shè)計(jì)效率的需要, 更是時(shí)代發(fā)展的需求, 只有掌握了EDA 技術(shù)才有能力參與世界電子工業(yè)市場(chǎng)的競(jìng)爭(zhēng), 才能生存與發(fā)展。隨著科技的進(jìn)步, 電子產(chǎn)品的更新日新月異, EDA 技術(shù)作為電子產(chǎn)品開(kāi)發(fā)研制的源動(dòng)力, 已成為現(xiàn)代電子設(shè)計(jì)的核心。所以發(fā)展EDA 技術(shù)將是電子設(shè)計(jì)領(lǐng)域和電子產(chǎn)業(yè)界的一場(chǎng)重大的技術(shù)革命, 同時(shí)也對(duì)電類課程的教學(xué)和科研提出了更深更高的要求。

在產(chǎn)品設(shè)計(jì)與制造方面: 從高性能的微處理器、數(shù)字信號(hào)處理器一直到彩電、音響和電子玩具電路等, EDA 技術(shù)不單是應(yīng)用于前期的計(jì)算機(jī)模擬仿真、產(chǎn)品調(diào)試, 而且也在PCB 的制作、電子設(shè)備的研制與生產(chǎn)、電路板的焊接、制作過(guò)程等有重要作用。可以說(shuō)EDA 技術(shù)已經(jīng)成為電子工業(yè)領(lǐng)域不可缺少的技術(shù)支持。

進(jìn)入21 世紀(jì)后，電子技術(shù)全方位納入EDA 領(lǐng)域，EDA使得電子領(lǐng)域各學(xué)科的界限更加模糊，更加互為包容，突出表現(xiàn)在以下幾個(gè)方面: 使電子設(shè)計(jì)成果以自主知識(shí)產(chǎn)權(quán)的方式得以明確表達(dá)和確認(rèn)成為可能;基于EDA 工具的ASIC 設(shè)計(jì)標(biāo)準(zhǔn)單元已涵蓋大規(guī)模電子系統(tǒng)及IP 核模塊;軟硬件IP 核在電子行業(yè)的產(chǎn)業(yè)領(lǐng)域、技術(shù)領(lǐng)域和設(shè)計(jì)應(yīng)用領(lǐng)域得到進(jìn)一步確認(rèn);SOC(System-on-Chip)高效低成本設(shè)計(jì)技術(shù)的成熟。隨著半導(dǎo)體技術(shù)、集成技術(shù)和計(jì)算機(jī)技術(shù)的迅猛發(fā)展, 電子系統(tǒng)的設(shè)計(jì)方法和設(shè)計(jì)手段都發(fā)生了很大的變化。

傳統(tǒng)的固定功能集成塊加連線的設(shè)計(jì)方法正逐步地退出歷史舞臺(tái), 而基于芯片的設(shè)計(jì)方法正成為現(xiàn)代電子系統(tǒng)設(shè)計(jì)的主流。

三、器件的封裝

常用的各種電路元器件以及IC芯片采用的封裝形式：

元件名稱

元件符號(hào)

封裝屬性

電阻 RES1-RES4 AXIAL系列 從AXIAL-0.3到AXIAL-1.0，后綴數(shù)字代表兩焊盤(pán)的間距，單位為Kmil.瓷片電容 RAD0.1-RAD0.3。其中0.1-0.3指電容大小，一般用RAD0.1 電解電容： RB.1/.2-RB.4/.8 其中.1/.2-.4/.8指電容大小。一般<100uF 用RB.1/.2,100uF-470uF用RB.2/.4,>470uF用RB.3/.6 電位器 POT1和POT2 VR-1到VR-5.普通二極管 DIODE DIODE0.4和DIODE 0.7 肖特基二極管 DIODE SCHOTTKY DIODE0.4和DIODE 0.7 隧道二極管 DUIDE TUNNEL DIODE0.4和DIODE 0.7 變?nèi)荻O管 DIODE VARCTOR DIODE0.4和DIODE 0.7 穩(wěn)壓二極管 ZENER1~3 DIODE0.4和DIODE 0.7 發(fā)光二極管 RB.1/.2 三極管 NPN,NPN1,PNP，PNP1 TO18、TO-92A（普通三極管）TO-220（大功率三極管）TO3（大功率達(dá)林頓管）

N溝道結(jié)型場(chǎng)效應(yīng)管 JFET N TO18 P溝道結(jié)型場(chǎng)效應(yīng)管 JFET P TO18 N溝道增強(qiáng)型管 MOSFET N TO18 P溝道增強(qiáng)型管 MOSFET P TO18 整流橋 BRIDGE1和BRIDGE2 D系列，如D-44，D-37，D-46等。單排多針插座 CON CON系列，從CON1到CON60，引腳封裝形式為SIP系列，從SIP-2到SIP-20。

.雙列直插元件

根據(jù)功能的不同而不同

DIP系列。

串并口類原理圖 DB DB系列，引腳封裝形式為DB和MD系列 電源穩(wěn)壓塊78系列 7805，7812 TO-126和TO-126 電源穩(wěn)壓塊79系列 7905，7912 TO-126和TO-126

四、PCB板布線

PCB板布線對(duì)電路的影響：

1.我們要注意貼片器件（電阻電容）與芯片和其余器件的最小距離芯片：一般我們定義分立器件和IC芯片的距離0.5～0.7mm，特殊的地方可能因?yàn)閵A具配置的不同而改變

2.對(duì)于分立直插的器件

一般的電阻如果為分立直插的比貼片的距離略大一般在1～3mm之間。注意保持足夠的間距（因?yàn)榧庸さ穆闊灾辈宓幕静粫?huì)用）

3.對(duì)于IC的去耦電容的擺放

每個(gè)IC的電源端口附近都需要擺放去耦電容，且位置盡可能靠近IC的電源口，當(dāng)一個(gè)芯片有多個(gè)電源口的時(shí)候，每個(gè)口都要布置去耦電容。

4.在邊沿附近的分立器件

由于一般都是用拼板來(lái)做PCB，因此在邊沿附近的器件需要符合兩個(gè)條件，第一就是與切割方向平行（使器件的應(yīng)力均勻），第二就是在一定距離之內(nèi)不能布置器件（防止板子切割的時(shí)候損壞元器件）5.如果相鄰的焊盤(pán)需要相連，首先確認(rèn)在外面進(jìn)行連接，防止連成一團(tuán)造成橋接，同時(shí)注意此時(shí)的銅線的寬度。

6.焊盤(pán)如果在鋪通區(qū)域內(nèi)需要考慮熱焊盤(pán)（必須能夠承載足夠的電流），如果引線比直插器件的焊盤(pán)小的話需要加淚滴（角度小于45度），同樣適用于直插連接器的引腳。

7.元件焊盤(pán)兩邊的引線寬度要一致，如果時(shí)間焊盤(pán)和電極大小有差距，要注意是否會(huì)出現(xiàn)短路的現(xiàn)象，最后要注意保留未使用引腳的焊盤(pán)，并且正確接地或者接電源。

8.注意通孔最好不要打在焊盤(pán)上。

9.另外就是要注意的是引線不能和板邊過(guò)近，也不允許在板邊鋪銅（包括定位孔附近區(qū)域）

10.大電容：首先要考慮電容的環(huán)境溫度是否符合要求，其次要使電容盡可能的遠(yuǎn)離發(fā)熱區(qū)域

五、總結(jié)

心得感想：

在開(kāi)始上這門(mén)課時(shí)，我對(duì)它有一點(diǎn)興趣，因?yàn)楫?dāng)我用自己所學(xué)的知識(shí)做出一些東西時(shí)我覺(jué)得特別開(kāi)心。通過(guò)對(duì)這門(mén)課程相關(guān)理論的學(xué)習(xí)，我掌握了EDA的一些基本的的知識(shí)，用自己學(xué)到的東西盡可能的去完成老師布置的實(shí)驗(yàn)。通過(guò)實(shí)驗(yàn)使我更加深刻的認(rèn)識(shí)和理解了EDA。不過(guò)在做實(shí)驗(yàn)的時(shí)候帶來(lái)的不僅僅只是收獲，也會(huì)有很多的困難。例如，當(dāng)在畫(huà)實(shí)驗(yàn)原理圖的時(shí)候需要一個(gè)元件，但是怎么找都找不到這個(gè)元件。做實(shí)驗(yàn)的時(shí)候我也深刻的感覺(jué)到團(tuán)結(jié)的力量以及在老師的重要性，有很多的時(shí)候出現(xiàn)問(wèn)題了不要自己硬抗著，而是應(yīng)該多問(wèn)問(wèn)身邊的人，多問(wèn)問(wèn)老師，因?yàn)槔蠋煹闹笇?dǎo)會(huì)使你的問(wèn)題馬上得以解決而且你也會(huì)理解，當(dāng)下次出現(xiàn)同樣的錯(cuò)誤時(shí)，你會(huì)很快的解決。

對(duì)這門(mén)課程的最大收獲除了學(xué)習(xí)到了知識(shí)以外，更重要的是讓我明白了一個(gè)道理：只要全身心的投入到一件事中，并且要有持之以恒的決心，就一定會(huì)有收獲。有的人覺(jué)得自己做不出來(lái)，就網(wǎng)上搜一個(gè)了事，但是，放棄一次黑暗中摸索的經(jīng)歷，就放棄了一次成長(zhǎng)的機(jī)會(huì)！如果你付出了，沒(méi)有收獲。那只能說(shuō)，是付出的還不夠多。

在學(xué)習(xí)這門(mén)課的時(shí)候我覺(jué)得實(shí)驗(yàn)真的很重要，而且只有經(jīng)過(guò)實(shí)驗(yàn)我們才能更好的掌握所學(xué)的理論知識(shí)，才能更好的應(yīng)用它們。