第一篇：dsp——期末復習總結

Dsp原理及應用

1.簡述DSP芯片的主要特點。答：

（1）采用哈佛結構。Dsp芯片普遍采用數據總線和程序總線分離的哈佛結構或者改進的哈佛結構，比傳統處理器的馮諾依曼結構有更快的指令執行速度。

（2）采用多總線結構。可同時進行取指令和多個數據存取操作，并由輔助寄存器自動增減地址進行尋址，使CPU在一個機器周期內可多次對程序空間和數據空間進行訪問，大大地提高了dsp的運行速度。

（3）采用流水線技術。每條指令可通過片內多功能單元完成取指、譯碼、取操作數和執行等多個步驟，實現多條指令的并行執行。

（4）配有專用的硬件乘法-累加器。在一個指令周期內可完成一次乘法和一次加法。（5）具有特殊的dsp指令。如：c54x中的FIRS和LMS指令，專門用于完成系數對稱的FIR濾波器和LMS算法。

（6）硬件配置強。具有串行口、定時器、主機借口、DMA控制器、軟件可編程等待狀態發生器等片內外設，還配有中斷處理器、PLL、片內存儲器、測試接口等單元電路，可以方便地構成一個嵌入式自封閉控制的處理系統。（7）省電管理和低功耗。（8）運算精度高。

2.TI公司的DSP產品目前有哪三大主流系列？各自的應用領域是什么？ 答：

（1）TMS320C2000系列，稱為DSP控制器，集成了flash存儲器、高速A/D轉換器以及可靠的CAN模塊及數字馬達控制的外圍模塊，適用于三相電動機、變頻器等高速實時工控產品等需要數字化的控制領域。

（2）TMS320C5000系列，這是16位定點DSP。主要用于通信領域，如IP電話機和IP電話網關、數字式助聽器、便攜式聲音/數據/視頻產品、調制解調器、手機和移動電話基站、語音服務器、數字無線電、小型辦公室和家庭辦公室的語音和數據系統。

（3）TMS320C6000系列，采用新的超長指令字結構設計芯片。其中2000年以后推出的C64x，在時鐘頻率為1.1GHz時，可達到8800MIPS以上，即每秒執行90億條指令。其主要應用領域為：1.數字通信：完成FFT、信道和噪聲估計、信道糾錯、干擾估計和檢測等；2.圖像處理：完成圖像壓縮、圖像傳輸、模式及光學特性識別、加密/解密、圖像增強等。

3.簡述TMS320C54x的DARAM與其它存儲器有什么區別？

答：DARAM由一些分塊組成。每個DARAM塊在單周期內能被訪問2次。4.請詳細描述馮·諾依曼結構和哈佛結構，并比較它們的不同。答：

（1）馮諾依曼結構，采用單存儲空間，即程序指令和數據共用一個存儲空間，使用單一的地址和數據總線，取指令和取操作數都是通過一條總線分時進行。當進行高速運算時不但不能同時進行取指令和取操作數，而且還會造成數據傳輸通道的瓶頸現象，工作速度較慢。（2）哈佛結構采用雙存儲空間，程序存儲器和數據存儲器分開，有各自獨立的程序總線和數據總線，可獨立編址和獨立訪問，可對程序和數據進行獨立傳輸，使取指令操作、指令執行操作、數據吞吐并行完成，大大提高了數據處理能力和指令的執行速度，非常適合于實時的數字信號處理。

5、TMS320C54x 系統，有哪幾種尋址方式？每種尋址方式寫一條指令。答：

（1）立即尋址：LD

#80H,A

；立即數指令；

（2）絕對尋址：

MVKD 2000H, *AR5

；數據存儲器數據?數據存儲器

；2000H為數據存儲器地址

（3）累加器尋址：READA 2000H

；程序存儲器數據?數據存儲器

；累加器A中存放的是程序存儲器地址

；2000H是數據存儲器地址（4）直接尋址：ADD 20H, B

；

操作數地址=DP左移7位+20H , CPL=0 操作數地址=SP

+20H , CPL=1（5）間接尋址：LD *AR2+, A

；

（6）存儲器映像寄存器尋址：LDM 39H, A

；數據存儲器數據?累加器A

；SPSD0?累加器A（7）堆棧尋址：PSHM ST0 6.請描述FIRS指令的功能。答：

FIRS Xmem，Ymem，pmad

；有限沖激響應（FIR）濾波器指令

；pmad?PAR ；如果 RC>0 ；B+AH x(PAR)?B ；((Xmem)+(Ymem))<<16 ?A ；PAR+1? PAR ；RC-1 ?RC FIRS指令實現一個對稱的有限沖激響應(FIR)濾波器。首先Xmem和Ymem相加后的結果左移16位放入累加器A中。然后累加器A的高端（32~16位）和由pmad尋址得到的Pmem相乘，乘法結果與累加器B相加并存放在累加器B中。在下一個循環中，pmad加1.一旦循環流水線啟動，指令成為單周期指令。

7.FFT蝶形運算對輸入序列倒序采用何種尋址方式？AR0中應存放什么值？ 答：

（1）間接尋址中的位倒序尋址方式。FFT運算主要實現采樣數據從時域到頻域的轉換，要求采樣點輸入是倒序時，輸出是順序；若輸入是順序，則輸出是倒序，采用位倒序尋址方式正好符合FFT算法的要求。

(2)AR0存放的整數值為FFT點數的一半。8.簡述主機接口（HPI）的通訊過程。答：

TMS320C54X的主機接口（HPI）是一個8位并行接口，通過8根外部數據線HD（0~7）實現DSP與其他總線或CPU進行通信。當TMS320C54X與主機傳送數據時，HPI能自動地將外部接口連續傳來的8位數組成16位數，并傳送至TMS320C54X。當主機使用HPI寄存器執行數據傳輸時，HPI控制邏輯自動執行對TMS320C54X內部的雙尋址RAM的訪問，以完成數據處理。9.進行塊重復操作要用到哪幾個寄存器？塊重復可否嵌套? 答：

RPT：循環執行一條指令

RPTB：循環執行一段指令，即塊循環指令（1）進行塊重復操作的循環次數由塊循環計數器（BRC）確定，需要利用兩個寄存器：塊重復起始地址寄存器（RSA）、塊重復結束地址寄存器(REA)。（2）由于使用了不同的寄存器，因此可以實現循環嵌套。

10.TMS320C54x的CPU主要由哪幾個部分構成？它們的功能是什么？ 答：

（1）40位算術邏輯運算單元ALU：可完成寬范圍的算術、邏輯運算；

（2）2個40位的累加器A和B：可以作為ALU或MAC的目標寄存器存放運算結果，也可以作為ALU或MAC的一個輸入；

（3）支持—16~31位移位范圍的桶形移位寄存器：用于累加器或數據區操作數的定標，將輸入數據進行0~31位的左移和0~16位的右移；

（4）乘法-累加單元MAC：可在一個流水線周期內完成1次乘法運算和1次加法運算；（5）比較。選擇和存儲單元CSSU：用于完成Viterbi算法中的加法/比較/選擇（ACS）操作；

（6）指數編碼器EXP：用于支持指數運算指令的專用硬件，可以在單周期內執行EXP指令，求累加器中指數的指數值；

（7）CPU狀態和控制寄存器：包括ST0、ST1和PMST，這些寄存器都是存儲器映像寄存器，可以很方便對它們進行數據操作：1.將它們快速地存放到數據存儲器；2.由數據存儲器對它們進行加載；3.用子程序或中斷服務程序保存和恢復處理器的狀態。

11.已知中斷向量TINT=13H,中斷向量地址指針IPTR=111H,求中斷向量地址是多少？

12.DSP的仿真器的作用是什么? 答：

（1）下載程序；

（2）樣機資源可視化，應用程序調試；

（3）控制樣機運行方式：單步執行、執行到斷點或者全速執行。

第二篇：dsp 期末作業

Yibin University

DSP期末學科設計報告

題 目 第五章5-

18、5-19 院 別 物理與電子工程學院 專 業 電子信息科學與技術

學生姓名 梁 杰 學 號 110303038 班級 11 級 3 班

年1月日

2014 6

一、實驗目的

1、了解巴特沃斯方法

2、掌握脈沖響應不變法設計數字低通濾波器

3、熟悉各種濾波器特點

二、實驗原理

1、脈沖不變法原理

脈沖響應不變法是實現模擬濾波器數字化的一種直觀而常用的方法。它特別適合于對濾波器的時域特性有一定要求的場合。

脈沖響應不變法的核心原理是通過對連續函數ha(t)等間隔采樣得到離散序列ha(nT)。令h(n)= ha(nT)，T為采樣間隔。它是一種時域上的轉換方法。一個模擬濾波器的傳遞函數可以用有理分式表達式表示為：

M01MNaN01a?as?...?as H(s)???...?bbsbs通過反拉普拉斯變換我們就可以得到它的沖激相應：

h(t)?L[Ha?1a(s)]

脈沖響應不變法就是要保證脈沖響應不變，即：

h(n)?ha(nT)

對上式的沖激相應序列h(n)作Z變換，就可以得到數字濾波器的傳遞函數：

H(z)?ZT[ha(nT)]

一般來說，H(s)的分母多項式階次總是大于分子多項式的階次。假定H(s)aa的沒有多重極點，則式就可分解為：

Ha(s)??i?1NA

s?sii式中si，Ai均為復數，si是H(s)的極點。其拉氏變換為

aha(t)??Aiei?1Nsi.Tnu(n)

一般來說，Ha(s)的分母多項式階次總是大于分子多項式的階次。數字濾波器的傳遞函數H(z)經過合并簡化，成為一般形式的有理分式傳遞函數

c0?c1z?1?...?cLz?L H(z)?

d0?d1z?1?...?dNz?N

在討論采樣序列z變換與模擬信號拉氏變換之間關系的有關章節中，我們已經知道

1H(z)|z?esT?TK????H??a(s?j2?K)T按照z=eST的關系，每一個s平面上寬度為2?/T的水平條帶將重迭映射到z平面上。因此脈沖響應不變法將s平面映射到z平面，不是一個簡單的一一對應的關系。對于高采樣頻率(T小)的情況，數字濾波器在頻域可能有極高的增益。為此我們采用

H(z)??TAi

SIT?11?ezi?1NIN

h(n)?Tha(nT)??TAieSTnu(n)

i?1在脈沖響應不變法設計中，模擬頻率與數字頻率之間的轉換關系是線性的(???*T)。同時，它可以保持脈沖響應不變，h(t)=ha(nT)。因此，這一方法往往用于低通時域數字濾波器設計及相應的模擬系統數字仿真設計。

2、雙線性變換法設計數字濾波器原理

將S平面j?軸壓縮變換到s1平面j?軸上的-?/T到?/T一段，可以采用以下變換關系：

??T? ??tan?1?

?2??1???T，??0變換到?1?0，可將上式寫成 這樣????變換到

j??eej?1T2?1T2?e?e?j?1T2?1T2j?j

令j??s，j?1?s1，解析延拓到整個s平面和s1平面，可得

s?ees1T2s1T2?e?e?s1T2s1T2?

再將s1平面通過以下變換關系映射到z平面，即

z?es1T

從而得到s平面和z平面的單值映射關系為

1?z?1s? 1?z?1z?1?s 1?s 一般來說，為了使模擬濾波器的某一頻率與數字濾波器的任一頻率有對應關系，可引入待定常數c，??T???ctan?1?

?2?1?e?s1Ts?c ?s1T1?es1Tz?e將代入到上式，可得

1?z?1s?c

1?z?1z?c?s c?s在MATLAB中，雙線性Z變換可以通過bilinear函數實現，其調用格式為：

[Bz，Az]＝bilinear(B，A，Fs)； 其中B，A為模擬濾波器傳遞函數G(s)的分子分母多項式的系數向量，而Bz，Az為數字濾波器的傳遞函數H(z)的分子分母多項式的系數向量。

三、實驗內容 1、5-18題用脈沖響應不變法設計一個三階巴特沃思數字低通濾波器，截止頻率fc=1kHz，設采樣頻率fs=6.28kHz。

根據解題思路，編寫源程序如下：

%截止頻率wc=1Kz，采樣頻率fs=6.283 KHz fs=6.283*1000;wc=2*pi*1000;[B,A]=butter(3,wc,'s');

[num,den]=impinvar(B,A,fs);

[db,mag,pha,grd,w]=freqz_m(num,den);f=0.5*fs*w/pi;

plot(f,db,'-');grid;

xlabel('以HZ為單位的頻率');ylabel('對數幅度/db');title('巴特沃斯低通濾波器');

圖

一、實驗1仿真結果圖 2、5-20題用雙曲線變換法設計一個滿足下面指標的數字帶阻巴特沃思濾波器；通帶上下邊帶各為0-95Hz和105-500Hz，通帶波動3dB,阻帶為99-101Hz，阻帶衰減13dB，取樣頻率為1kHz。

根據題意及解題思路，程序設計如下：

Rp=3;Rs=13;T=0.001;fp1=95;fp2=105;fs1=99;fs2=101;

wp1=2*pi*fp1*T;wp2=2*pi*fp2*T;ws1=2*pi*fs1*T;ws2=2*pi*fs2*T;wp3=(2/T)*tan(wp1/2);wp4=(2/T)*tan(wp2/2);ws3=(2/T)*tan(ws1/2);ws4=(2/T)*tan(ws2/2);wp=[wp3,wp4];ws=[ws3,ws4];

[n,wn]=buttord(wp,ws,Rp,Rs,'s');

[z,p,k]=buttap(n);[b,a]=zp2tf(z,p,k);w0=sqrt(wp3*wp4);Bw=wp4-wp3;[b1,a1]=lp2bs(b,a,w0,Bw);[bz,az]=bilinear(b1,a1,1/T);

subplot(2,1,1);plot(w/pi/T/2,db);grid

xlabel('以HZ為單位的頻率');ylabel('對數幅度/db');title('帶阻巴特沃斯濾波器');

subplot(2,1,2);plot(w/pi,db);grid

xlabel('以PI為單位的頻率');ylabel('對數幅度/db');title('帶阻巴特沃斯濾波器');

圖

二、實驗2仿真結果圖

四、思考與總結

1、在設計過程中我思考了兩種方案

①從歸一化模擬低通原型出發，先在模擬域內經頻率變換成為所需類型的模擬濾 波器；然后進行雙線性變換，由S域變換到Z域，而得到所需類型的數字濾波器。

②先進行雙線性變換，將模擬低通原型濾波器變換成數字低通濾波器；然后在Z域內經數字頻率變換為所需類型的數字濾波器。

以上兩種方案都可以，我最后選擇了第一種方案進行設計，即先在模擬域內經頻率變換成為所需類型的模擬濾波器；然后進行雙線性變換，由S域變換到Z域，而得到所需類型的數字濾波器。因為高通，帶通濾波器的設計方法是先將要設計的濾波器的技術特性指標通過頻率轉換成模擬低通濾波器的技術指標，再根據這些性能指標設計出低通濾波器的傳遞函數，為了設計程序的簡潔，故選擇了方案一。

2、仿真過程遇到的問題

①帶通濾波器的仿真結果雖然符合其帶通特性，但要求得到的性能指標存在較大誤差，由于時間緊迫，將在課后進一步尋找原因及解決方案。

②一個線性是不變系統的典型表達式有狀態空間型、傳遞函數型、零極增益型、極點留數型共四種，在開始的設計過程中我發現在把零極點增益型向傳遞函數型的轉換過程中多用了一步，即先把零極點增益型轉換為狀態空間型，進行相應的頻率變換和雙線性變換后，再由狀態空間型轉換為傳遞函數型，進而繪制出其頻率響應圖，但是經仿真分析后發現，性能并不理想，所以并沒有采用。

③實驗開始仿真沒有對響應的函數進行定義，在網上查找響應的定義函數，最后找到響應的函數定義。定義程序如下: %freqz的修正函數 產生以絕對值的幅度響應以及相對dB標尺的幅度響應，相位響應和群時延響應 %------------

% db = relative magnitude in dB computed over 0 to pi radians % mag = absolute magnitude computed over 0 to pi radians % pha = phase response in radians over 0 to pi radians % grd = group delay over 0 to pi radians % w = 501 frequency samples between 0 to pi radians % b = numerator polynomial of H(z)(for FIR : b=h)

% a = denominator polynomial of H(z)(for FIR :a=[1])%

[Hh,w] =freqz(b,a,1000,'whole');

Hh =(Hh(1:1:500))';w =(w(1:1:500))';mag =abs(Hh);

db =20*log10((mag+eps)/max(mag));pha =angle(Hh);

grd =grpdelay(b,a,w);

五、心得體會

本次其實就是對本期的一個綜合考察，在平時的學習中我學習了關于本次課程設計的一些內容，對于MATLAB軟件在數字濾波器的設計中的一些函數也有初步的了解，通過這一周多的時間更是讓自己在這個方面的學習更上了一層樓，使自己在這方面的學習深度有所提高。

本次用雙線性變換法和脈沖響應不變法對巴特沃斯低通、帶阻濾波器的設計，要求我能夠用所學理論知識對巴特沃斯低通通濾波器進行設計，并能夠對設計的濾波器的頻率特性進行分析。在設計過程中，首先，我通過查找資料等途徑，對關于所要設計的題目進行更加全面深入的學習，認真分析其中的原理，弄明白設計的思路；其次，根據自己選擇的性能指標要求，結合自己通過學習掌握的知識和資料進行程序設計，根據自己提出的方案利用軟件實現；最后，運行程序，分析所得結果是否符合自己的設計要求，對結果進行分析，實現由理論到實踐，再由實踐結果驗證理論的過程。

總的來說，這次課程設計讓我對MATLAB有了更深刻的了解，對數字濾波器的設計流程有了大致的了解，掌握了一些設計濾波器的基本方法，提高了理論用于實踐的能力，掌握了更多專業相關的使用知識與技能。同時，也暴露了我很多的不足，在以后的學習中，將進一步發揚優點，克服缺點。

最后祝老師寒假愉快！

第三篇：DSP原理及應用復習總結

DSP芯片的主要結構特點：哈佛結構、專用的硬件乘法器、流水線操作、特殊的DSP指令、快速的指令周期。

中央處理器的體系架構分為：馮·諾依曼結構和哈佛結構 馮·諾依曼結構，是一種將程序指令存儲器和數據存儲器合并在一起的存儲器結構。由于取指令和存取數據要從同一個存儲空間存取，經由同一總線傳輸，因而它們無法重疊執行，只有一個完成后再進行下一個。

哈佛結構是一種將程序指令存儲和數據存儲分開的存儲器結構。可以減輕程序運行時的訪存瓶頸。

基礎特性分類：靜態DSP芯片、一致性的DSP芯片。數據格式分類：定點DSP芯片、浮點DSP芯片。用途分類：通用型DSP芯片、專用型DSP芯片。處理數據位數分類：16/32位 TMS320F2812芯片封裝方式兩類：179引腳的GHH球形網格陣列BGA封裝、176引腳的LQFP封裝。

DSP內部總線分為：地址總線和數據總線。注意：DSP外部總線：即DSP芯片與外擴存儲器的總線接口，包括19根地址線和16根數據線。

時序寄存器XTIMINGx主要用于設置讀寫時序參數；配置寄存器XINTCNF2主要完成選擇是種，設置輸入引腳狀態及寫緩沖器深度；控制寄存器XBANK用于設置可增加周期的特定區，以及設置增加的周期數。

命令文件CMD是DSP運行程序必不可少的文件，用于指定DSP存儲器分配。由兩個偽指令構成，即MEMORY(定義目標存儲器的配置)和SECTIONS(規定程序中各個段及其在存儲器中的位置)。

28X系列DSP時鐘和系統控制電路包括：振蕩器、鎖相環、看門狗和工作模式選擇等

鎖相環和振蕩器的作用是為DSP芯片中的CPU及相關外設提供可編程的時鐘芯片內部的外設分為告訴我社和低速外設，可以設置不同的工作頻率看門狗模塊用于監控程序的運行狀態，它是提高系統可靠性的重要環節。

28xDSP片上晶振電路模塊允許采用內部振蕩器或外部時鐘源為CPU內核提供時鐘

DSP處理器內核有16根中斷線，包括和NMI兩個不可屏蔽中斷和INT1至INT14等14個可屏蔽中斷（均為低電平有效）。PIE中斷系統共分12組，每組有8個中斷復用1個CPU中斷。采用三級中斷機制：外設級、PIE級、CPU級

PIE中斷工作原理：當某外設產生中斷，IF被置1，IE也被置1，發送到PIE控制器，中斷標志PIEIFRx.v被置1，中斷請求發送到CPU，CPU級IFR中對應INTx被置1，IER和INTM被使能，CPU響應中斷請求。

CPU定時器用戶只能用T0，通用定時器是EV中的都可以用;CPU定時器只有周期中斷，而EV中的通用定時器可以有上溢中斷、下溢中斷、周期中斷、比較中斷四種。

功能控制寄存器：GPxMUX、GPxDIT、GPxQUAL。

數據寄存器：GPxSET寄存器設置每個引腳為高電平；GPxCLEAR清除每個引腳信號；GPxTOGGLE反轉觸發每個引腳信號；GPxDAT讀寫每個引腳信號

事件管理器包括：通用定時器、圈比較PWM單元、捕獲單元以及正交編碼脈沖電路QEP 全比較PWM單元產生脈寬調制信號可以控制直流電機或步進電機的轉速；捕獲單元對光電編碼器的輸出信號進行測量可以計算電機的轉速；正交編碼脈沖電路根據增量編碼器信號計算電機的旋轉方向等信息。

通用定時器的寄存器：控制寄存器（決定通用定時器的操作模式，例如選擇計數模式、時鐘、預分頻系數、比較寄存器的重裝載條件）、全局控制寄存器(規定了通用定時器針對不同時間采取的動作、讀取計數方向、定義ADC的啟動信號)、比較寄存器(與通用定時器的計數值不斷比較，匹配時，相應引腳跳變，請求中斷)和周期寄存器(決定定時器的計數周期)是雙緩沖的

通用定時器的中斷：上溢中斷、下溢中斷、比較匹配、周期匹配

每個通用定時器都支持4種計數模式：停止/保持模式、連續遞增計數模式、定向遞增/遞減計數模式和連續遞增/遞減計數模式。

EV模塊各有3個全比較器，每個比較器對應兩路PWM輸出

每個比較單元包括3個比較寄存器CMPRX，各帶一個映像寄存器；1個比較控制寄存器；1個動作控制寄存器；6路帶三態輸出的PWM引腳以及控制和中斷邏輯。

較單元的輸入包括來自控制寄存器的控制信號，通用定時器1的時鐘信號及下溢信號、周期匹配信號和復位信號。比較單元輸出信號是一個比較匹配信號，如果比較操作被使能的話，比價匹配信號將中斷標志置位，并在對應的PWM引腳上產生跳變。比較單元的工作過程：通用定時器1的計數值不斷地與比較寄存器的值進行比較，當發生匹配時，該比較單元的兩個輸出引腳發生跳變；ACTRA寄存器定義在發生比較匹配時每個輸出引腳為高有效電平或低有效電平。

PWM單元對稱/不對稱波形發生器、可編程死區單元DBU、PWM輸出邏輯和空間向量SVPWM狀態機組成。ADC模塊的特點：12位模數轉換內核，內置雙采樣/保持器；順序采樣模式或并行采樣模式；模擬輸入電壓范圍0-3v；快速的轉換時間，最高采樣率12.5MSPS；16通道模擬信號輸入； 并行采樣：AdcRegs.ADCTRL3.bit.SMODE_SEL=1;順序采樣為0 雙排序AdcTegs.ADCTRL1.bit.SEQ_CASC=0;級聯排序為1 AdcRegs.ADCMAXCONV.all=0x0033并雙；7并級；77順雙；F順級 AdcRegs.ADCCHSELSEQ1.bit.CONV00=0x0 ADC工作模式：連續模式和啟動/停止模式。ADC電源：上電、掉電、關閉模式。

上電順序：給參考電源上電、給adc內部參考電源電路供電、adc模塊完全供電后，等20μs才能執行第一次模數轉換。

28x DSP的輸入信號電壓不能高于3.3V，模擬信號需經過調理后進入DSP的AD轉換輸入端口，未使用的模數轉換器輸入引腳，都要連接模擬地，否則會帶來噪聲信號

電源管理電路設計：多電源正確連接；不允許有電源引腳懸空；減少噪音和互相干擾，數電和模電單獨供電，接地也分開，最終通過一個磁珠在單點連接

DSP編程語言特點：c語言：具有良好可讀性和可移植性，開發率高；匯編語言：高的運行效率，常用語時間要求比較苛刻的地方，比如終端服務子程序。

頭文件的作用：是c語言不可缺少的部分，是用戶程序和函數庫之間的紐帶；頭文件使用：用戶程序只要按照頭文件中的接口聲明來調用庫功能，編譯器就會從庫中提取相應的代碼 C語言程序框架包含有寄存器結構定義文件、外設頭文件、器件的宏與類型定義等，通過使用頭外設文件，可以容易控制片內外設。

DSP程序包括：頭文件包含、函數聲明、宏定義、主函數main()和中斷服務子程序

主函數的編程步驟：1初始換系統控制2清除所有中斷并初始化PIE向量表3初始化所有用到的外設4開中斷5編寫用戶代碼 #include “DSP281x_Device.h”

#include “DSP281x_Examples.h”

interrupt void cpu_timer0_isr(void)； void main(void)// {

InitSysCtrl()； DINT；

InitPieCtrl()；

IER = 0x0000；

IFR = 0x0000；

InitPieVectTable()； EALLOW；

PieVectTable.TINT0 = &cpu_timer0_isr；

EDIS;InitGpio();InitCpuTimers();

ConfigCpuTimer(&CpuTimer0,100,1000000);

StartCpuTimer0();IER |= M_INT1；

PieCtrlRegs.PIEIER1.bit.INTx7 = 1；

EINT；

ERTM； …… }

interrupt void cpu_timer0_isr(void)

{

CpuTimer0.InterruptCount++；

PieCtrlRegs.PIEACK.all = PIEACK_GROUP1；

}

第四篇：DSP復習總結(精)

一.數字信號處理概述

1.DSP的優勢:可控性強,穩定度高,精度高,抗干擾性強,實現自適應性,數據壓縮, 大規模集成。

2.實時數字信號處理:信號處理速度必須大于等于輸入信號更新的速度,而且信號輸入到

處理后輸出的延遲必須足夠的小

實時取決因素:芯片速度,運算量(數據率,算法復雜度

3.DSP子系統實現方式:通用CPU,加速處理模塊,單片機,專用DSP芯片,可編程FPGA 器件,通用可編程DSP芯片

3.DSP系統典型處理方法:數據流處理。塊處理 矢量處理

4.定點與浮點DSP芯片 定點: 小數Xf轉換為定點數Xd:Xd=int(Xf×2Q 定點數Xd轉換為小數Xf:Xf=float(Xd×2-Q 0.25的Q15表示法——0.25×215=8192=0x2000 0x4623的Q15表示小數——17955×2-15=0.547943 第一位為符號位

浮點: bit3bit3bit2bit2bit S e f 浮點數=(-1S×2(e-127×1.f-0.75=-(0.112=-(1.1×2-1=(-11×(1.1×2(126-127-0.75的IEEE單精度浮點格式數為:(BF400000H 5.DSPs芯片特點

算數單元:硬件乘法器是DSPs區別于早期通用微處理起的重要標志 多功能單元使DSP在單位時間內完成更多的操作,提高了程序執行速度 總線結構:哈弗總線結構

流水技術:是提高DSPs程序執行效率的另一個重要手段 專用尋址單元:地址的計算不再額外占用CPU時間 片內存儲器:程序存儲,數據存儲,CACHE 豐富的外設

6.DSP處理器實現高速運算途徑 ?硬件乘法器及乘加單元 ?高效的存儲器訪問 ?數據格式 ?零循環開銷 ?多個執行單元

?數據流的線性I/O ?專門的指令集

6.DSP評價方法:傳統性能評價 MIPS-----百萬指令每秒 MOPS-----百萬操作每秒 MFLOPS-----百萬浮點操作每秒 MACS-------乘加次數每秒 完整應用評價 核心算法評價

7.選型依據:速度,精度,芯片資源,開發工具,支持多處理器,功耗與電源管理,成本。

8.哈佛總線結構包括6條總線:PAB(程序地址總線,DRAB(數據讀地址總線,DW AB(數據寫地址總線,PRDB(程序讀地址總線,DRDB(數據讀總線,DWEB(數據寫總線

第二章.TMS320C200 DSP處理器 1.內部結構

三個主要組成部分:中央處理單元,存儲器,外設

同系列芯片具有相同的中央處理單元、總線結構和指令集。片內存儲器以及外設有所區別

中央處理單元:中央算術邏輯部分(算術邏輯運算,由累加器存放結果,輸出數據定標移

位器進行移位

輸入定標部分(將來自存儲器的16位數據左移變成32位送往中央算數邏 輯單元 乘法部分

輔助寄存器算數單元(尋址+運算 狀態寄存器

2.C2000總線結構特點

(1采用各自獨立的數據地址總線分別用于數據讀(DBAB和數據寫(DW AB,因此CPU的讀寫可在一個周期內進行

(2 獨立的程序空間和數據空間允許CPU同時訪問程序指令和數據。3.引腳

DS(output:外部數據存儲器選通引腳 PS(output :外部程序存儲器選通引腳 IS(output :外部IO空間存儲器選通引腳 R/W(output :讀寫選擇信號

STRB(output :外部存儲器訪問選通引腳 READY(input :外設準備好信號

MP/MC(input:工作模式選擇引腳。A0~A15:16位地址線 D0~D15:16位數據線

4.程序地址產生:程序計數器(利用16位的程序計數器PC對內部和外部程序存儲器尋址

堆棧(16位寬、8級深度的硬件堆棧。功能:保存返回地址與重要數據 微堆棧(16位寬,1級深。功能:保存返回地址。無指令對微堆棧操作。流水線操作(4個獨立階段:取指令(Fetch、指令譯碼(Decode、取操作 數(Operand和執行指令(Execute。5.轉移調用和返回指令

轉移(跳轉:使控制轉換到新的地址單元

調用:使控制轉換到新的地址單元,將返回地址壓入堆棧 返回:使棧頂的地址彈出到程序計數器PC中

6.重復指令RPT:它的下一條指令重復被執行,執行次數是重復指令中操作數加一。

例如:RPT #N INST1 INST2 運行結果:INST1執行N+1次

7.中斷控制(1中斷分類

觸發源角度:硬件中斷(內部,外部,軟件中斷(指令觸發 DSP管理中斷角度:可屏蔽中斷,不可屏蔽中斷(2中斷矢量表

又稱為中斷地址,表明中斷發生后,若DSP響應中斷,指令執行的地址。(3可屏蔽中斷設置

中斷標志寄存器IFR:中斷請求到達CPU時為1 中斷屏蔽寄存器IMR:為0,屏蔽中斷 為1,中斷

中斷控制寄存器ICR:(4可屏蔽中斷響應流程

中斷請求-----中斷響應-------中斷服務(5非屏蔽中斷

硬件非屏蔽中斷:RS,NMI 軟件非屏蔽中斷:INTR k,NMI,TRAP(6中斷服務程序ISR 中斷服務程序是用戶編寫的,是對中斷事件做出響應的子程序。

CPU 接收到中斷請求并響應之后,就根據中斷矢量內容轉移到相應的中斷服務程序ISR 中

(7復位:優先級最高的中斷,屬于非屏蔽外部中斷(硬件 復位操作至少需要6個時鐘周期 8.存儲器與I/O 空間

(1存儲器類型:程序存儲空間,數據存儲空間,IO 空間(2片內存儲器與片外存儲器

片內:速度快,功耗低,運行穩定,訪問效率高。片內存儲器類型:片內雙訪問存儲器—DARAM 片內單訪問程序/數據存儲器—SARAM 掩膜型片內存儲器—ROM 閃速存儲器—FLASH 片外:容量大(3程序存儲空間

功能:程序存儲器存放程序的代碼、表格信息、固定操作數。程序運行時只讀。控制信號引腳:PS ,STRB, 擴展:兩片8K ×8位存儲器構成8Kx16位的靜態存儲器與C2000相連(4數據存儲空間

功能:存放DSP 運行時所需要的數據,程序運行時可讀寫。

控制信號引腳:DS :當外部總線正被數據存儲器使用時,DS 為低電平。STRB :當外部總線正被使用時,STRB 為低電平。BR :當訪問全局數據空間時,BR 為低電平。

擴展:2個8K 8bit 的RAM 完成8K 16bit 靜態存儲器與C2000的接口 本地數據空間:直接尋址,間接尋址

全局數據空間:用于保存與其他處理器共用的數據,引腳BR ,低電平訪問全局(5I/O 空間 功能:輸入輸出

控制信號引:IS :當外部總線正被IO 空間使用時,IS 為低電平。STRB :當外部總線正被使用時,STRB 為低電平。訪問方式:IN、OUT 指令(6程序引導

功能:在復位時,DSP 內部的引導程序把用戶程序從外部的8位數據空間存儲器中引導到內部的16位程序空間的RAM 中,從而開始運行用戶程序

條件:DSP 復位時,BOOT 引腳必須為0。(7存儲器配置 9.片內外設(1時鐘產生器

(2定時器

定時器中斷頻率為

1(1(1++?=PRD TDDR f f clkout1TINT PRD為16位定時器周期寄存器;TDDR為4位(不超過15定時器除數寄存器;設置:PRD,TCR(3等待狀態發生器

等待狀態產生的兩種方式:使用READY信號(低電平有效靈活,可以產生任 為任意外部設備產生等待周期

設置片內等待狀態發生器(WSGR:方便,可靠;為某一空間設置整體的等待周期(4同步串行口

基本信號:時鐘信號CLKX,幀同步信號FSX,數據信號DX.中斷信號:發送中斷XINT,接受中斷RINT DSP與串口的訪問方式:查詢,中斷 同步串行口發送模式: 利用內部幀同步的突發模式(FSM=1,TXM=1 利用外部幀同步的突發模式(FSM=1,TXM=0 利用內部幀同步的連續模式(FSM=0,TXM=1 利用外部幀同步的連續模式(FSM=0,TXM=0

同步串行口接收模式: 突發模式接收 連續模式接收(4異步串行口

基本信號:數據信號TX,TR,握手信號IO0~IO3 9.通用IO引腳 BIO,XF,IO0~IO3 第三章.TMS320C2000軟件環境 1.尋址方式(1立即尋址 短立即數尋址方式

RPT #99;RPT后面的指令重復執行100次 長立即數尋址方式

ADD #16384,2;累加器與數值16384左移2位后相加(2直接尋址

必須首先對DP進行設置以確定數據頁面,然后再書寫進行某種操作的指令,該指令的操作數將確定數據頁面內部的特定偏移單元。其步驟如下: LDP #20H;初始化數據頁面指針

ADD 5Dh;累加器與當前數據頁面內偏移量5DH單元的內容相加,結果存入累

加器中(3間接尋址

利用8個16位的輔助寄存器AR7~AR0,可提供靈活多變且功能強大的間接尋址方式。

LAR AR1,#289H MAR *,AR1 ADD *;ACC<=ACC+289H@DS C2000提供了4種修改方法供間接尋址選擇

(1無增量或減量。指令使用當前AR內容作為數據存儲器地址,指令執行完成后,當前AR 的內容保持不變。ADD *;ACC=ACC+(ARx(2加1或減1。指令使用當前AR內容作為數據存儲器地址,然后將當前AR內容加1或減

1。ADD *+ ADD *-;ACC=ACC+(ARx, ARx=ARx-1(3加或減一個變址量。AR0中的值即是這個變址量。指令使用當前AR內容作為數據存儲

器地址,然后將當前AR的內容和AR0的值相加或相減,結果送到當前AR中。

ADD *0+ ADD *0-;ACC=ACC+(ARx, ARx=ARx-AR0(4位翻轉加或減一個變址量。AR0中的值即是這個變址量,指令使用當前AR內容作為數

據存儲器地址,然后將當前AR內容與AR0的值位翻轉后相加或相減,結果送到當前AR 中。

ADD *BR0+;ACC=ACC+(ARx, ARx=ARx+rc(AR0 ADD *BR0-2.匯編語言格式

[標號][:] 助記符[操作數1,操作數2,…][;注釋]

例如: SYM1.set 2;符號SYM1等于2 BGN: LDP SYM1;將2裝入DP.word 016H;初始化一個字為16h NOP;空操作

BCND BGN,BIO;引腳BIO為低電平跳轉BGN LDP SYM+1;SYM1+1裝入到DP

3.偽指令宏指令

4.COFF—公共目標文件格式

塊的定義:目標文件中最小的單位,一個塊就是最終在TMS320存儲器映像中占據連續空間的一塊代碼或數據。

已初始化塊:.text.data.sect.asect 未初始化塊:.bss.usect 鏈接器的一個主要功能是將塊定位到目標存儲器中。

匯編器的主要任務是為確定匯編語言程序的各部分分別屬于哪個特定的段。第四章.DSP系統設計 1.具體技術指標

采樣頻率-------由信號頻率,帶寬決定

由采樣頻率確定任務書中最復雜算法所需最大時間以及系統對實時性要求判斷是能否完成工作。

片內RAM容量及是否擴展-----由數據量及程序長度決定 16/32位,定點/浮點-----------由系統精度決定

根據系統用途是計算還是控制,來決定對輸入輸出端口的要求。2.DSP目標板設計要素 步驟: 第一步:算法分析與優化

第二步:DSP的選擇 第三步:DSP配置

第四步:模擬數字混合電路設計 第五步:系統電路設計

第六步:系統對軟件的編寫與調試 第七步:系統測試與驗證 3.硬件設計步驟

確定硬件方案--------器件選型--------原理設計----------PCB版圖設計--------硬件調試

(系 統 分 析 |(系 統 綜 合

原理設計是DSP 系統集成中關鍵的一步,其成功與否是DSP 系統能否正常工作的最重要的一個因素。

3.軟件設計步驟 4.系統集成

系統集成是將軟硬件結合起來,并組裝成一臺樣機,在實際系統中運行,進行系統測試。

5.高精度ADC 轉換器結構:逐次逼近方式, Σ-Δ調制方式 積分方式

高速ADC 轉換器結構:并行比較型

串-并比較型 分路轉換型

6.高精度ADC 轉換器應用: 精度與速度存在矛盾

對電源,接地,電路布局的要求都極為嚴格 外部電路的匹配 與后續電路之間的隔離 串行輸出方式

高速ADC 轉換器的應用: 電平邏輯的匹配 時序邏輯的匹配 高速器件的接地 高速器件的去耦

7.高速ADC 器件的選擇:速度與精度折衷 保證裕量 避免全速運行

8.性能測試:動態有效位(ENOB 是用來衡量數據采集系統實際工作時有效的位數,它是用分辨率來衡量實際工作時ADC 的噪聲均方值與理想ADC 標識分辨率情況下的量化噪聲。

采用FFT 方法進行測試,具體方案是:(a 采用單頻正弦信號輸入到ADC;(b 對ADC 輸出結果進行快速傅里葉變換FFT ,計算SINAD(Signal-to-Noise and Distortion Ratio ,信號噪聲加失真比。

(c 有效位數ENOB=(SINAD-1.76/6.02。8.實時數據存儲

雙端口RAM :雙端口存儲器是一種專用存儲芯片,設有兩組物理地址、數據和讀寫控][log 10噪聲能量能基頻10量信號 SINAD 制信號。兩個CPU可以通過這些控制信號同時訪問雙端口存儲器,實現數據共享

(1雙端口RAM構成的乒乓存儲器 工作特點: 人為的將雙端口存儲器分成兩部分,使得存儲器的讀寫操作分時工作,即同一時刻內存儲器的兩部分處于不同的讀寫狀態。

對A寫數據時,則DSP從B中讀取數據;對B寫數據時,則DSP從A中讀取數據;有效的增加了DSP運算處理時間,提高了系統的實時性(2先進先出存儲器FIFO FIFO是一種先進先出的存儲器,即先讀入的數據先讀出。FIFO器件常用作數據緩沖器,充當兩個不同速率的系統之間的數據接口。

FIFO的共性:沒有地址線,只有讀寫時鐘,內部地址依賴于對讀寫時鐘的計數。采用滿、空、半滿標志來標識存儲狀態。

9.高速實時信號的產生:數據存儲型,相位累加型

10.高速電路定義:線傳播延時大于數字信號驅動端上升時間的1/2,則可認為此類信號是高速信號并產生傳輸線效應。

從本質上講,高速數字系統的設計的核心問題是如何確保系統時序的正確。11.信號的完整性:指信號線上信號的質量,主要包括反射、振鈴、地彈和串擾 12.傳輸線效應:反射信號、串擾、過沖與下沖、電磁輻射

串擾:在一根信號線上有信號通過時,在PCB板上與之相鄰的信號線就會感應出相關信號,這種現象叫做串擾。

串擾解決途徑:加寬走線間距 導線盡可能接近地線 差分布線技術 正交布線

合理布局布線。。13.避免傳輸線效應的方法: 嚴格控制關鍵走線的長度 抑制電磁干擾

合理規劃走線的拓撲結構 電源去耦技術

14.高速PCB技術

第五章.可編程邏輯器件在DSP系統中的應用 1.ASIC(專用集成電路 優勢:體積小容量大 功耗低 可靠性高 保密性強 在線可編程能力

各種先進的開發手段大大縮短了開發周期 2.FPGA(現場可編程門陣列

既繼承了門陣列邏輯器件密度高和通用性強的優點,又具備可編程邏輯器件的可編程特性。FPGA結構:查找表型,多路開關型

主要包括:可編程邏輯模塊(CLB,可編程輸入輸出模塊IOB,可編程內部互聯PI 3.DSP與FPGA DSP:依賴于指令的串行執行完成算法功能,易于實現跳轉、調用等功能 FPGA:依賴與內部的邏輯資源的自由并行組合實現算法功能 DSP與FPGA的方案選擇依據:系統的取樣速率 系統是否已經使用C語言編制的程序 數據率?

多少個條件操作? 是否使用浮點 所需要的庫能否獲得 4.DSP+FPGA結構

DSP+FPGA結構最大的特點是結構靈活,有較強的通用性,適于模塊化設計,從而能夠提高算法效率;同時其開發周期較短,系統易于維護和擴展

1.哈佛總線:PAB,DRAB,DWAB,DRAB,PRDB,DWEB 2.硬件設計:ADC.DAC.內存、電源、通信、邏輯控制、人機接口、總線 3.高速總線:PCI,PCB,VME 4.FPGA內部模塊:可編程邏輯模塊CLB,可編程輸入輸出模塊IOB,可編程內部互聯PI 5.DSP子系統:通用CPU,加速處理模塊,專用DSP芯片,通用可編程DSP,可編程FPGA,單片機。

6.FPGA與DSP選取依據:正確選擇單點接地與多點接地,分開數字模擬電路,加粗地線,將地線構成閉環回路

7.高速電路PCB布線原則:合理選擇層數,縮短高頻器件管腳間引線,減少連接過程用孔,減少管腳引線彎折,各類信號走線不能形成環路

8.高速ADC性能指標:動態有效位(ENOB,采用FFT測試 9..text.data.sect.asect||||||.usect.bss

第五篇：DSP考試復習總結最終版

第一章 TMS320LF240X 系列芯片的特點： ① 采用高性能 CMOS 技術，使得供電電壓降為 3.3V，減少了控 制器的功耗；30MIPS 的執行速度使得指令周期縮短到 33ns（30MHz），從而提高了控制器的實時控制能力。② 基于 TMS320C2XX DSP 的 CPU 核，保證了 F240X 系列 DSP 代碼與 TMS320 系列 DSP 代碼兼容。③ 片內有高達 32K 字的 FLASH 程序存儲器、高達 1.5K 字的數 據/程序 RAM、544 字雙口 RAM（DRAM)和 2K 字的單口 RAM（SRAM）④ 兩個事件管理器模塊 EVA 和 EVB，每個包括：兩個 16 位通 用定時器；8 個 16 位脈寬調制通道；3 個捕獲單元，片內光電編 碼器接口電路，16 通道 A/D 轉換器。⑤ 可擴展的外部存儲器（LF2407)總共 192K 字空間；64K 程序 存儲器空間； 64K 字 I/O 尋址空間； 64K 字數據存儲器空間。⑥ 10 位 A/D 轉換器最小轉換時間為 500ns，可選擇由兩個事件 管理器來觸發的兩個 8 通道輸入 A/D 轉換器或一個 16 通道 A/D 轉換器。⑦ 控制器局域網 CAN2.0B； ⑧ 串行通信接口 SCI 模塊。⑨ 16 位串行外設 SPI 接口模塊； ⑩ 基于鎖相環的時鐘發生器。11 高達 40 個可單獨編程或復用的 I/O 引腳 GPIO； 12 5 個外部中斷（兩個電機驅動保護、復位和兩個可屏蔽中斷。13 電源管理包括 3 種低功耗模式，能獨立地將外設器件轉入低 功耗工作模式。?系統配置： 用來對 DSP 片內的功能模塊進行用戶配置，根據具 體用途來進行模塊定制。中斷模塊：主要包括－中斷優先級和 中斷向量表、外設中斷擴展控制器(PIE)、中斷向量、中斷響應的 流程、中斷響應的時間、CPU 中斷寄存器、外設中斷寄存器、復 位、無效地址檢測、外部中斷控制寄存器。?TMSLF240x DSP 具有 16 位地址線，可訪問三個獨立的地址空 間：1）程序存儲器空間－64K 字；2）數據存儲器空間－64K 字； 3）I/O 空間－64K 字。?DSP 引腳從性質上分為：事件管理器 A（EVA）、事件管理器 B（EAB）、A/D 轉換器 ADC、CAN SCI SPI、外部中斷和時鐘、振 蕩器、PLL、FLASH、引導程序及其他、仿真和測試、地址、數 據和存儲器控制信號、續表、供電電源。第二章 ?系統控制和狀態寄存器 1（SCSR1），SCSR1 映射到數據存儲器 空間的 7018h 位15：保留； 位14： CLKSRC，為CLKOUT引腳輸出時鐘源的選擇位，0－CLKOUT 引腳輸出CPU時鐘；1－CLKOUT引腳輸出WDCLK時鐘。位13、12：LPM1，LPM0，低功耗模式選擇，指明在執行IDLE 指令 后進入哪一種低功耗模式。00－進入IDLE1（LPM0）模式；01－進 入IDLE2（LPM1）模式；1x－進入 HALT（LPM2）模式。位11－9：CLK PS2-CLK PS0，（PLL）時鐘預定標選擇位，選擇輸 入時鐘頻率fin的倍頻系數。000－4；001－2；010－1.33；011 －1；100－0.8；101