第一篇：ASIC實驗總結報告
ASIC
學院： 班級： 姓名： 學號： 序號：
實驗總結報告
HDB3碼制變換的功能與時序驗證
一、實驗目的
1、學習和掌握利用Verilog進行專用集成電路設計的流程與方法。
2、熟悉編寫較完整的測試模塊進行接近真實的完整測試。
3、熟悉仿真軟件Modelsim的使用方法。
二、實驗要求
用Verilog HDL進行HDB3解碼電路描述，并寫出測試文件，電路仿真結果正確。取時鐘頻率=2M，信號頻率=2M。
三、實驗原理
1、HDB3碼
由功率譜的特性，我們知道，NRZ 單極性不歸零碼不適合在信道上傳輸，傳號交替反轉碼(AMI碼)為一種雙極性碼，為了克服AMI 碼連零可能較多的缺點，必須提出新的編碼方案，對NRZ碼中的連零作適當的處理。高密度雙極性碼就是針對這一問題而提出來的一種編碼方案。所謂高密度，是指傳輸碼中“l”碼的密度較高，連“0”碼的個數最多為n 個，這種碼叫HDBn碼。在實用中，n 一般等于3，這就是HDB3 碼。
當連零數不大于3 時，HDB3 碼與AMI 碼的編碼規則相同。當連零數超過3 時，以四 個連零作為“一節”，分別用不同的取代節取代這四個連零。取代節有兩種，分別為“000V” 和“B00V”，這里的B 和V 均為傳號脈沖。這樣，傳輸碼中的連零數就被控制在3 個以 內。在取代節中，V 叫做破壞點，用它在碼流中破壞極性交替這一原則，以便接收端識別。B 碼是為了平衡正負極性而加入的一個附加傳號，它并不破壞極性交替的原則，因此又稱它 為非破壞點。HDB3 碼的取代原則為：
(1)出現四個連零用取代節取代；
(2)當相鄰破壞點V 中間有奇數個原始傳號(不包括B 碼)時，用“000V”取代；(3)當相鄰破壞點V 中間有偶數個原始傳號時，用”B00V'取代；
(4)用“B00V'取代時，B 碼和V 碼與它們前面一個原始傳號(或V 碼)極性相反；(5)用”000V'取代時，V 碼與它前面的傳號極性相同。
可以證明，按照上述原則編出的HDBn碼，相鄰破壞點V 的極性也是相反的，因此，破壞點的引入不會導致碼流的正負不平衡。由于HDB3 碼中的V 碼破壞了極性交替原則，因此，在收端很容易找到它。在譯碼時，將破壞點V 檢出，包括它前面的三位碼一律還原為“0”碼就完成了HDB3 碼的譯碼工作。
2、HDB3解碼電路
HDB3 譯碼電路完成編碼的反變換，關鍵之處是檢出破壞點，取消“取代節”，即將 “000V”或“B00V”還原成“0000”，其管腿框圖如下：
圖2 HDB3譯碼電路管腳圖
四、HDB3譯碼電路模塊設計
根據編碼規則，解碼過程步驟為：首先將同步時鐘信號、正整流信號、負整流信號輸入解碼模塊中，然后從正整流信號和負整流信號中可以檢測出兩路包含V碼的信號，將兩路V碼合成一路信號，再對其進行解碼，最后將雙相碼變換成單相碼。示意圖如下圖所示：
圖7 解碼流程示意圖
1、V碼檢測
V碼檢測同時進行正V碼檢測和負V碼檢測，這兩個檢測模塊的設計思想類似。當正整流信號上升沿到來時對輸入的脈沖進行計數，當計數到1時，輸出一個脈沖作為+V脈沖，同時計數器清零。在計數期間，一旦檢測到負整流信號脈沖，計數器立即清零，重新從零計數。這是因為在兩個正整流信號脈沖之間，如果存在負整流信號脈沖，說明第二個正整流信號脈沖不是+V碼，只有在連續兩個正整流信號脈沖之間沒有負整流信號脈沖，才能說明這兩個正整流信號脈沖在HDB3碼中是同極性的，達到檢測+V碼的目的。-V碼檢測與+V碼的檢測類似，所不同的是-V碼的檢測是在正整流信號脈沖的控制下對負整流信號脈沖進行計數、檢測和判定。圖8是正V碼檢測的流程圖：
圖8 正V碼檢測流程示意圖
2、V碼和B碼解碼過程
檢測到V碼后，根據HDB3編碼規則，只需將V碼及之前3位碼全部置零就可同時完成扣除V碼和B碼的操作。這里需要使用兩組4位移位寄存器實現。扣除V碼和B碼之后，還需要將雙相碼變換成單相碼，即當輸入是“00”時輸出“0”，輸入是“01”或“10”時輸出“1”，這樣就完成了HDB3的解碼。圖9為雙相碼變單相碼流程示意圖：
圖9 雙相碼變單相碼流程示意圖
五、實驗結果
交互仿真
綜合后的門級電路
門級電路仿真
七、實驗總結
通過本次試驗，我對verilog有了更加深入的了解，對ASIC設計也有了直觀的認識與體驗。在實驗中，由于HDB3碼編碼、譯碼規則的特殊性，本次測試程序并沒有采用給隨機數進行測試的方式，而是通過給一串典型的固定激勵，觀察輸出結果是否與預期一致。再通過反復多次測量以確保電路功能的準確性，本實驗報告中只給出了一組典型測試數據的仿真波形與結果。通過本次實驗，我深刻體會到測試程序設計的重要性，它涉及到的問題可能比電路本身還要復雜，需要在以后編寫程序時繼續深入學習。感謝老師助教們一學期以來的辛勤付出
八、實驗代碼
1、HDB3譯碼電路模塊設計
module jiema(hdb,hdb_,clk,reset,nrz);input hdb,hdb_,clk,reset;
//define input ports outputnrz;
//define output ports regnrz;reg[1:0] shift_reg[3:0];
//define shift register reg count;
//flag to detect positive V code reg count_;
//flag to detect negtive V code reg[1:0] pole_change;
//polar converting state reg[1:0] flag;
//record input signal
always @(hdb or hdb_)
//detect positive V code and negtive V code begin if(hdb)begin if(count)begin flag=2'b00;count=0;
//clear count flag end else
begin flag=2'b10;count=1;
//set count flag end
count_=0;end else if(hdb_)begin if(count_)begin flag=2'b00;
count_=0;
//clear count_ flag end else begin flag=2'b01;
count_=1;
//set count_ flag end count=0;
end else flag=2'b11;
end
always @(posedgeclk or posedge reset)begin if(reset)begin shift_reg[3]<=0;shift_reg[2]<=0;shift_reg[1]<=0;shift_reg[0]<=0;pole_change<=0;end else begin pole_change<=shift_reg[3];
//shift out data from shift register shift_reg[3]<=shift_reg[2];shift_reg[2]<=shift_reg[1];shift_reg[1]<=shift_reg[0];case(flag)
2'b00:begin shift_reg[3]<=0;
//clear B code and V code shift_reg[0]<=0;
end
2'b01:shift_reg[0]<=2'b01;
2'b10:shift_reg[0]<=2'b10;
2'b11:shift_reg[0]<=2'b00;default:shift_reg[0]<=2'b00;endcase end end
always @(posedgeclk or posedge reset)
//ouput signal nrz begin if(reset)begin nrz<=0;
end else if(pole_change==2'b10 || pole_change==2'b01)nrz<=1;else nrz<=0;end endmodule
2、HDB3譯碼模塊測試程序
// Name:
WangYing/ZhengXueYing/YuHong // Class:
2010211202 // Number:
10211059 // Create Date:
23:43:10 05/14/2012
// Module Name:
HDB3_decoder // Version:
ModelSim SE 6.5c
`timescale 100ns/10ns modulejiema_test;reg hdb,hdb_,clk,reset;
//drive input ports wirenrz;
//test output port reg flag;
//detect first high level integeri;reg[35:0] exp_nrz;
//output expect reg[39:0] judgement;
//judge the accuracy between the output and expect reg[39:0] result;
//show the simulation result Jiamau1(.hdb(hdb),.hdb_(hdb_),.clk(clk),.reset(reset),.nrz(nrz));
//instantiation
initial
//initialize variables and input reset signal begin flag=0;
i=0;exp_nrz=36'b0000_0000_1101_1000_0100_0111_0001_1000_0111;clk=0;reset=0;
#1 reset=1;
#5 reset=0;end
always #2.5 clk=~clk;
//clock signal
initial
//input test signal begin hdb=0;hdb_=0;
#10 hdb=1;hdb_=0;
#5
hdb=0;hdb_=1;
#5
hdb=1;hdb_=0;
#5
hdb=0;hdb_=0;
#15 hdb=1;hdb_=0;
#5
hdb=0;hdb_=1;
#5
hdb=1;hdb_=0;
#5
hdb=0;hdb_=0;
#15 hdb=0;hdb_=1;
#5
hdb=1;hdb_=0;
#5
hdb=0;hdb_=1;
#5
hdb=0;hdb_=0;
#15 hdb=1;hdb_=0;
#5
hdb=0;hdb_=1;
#5
hdb=0;hdb_=0;
#10 hdb=0;hdb_=1;
#5
hdb=1;hdb_=0;
#5
hdb=0;hdb_=1;
#5
hdb=0;hdb_=0;
#5
hdb=1;hdb_=0;
#5
hdb=0;hdb_=1;
#5
hdb=1;hdb_=0;
#5
hdb=0;hdb_=0;
#10 hdb=1;hdb_=0;while(1)begin
#5 hdb=0;hdb_=1;
#5 hdb=0;hdb_=0;
#10 hdb=0;hdb_=1;
#5 hdb=1;hdb_=0;
#5 hdb=0;hdb_=0;
#10 hdb=1;hdb_=0;end end
always @(posedgenrz)begin if(!flag)begin flag<=1;result<=“right”;end end
always @(posedgeclk)
//judge the result and show the information begin if(flag)begin if(i<36)begin if(nrz==exp_nrz[i])judgement<=“right”;else begin judgement<=“wrong”;
result<=“wrong”;end if(i!=0)
$display(“ %s!”,judgement);
$write(“nrz=%b;expect: nrz=%b;”,nrz,exp_nrz[i]);
i<=i+1;
end else begin
$display(“ %s!”,judgement);
$display(“The simulation result is %s!”,result);
$stop;end end end endmodule
3、jiema.tcl 約束文件內容
set LIBRARY /home2/student/lib/train/synopsys
set top jiema set_attr library $LIBRARY/typical.lib read_hdl {jiema.v} elaboratejiema setcyc 20.00 procall_inputs {} {find-port-inputs-no_clocks *} procall_outputs {} {find-port-outputs *} read_sdcjiama.sdc synthesize-to_generic-no_incremental synthesize-to_mapped-eff medium write_hdljiama>jiema.vg write_sdf –design jiema>jiema.sdf write_sdcjiema>jiema.gate.sdc
4、jiema.sdc 文件內容： setsdc_version 1.4 set_units-capacitance 1000.0fF set_units-time 1000.0ps # Set the current design current_design control create_clock-name “clk”-add-period 20.0-waveform {0.0 10.0} [get_portsclk] set_input_delay –clock [get_clocksclk] –add_delay 2.0 [(hdb,hdb_,clk,reset,nrz] set_output_delay –clock [get_clocksclk] –add_delay 2.0 [get_portsyout]
第二篇：實驗總結報告
實驗報告 專業：______
姓名：______
學號：______
日期：______
桌號：______________
課程名稱：
模擬電子技術基礎實驗
指導老師：
成績：________________ 實驗名稱：
實驗總結報告
一、體會與收獲
在這個學期中，我們一共完成了從常用電子儀器的使用到EDA 半導體器件特性仿真等五個實驗課題。具體的實驗情況在實驗報告中已經很清楚的反映了。在此我想談談我的體會與收獲。
首先，我們在試驗中面臨著很多問題。實驗儀器就是其中之一。實驗室中的很多儀器：示波器、交流毫伏表，確實是由于年代久遠而不能正常工作。但我發現，很多同學在實驗現象沒出來的情況下就借口說是實驗儀器的問題。其實不然。很多情況下，儀器沒有調試好，導致現象不明顯或者與理論相差甚遠。
在做基本運算電路設計實驗時，通過老師上課精彩的講解使我感受到了一種“新的世界觀”，認識到了理論學習和實驗的區別，在以后做實驗的時候要對所有器械保持懷疑的心態，堅持“自己測的才是準的”原則。
通過解決每一次實驗出現的問題，我在做實驗的時候變得更加有耐心。在連接電路前，都會認真分析一下實驗原理。然后根據實驗書和老師的ppt上的步驟一步一步的來做。果然，出現錯誤的幾率小了很多。其次，做實驗要養成好的習慣。很多同學在做實驗的時候態度很隨便。沒有注意諸如：連線之前檢查導線是否導通、用萬用表測電阻時不質疑短接調零、鏈接電路是帶電操作等等。也許，在很多人看來這些都是小問題。但真正每一次都做到一絲不茍，養成良好的習慣的同學并不多。
接下來，我想說的是實驗的目的。剛開始，我認為實驗是一項任務，只要完成了就行。無非就是照著課本連連線、得出個已經計算好的結果就行了。但自從自己做功放后我改變了這種看法。在做功放的時候，雖然原理圖都是被人提前設計好的。但是在做得時候總是會需要自己去調試、布線。有時候看似連接的很完美的電路，可能會因為某個地方的虛焊而不能工作。這種情況非常鍛煉你能力。在找錯誤的地方的時候你自然而然的明白了電路的原理。而且，當做好一個自己獨立完成的功放后，會有一種成就感。
最后，我想說實驗跟課本的理論相結合，在課本中學習，在實驗中檢驗。在實驗中發現，用課本知識去分析。興趣就在這一個個的實驗中激發了。當然，我明白大學的最終目的不是讓我們去做一些諸如功放之類的東西，而是鍛煉我們去探索、去發現、去學習的能力。可能我們做的某項東西很簡單或者沒有做成功，但那并不是失敗，因為你已經學習到了許多。耐心并且細心的去做每一步，堅持嚴謹的態度做到最后。每一個人都是成功者。
二、意見與建議
對模電實驗的建議：
①老師在講課過程中的實物演示部分，可以用幻燈片播放拍攝的操作短片，或是在大屏幕上放出實物照片進行講解，因為用第一排的儀器或元件直接講解的話看的不是很清楚。
②實驗室里除了后面的幾臺，前面也時不時有示波器故障，如果沒有發現示波器已故障的話會給實驗帶來麻煩。因此希望老師可以教幾個識別示波器是否故障的方法。
③選題方面，從元件的認識逐漸過渡到焊電路板進行實驗，內容涵蓋面合理，沒有更多的建議了。
感謝老師半學期來的教誨和指導！
三、課程評價
在大學二年級的第一學期，我們按課程計劃，完成了模電實驗課程的學習，我感到收獲很大。
老師在講解實驗課程時：教學內容豐富，授課生動、詳細，思路清晰，富有邏輯性、啟發性，而且善于激勵學生興趣，經常產生師生互動；他理論知識功底深厚，實踐經驗豐富，并且能夠理論聯系實際，舉例生動形象，對模電的理論學習有很大幫助；教學方式得當，能夠因材施教，給學生一個相對自我發展的空間。
他講課時語言幽默，平易近人，關心學生，深受同學好評；講課過程中認真負責，嚴格要求，把教書育人很好地結合起來。
通過模電實驗課程，增強了我的動手能力，幫助我在以后的學習生活中能夠順利解決一些難題。希望學校今后能夠為學生多開類似的課程，讓在校的學生得到更多的鍛煉機會。
第三篇：實驗總結報告
課程總結報告
姓名 ： 學院：
在本課程中，我一直按時上課，從不曠課，認真聽講，積極參與課堂討論，主動思考并回答老師的提問。在創業實踐這個課程學習中，首先，我在老師的指導下對自己的創業資源進行了歸納與分析。仔細分析并搞清自己的創業優勢資源，并認真思考了如何將資源優勢轉化為創業優勢和根據自己的資源優勢與實力，思考如何走出創業第一步。利用老師提供的行業分類為自己設想了一個具體的創業點子。
接下來，我學習了從熱點中捕捉創業商機，掌握通過分析熱點捕捉創業商機的基本方法。比如注意到了新生代子女和老年人作為消費群體的需求新變化和特點已成為時下熱點話題，因此分析當前兒童和老年人市場的創業機會。針對人們收入水平提高所帶來的需求新變化這一熱點話題，因此分析了人們可支配收入提高所帶來的創業機會。并且結合自身作為大學生的身份，以學校學生宿舍區復印服務社為研究對象，或以自己最熟悉的產品/服務為研究對象。
除此之外，我還學會了利用EXCEL處理簡單函數，進行了收益分析。學習了利用五力分析模型和SWOT分析對自己的創業商機做可行性分析。了解和掌握創業企業市場分析的基本方法，通過這種分析結果進行企業決策。還學習了本量利計算，它是了解和掌握創業企業產品或服務的本量利計算基本方法。握利用本量利計算的結果我可以對創業決策進行調整的基本方法。
最后，我還針對自己的具體創業項目進行了崗位分析和人員安排信息的思考。寫出了我的創業計劃中創建公司的崗位、任務、人員數量、待遇等信息。通過京東商城的案例進行了商業模式的分析訓練，并且針對自己的創業項目確定適當商業模式的能力。結合課程中的內容對給出案例進行商業模式分析。
經過系統的創業實踐的學習，我對創業所需懂得的基本理論有了一定的掌握，并通過老師課堂講授和完成老師的實驗報告，理清了自己的創業思路，細化了創業的各個方面的內容。使得我的創業計劃不再顯得那么魯莽，沒有邏輯。
課堂學習中，我主要掌握的原理就是五力分析、SWOT分析、量本利分析和商業模式的認識。
五力分析模型是邁克爾·波特于80年代初提出，對企業戰略制定產生全球性的深遠影響。用于競爭戰略的分析，可以有效的分析客戶的競爭環境。五力分別是： 供應商的討價還價能力、購買者的討價還價能力、潛在競爭者進入的能力、替代品的替代能力、行業內競爭者現在的競爭能力；
SWOT分析方法是一種企業戰略分析方法，即根據企業自身的既定內在條件進行分析，找出企業的優勢、劣勢及機會，威脅，其中，S、W是內部因素，O、T是外部因素。按照企業競爭戰略的完整概念，戰略應是一個企業“能夠做的”（即組織的強項和弱項）和“可能做的”（即環境的機會和威脅）之間的有機組合。
量本利分析法，也叫盈虧平衡分析，是通過分析生產成本、銷售利潤和產品數量這三者的關系，掌握盈虧變化的規律，指導出企業選擇能夠以最小的成本生產最多產品并可使企業獲得最大利潤的經營方案。
商業模式是指一個完整的產品、服務和信息流體系，包括每一個參與者和其在其中起到的作用，以及每一個參與者的潛在利益和相應的收益來源和方式。在分析商業模式過程中，主要關注一類企業在市場中與用戶、供應商、其他合作辦的關系，尤其是彼此間的物流、信息流和資金流。在做實驗作業的過程中發現自己有不足的情況的時候，我會及時和一起上課的同學進行討論，通過與他人的溝通和交流中，獲取有效的信息，對自己的觀點不斷去推敲和修正。也和舍友、其它專業的同學進行交流，將課堂上要求展示的自己的創業計劃，做成PPT展示給周圍的同學，看周圍的同學的反應，詢問他們最真實的感受，比如，我的創業點子是否足夠有創意，你認為它可行性強么，有什么我表達不清楚的地方或者細節的疏忽，有什么建設性的意見等
總體的收獲就是在課堂的學習中，我認識到了創業并不是一種被迫性的，很多人創業不是在職場失意的時候。很多人創業是充滿了激情，是為了在更高一層次實現自我。是為了追求自己的一番事業。就像在最后一節課里老師給我們請來的總經理的親身經歷一樣。還感受頗多的一點是創業并不是頭腦一熱，光有激情、有想法就可以做到的，它也需要我們具有專業的知識，掌握基本的理論。在這方面，通過我們的課堂學習，我覺得我比以前有了很大的提升。
第四篇：ASIC設計流程
1.使用語言：VHDL/verilog HDL
2.各階段典型軟件介紹：
輸入工具：Summit ,ultraeditSummit公司,ultraedit
仿真工具：VCS, VSSSynopsys 公司
綜合器：DesignCompile, BC CompileSynopsys 公司
布局布線工具：Preview 和Silicon EnsembleCadence公司
版圖驗證工具：Dracula, DivaCadence公司
靜態時序分析: Prime TimeSynopsys 公司
測試：DFTCompileSynopsys 公司
3.流程
第一階段：項目策劃
形成項目任務書(項目進度，周期管理等)。流程：【市場需求--調研--可行性研究--論證--決策--任務書】。
第二階段：總體設計
確定設計對象和目標，進一步明確芯片功能、內外部性能要求，參數指標,論證各種可行方案，選擇最佳方式，加工廠家，工藝水準。
流程：【需求分析--系統方案--系統設計--系統仿真】。
第三階段： 詳細設計和可測性設計
分功能確定各個模塊算法的實現結構，確定設計所需的資源按芯片的要求，速度，功耗，帶寬，增益，噪聲，負載能力，工作溫度等和時間，成本，效益要求選擇加工廠家，實現方式，（全定制，半定制，ASIC，FPGA等）；可測性設計與時序分析可在詳細設計中一次綜合獲得，可測性設計常依據需要采用FullScan，PartScan等方式，可測性設計包括帶掃描鏈的邏輯單元，ATPG，以及邊界掃描電路BoundScan，測試Memory的BIST。
流程：【邏輯設計--子功能分解--詳細時序框圖--分塊邏輯仿真--電路設計(算法的行為級，RTL級描述)--功能仿真--綜合(加時序約束和設計庫)--電路網表--網表仿真】。
第四階段：時序驗證與版圖設計
靜態時序分析從整個電路中提取出所有時序路徑，然后通過計算信號沿在路徑上的延遲傳播，找出違背時序約束的錯誤(主要是SetupTime 和 HoldTime),與激勵無關。在深亞微米工藝中，因為電路連線延遲大于單元延遲，通常預布局布線反復較多，要多次調整布局方案，對布局布線有指導意義。
流程：【預布局布線(SDF文件)--網表仿真(帶延時文件)--靜態時序分析--布局布線--參數提取--SDF文件--后仿真--靜態時序分析--測試向量生成】
第五階段：加工與完備
流程：【工藝設計與生產--芯片測試--芯片應用】
第五篇：管理心理學實驗總結報告
管理心理學實驗報告
姓名:魏雨強專業班級:14計科三班學號:20142823
（一）實驗目的
了解《基本潛能》測評、《氣質測驗》測評、《華瑞智力測驗》測評的大致內容與大致環節,通過實驗了解自己所具備的基本潛能中的過人之處，了解自己的智力水平，并根據自己的實際情況預測將來較為適合自己的工作。
（二）實驗過程
1.實驗地點：實驗樓308實驗室
2.主要儀器設備：計算機以及掛載的測評系統軟件
3.實驗安排：單人測試，以測驗為基本形式，兩節課時間，約100分鐘 4.實驗步驟：
（1）打開計算機，檢查計算機是否正常工作，并依照老師指定的方法進入評測系統，輸入學號等相關信息登錄系統，檢測系統是否運行正常
（2）進行測試前補充自己的相關信息，使之完善，并了解各測評量表的內容、項目分組、項目數、表現形式，并獨自完成自己的實驗后，退出測試客戶端。
（3）進入已測評頁面，查看自己的基本信息和測評結果，并將結果保存為PDF文件并進行保存，以便后續查看和分析。
（4）關閉計算機，并在下課后離開實驗室。
（三）實驗結果
1.所用時間：華瑞智力測驗 25分鐘邏輯推理能力測驗 25分鐘
2.各項結果：智力測驗：智力水平較高，善于發現細致事物之間隱藏關系及簡單事物變化的規律，但對于一些復雜不明顯的事物或規律則表現的有些不足。氣質類型測試：多膽質
基本能力：能對物體的空間位置做出準確的判斷，具有較強的空間想象能力和方向感，能對一般事物的細微特征及事物外特征進行敏銳的感知。
（四）實驗結果分析
在沒做實驗之前，我認為我是一個羞澀、偏內向的男孩，但是實驗結果卻讓我大吃一驚，實驗結果處處透漏著我是一個樂觀外向積極的男孩，各方面都很出色，潛力十足，通過這次實驗我更加清楚的認識到了自己對自己認識的不足，有了這次實驗的經歷我會對未來，性格做出更好的規劃以及改。
人員素質測評的結果，我是多膽質，多膽質的類型特征：活潑、樂觀積極、熱情好動、寬容容忍，喜歡與人交往，注意力集中，有時有點粗神經，具有外傾性的特點。我認為以上基本上符合我的情況，但是有些方面有些欠缺準確性，畢竟是電腦系統。
其實，可能大多數人做題時都有不看那些仿佛與自己無關的選項，可是我人為越是不可能的越是可能與你息息相關，甚至是完全符合，這就是沒有真正審視自己的原因，所以有些人會覺得實驗結果不準確，或者是懷疑系統是否出問題，等等，但是我想說的是只有完全投入，才有完全正確。
從這次實驗的準確性來看，這次實驗的結果和我的實際情況大致相符，讓我對我自己有了更全面的認識和對自己未來有了更好的規劃方向；從這次實驗的意義來看，它讓我們了解到自己的現狀以及這種現狀的原因。總的來說，這次實驗是很成功，并且具有深遠意義的。
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