第一篇：數字電路與邏輯設計實驗總結報告

第二次實驗是Quartus11原理圖輸入法設計，由于是第一次使用Quartus11軟件，實驗中遇到了不少問題，總結起來主要有以下幾個：（1）在創建工程并且編譯通過之后得不到仿真波形

解決方法：經過仔細檢查，發現在創建符號文件時，未對其重新命名，使得符號文件名與頂層文件的實體名一樣。在改變符號文件名之后成功的得到了仿真波形。

（2)得到的仿真波形過于緊密不便于觀察

解決方法：重新對仿真域的時間進行設定，并且對輸入信號的周期做相應的調整，最終得到了疏密有致的仿真波形。

實驗總結及心得體會

通過本次實驗我初步掌握了Quartus11的使用方法，并且熟悉了電路板的使用。在實驗具體操作的過程中，對理論知識（半加器和全加器）也有了更近一步的理解，真正達到了理論指導實踐，實踐檢驗理論的目的。

實驗操作中應特別注意的幾點：

（1）剛開始創建工程時選擇的目標芯片一定要與實驗板上的芯片相對應。（2）連接電路時要注意保證線與端口連接好，并且注意不要畫到器件圖形符號的虛線框里面。

（3）頂層文件的實體名只能有一個，而且注意符號文件不能與頂層文件的實體名相同。

（4）保存波形文件時，注意文件名必須與工程名一致，因為在多次為一個工程建立波形文件時，一定要注意保存時文件名要與工程名一致，否則不能得到正確的仿真結果。

（5）仿真時間區域的設定與輸入波形周期的設定一定要協調，否則得到波形可能不便于觀察或發生錯誤。

心得體會：剛接觸使用一個新的軟件，實驗前一定要做好預習工作，在具體的實驗操作過程中一定要細心，比如在引腳設定時一定要做到“對號入座”，曾經自己由于這一點沒做好耗費了很多時間。實驗中遇到的各種大小問題基本都是自己獨立排查解決的，這對于自己獨立解決問題的能力也是一個極大地提高和鍛煉，總之這次實驗我獲益匪淺。

第三次實驗是用

VHDL語言設計組合邏輯電路和時序邏輯電路，由于Quartus11軟件在之前已經使用過，所以本實驗的主要任務就是編寫與實驗要求相對應的VHDL程序。

總體來說此次實驗比較順利，基本沒有遇到什么問題，但有幾點需要特別注意。首先是要區分實體名稱和結構體名，這一點是程序編寫的關鍵。其次在時序邏輯電路的設計實驗中時鐘的設置很關鍵，設置不當的話仿真波形可能不正確。通過本次實驗我初步學會用VHDL語言編寫一些簡單的程序，同時也進一步熟悉了Quartus11軟件的使用。

實驗八

彩燈控制電路設計與實現

一、實驗目的

1、進一步了解時序電路設計方法

2、熟悉狀態機的設計方法

二、實驗內容

用VHDL語言設計并實現一個彩燈控制（八個發光二極管)電路，仿真并下載驗證其功能。彩燈有兩種工作模式，可通過撥碼開關或按鍵進行切換。

（1）單點移動模式：一個點在八個發光二極管上來回亮

（2）幕布式：從中間兩個點，同時向兩邊依次點亮直至全亮，然后再向中間點滅，依次往復。

三、實驗設計編碼 LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY shine IS PORT(clk,a:IN STD_LOGIC;

b:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END shine;ARCHITECTURE struc OF shine IS SIGNAL temp:INTEGER RANGE 0 TO 49999999;SIGNAL switch:STD_LOGIC_VECTOR(2 DOWNTO 0);SIGNAL clkout:STD_LOGIC;BEGIN PROCESS(clk)BEGIN IF(clk'event and clk='1')THEN

IF temp=49999999 THEN

temp<=0;

ELSE temp<=temp+1;

END IF;

IF temp=49999999 THEN

clkout<='1';

ELSE clkout<='0';

END IF;END IF;END PROCESS;PROCESS(clkout)BEGIN

IF(clkout'event and clkout='1')THEN

switch<=switch+1;

END IF;END PROCESS;PROCESS(a,switch)BEGIN

IF(a='0')THEN

CASE switch IS

WHEN“0001” =>b<=“00000001”;

WHEN“0010” =>b<=“00000010”;

WHEN“0011” =>b<=“00000100”;

WHEN“0100” =>b<=“00001000”;

WHEN“0101” =>b<=“00010000”;

WHEN“0110” =>b<=“00100000”;

WHEN“0111” =>b<=“01000000”;

WHEN“1000” =>b<=“10000000”;

WHEN“1001” =>b<=“10000000”;

WHEN“1010” =>b<=“01000000”;

WHEN“1011” =>b<=“00100000”;

WHEN“1100” =>b<=“00010000”;

WHEN“1101” =>b<=“00001000”;

WHEN“1110” =>b<=“00000100”;

WHEN“1111” =>b<=“00000010”;

WHEN OTHERS =>b<=“00000000”;

END CASE;

ELSIF a='1' THEN

CASE switch IS

WHEN“0001” =>b<=“00011000”;

WHEN“0010” =>b<=“00111100”;

WHEN“0011” =>b<=“01111110”;

WHEN“0100” =>b<=“11111111”;

WHEN“0101” =>b<=“01111110”;

WHEN“0110” =>b<=“00111100”;

WHEN“0111” =>b<=“00011000”;

WHEN“1000” =>b<=“00000000”;

WHEN“1001” =>b<=“00011000”;

WHEN“1010” =>b<=“00111100”;

WHEN“1011” =>b<=“01111110”;

WHEN“1100” =>b<=“11111111”;

WHEN“1101” =>b<=“01111110”;

WHEN“1110” =>b<=“00111100”;

WHEN“1111” =>b<=“00011000”;

WHEN OTHERS =>b<=“00000000”;

END CASE;

END IF;

END PROCESS;END struc;此次實驗的主要問題是分頻器的設置，開始并未設置分頻器，clk的頻率為50MHz，這個頻率過高，若直接用于提供時鐘，不但不能看清現象，還會因為周期過短導致輸出錯誤，在加了一個50M的分頻器后，使作用的有效時鐘信號為1Hz。

四、實驗總結

回顧本學期的四次實驗，我的收獲頗豐，總結起來主要有以下幾點。

首先通過這幾次實驗我掌握了Quarters11的使用，學會用VHDL語言編寫一些簡單的程序，實現簡單計數器和譯碼器的功能。在實驗的過程中我對書本上的理論知識有了更進一步的理解，如門電路的延遲對輸出波形的影響、冒險現象的產生原因等，真正達到了理論指導實驗，實驗檢驗理論的目的。

其次通過這幾次實驗我深刻地意識到實驗過程中注重細節的重要性。在Quartus11軟件的使用過程中有很多細節需要注意，比如引腳鎖定、輸入變量的周期設置等。曾經自己就犯過一個錯誤------在引腳鎖定之后沒有讓程序在運行一遍，導致仿真完全正確，但下載到實驗板上卻得不到正確的結果，因此而耗費了很多時間。還有一次是保存波形文件時的一時疏忽將其命名為conut10,而工程名是count10，就是這樣一個小小的疏忽導致了自己怎么也得不到仿真波形。可以說這幾次實驗極大地磨練我細心認真的實驗品質。

再次通過這幾次實驗我的動手能力和獨立解決問題的能力也得到了不小的提高，實驗中的很多問題只能是在實驗的具體操作過程中才能發現的，這些在預習的過程中都是沒有預想到的，都得自己臨場解決。比如最后一次實驗需要增加一個時鐘分頻器，預習的時候自己根本沒有注意到這一點，都是自己在實驗的過程中想辦法解決的。另外通過這幾次實驗我對這種仿真型實驗的設計思想也有一些體會，特別是用VHDL語言編寫代碼時，設計思想的簡潔會給實驗省去很多不便。

數字電路與邏輯設計實驗總結報告

學院：電子工程

班級：2008211204

姓名：徐浩然

學號：08210999

第二篇：數字電路與邏輯設計實驗報告

實驗 報告書

課程名稱

數字電路與邏輯設計

專

業

計算機科學與技術

班

級

姓

名

劉

騰

飛

學

號

09030234

指導教師

王

丹

志

成績

2010年 年 11月 月 10 日

實驗題目：

譯碼器、數據選擇器及其應用

一、實驗目的 1、掌握中規模集成譯碼器與數據選擇器的邏輯功能與使用方法

2、熟悉數碼管的使用 3、學習用數據選擇器構成組合邏輯電路的方法 二、實驗原理 1 1、中規模集成譯碼器 74 LS 138

74LS138是集成3線－8線譯碼器，在數字系統中應用比較廣泛。圖-1是其引腳排列。其中 A2、A1、A0為地址輸入端，0Y～ 7Y為譯碼輸出端，S1、2S、3S為使能端。

圖-1 74LS138真值表圖-2如下：

圖-2 74HC138工作原理為：當S1=1，S— 2+S — 3=0時，器件使能，電路完成譯碼功能，輸出低電平有效。當S=0，S— 2+S — 3=X時，或S1=1, S— 2+S — 3=1,譯碼器被禁止，所有輸出同時為1 2 2、雙4 4 選1 1 數據選擇器

74LS153 ?

所謂雙4選1數據選擇器就是在一塊集成芯片上有兩個4選1數據選擇器。引腳排列如圖-3所示，功能表如圖-4所示。

圖-3

輸入 輸出 S—

A1 A0 Q 1 0 0 0 0 X 0 0 1 1 X 0 1 0 1 0 D0 D1 D2 D3 圖-4

1S—、2S — 為兩個獨立的使能端；A1、A0為兩個公用的地址輸入端；1D0~1D3和2D0~2D3分別為兩個4選1數據選擇器的數據輸入端；Q1、Q2為兩個輸出端。

當使能端1S—（2S —）=1時，多路開關被禁止，無輸出，Q=0。

當使能端1S—（2S —）=0時，多路開關正常工作，根據地址碼A1、A0的狀態，將相應的數據D0~D3送到輸出端Q。3、8 8 選1 1 數據選擇器 74LS151

74LS151為互補輸出的8選1數據選擇器，引腳排列如圖-5所示，功能表如圖-6所示。

圖-5

圖-6 選擇控制端（地址端）為A2~A0，按二進制譯碼，從8個輸入數據D0~D7中，選擇一個需要的數據送到輸出端Q，S— 為使能端，低電平有效。

使能端S— =1時，不論A2~A0狀態如何，均無輸出，多路開關被禁止。

使能端S— =0時，多路開關正常工作，根據地址碼A2、A1、A0的狀態選擇D0~D7中某一個通道的數據輸送到輸出端Q。

三、實驗設備及器件 ●

硬件：PC機一臺 ●

軟件：QuartusⅡ5.0集成開發環境 四、實驗內容 1.使用74LS138實現邏輯函數 F=A’B’C’+AB’C’+ABC 2.使用74LS151實現邏輯函數 F=AB’+A’B+AB 3.使用74LS153實現邏輯函數 F=A’BC+AB’C+ABC’+ABC

五、實 驗過程 1、使用74LS138實現邏輯函數 F=A’B’C’+AB’C’+ABC ① 由74LS138功能表（圖-1）可知電路圖連接如圖-7所示

圖-7 ② 經編譯檢查無錯（圖-8）

圖-8

③ 對其進行仿真，設置好一定仿真時間區域與輸入波形后啟動仿真器得仿真結果如圖-9

圖-9 2、使用74LS151實現邏輯函數F=AB’+A’B+AB

①將輸入變量C、B、A作為8選1數據選擇器的地址碼A2、A1、A0。使8選1數據選擇器的各個數據輸入D0~D7分別與函數F的輸出值一一對應，即A2A1A0=CBA、D0=D2=D3=0、D0=D4=D5=D6=D7=1則輸出Q便實現了函數AB’+A’B+AB接線圖如圖-10

圖-10 ②經編譯檢查無錯（圖-11）

圖-11 ③對其進行仿真，設置好一定仿真時間區域與輸入波形后啟動仿真器得仿真結果如圖-12

圖-12 3、使用74LS153實現邏輯函數 F=A’BC+AB’C+ABC’+ABC

①函數F有3個輸入變量A、B、C，而數據選擇器有2個地址端A1、A0少于數據函數輸入變量個數，在設計時可任選A接A1，B接A0。接線如圖-13

圖-13

②經編譯檢查無錯如圖-14

圖-14 ③對其進行仿真，設置好一定仿真時間區域與輸入波形后啟動仿真器得仿真結果如圖-15

圖-15 六、實驗心得 通過這次試驗，我熟練掌握了74LS138譯碼器、74LS151和74LS153數據選擇器的使用特點和方法。加強了對這些知識的了解，熟練掌握了QuartusⅡ5.0集成開發環境的使用。

第三篇：數字電路與邏輯設計教學大綱

《數字電路與邏輯設計》教學大綱

適用專業：通信工程、信息工程、自動化、測控技術與儀器、電氣工程及其自動化 課程類別：專業基礎課 先修課程：電路原理 總 學 時：66 學

分：3 考核方式：考試

一、課程的性質與任務

本課程是信息工程、通信工程、自動化、測控技術與儀器和電氣工程及其自動化專業學生必修的技術基礎課程，是一門實踐性很強的課程。通過本課程的學習，使學生掌握數字邏輯和數字系統的基礎知識、基本分析方法和設計方法，培養使用標準邏輯器件的能力，初步了解可編程器件的知識，為深入學習后續課程和從事數字技術實際工作打下良好基礎。

二、課程內容、基本要求與學時分配

1、緒論（2學時）

了解數字信號與模擬信號的定義與區別； 掌握各種數制間的轉換； 了解常用的各種碼制； 了解數字電路的分類；

2、邏輯函數及其化簡（6學時）掌握布爾代數的運算規則；

掌握邏輯變量與邏輯函數的表示方法； 掌握邏輯函數的公式法化簡法；

掌握卡諾圖的繪制方法和用圖解法化簡邏輯函數；

3、集成邏輯門（6學時）

了解晶體管的開關特性；

了解TTL集成邏輯門的外部特性； 了解CMOS集成邏輯門的外部特性；

4、組合邏輯電路（8學時）掌握組合邏輯電路的分析方法；

掌握用邏輯門電路設計組合邏輯電路的方法； 掌握用中規模集成電路設計組合邏輯電路的方法； 了解組合邏輯電路的冒險現象；

5、觸發器（8學時）

掌握各類觸發器的特征方程和功能描述方法； 掌握基本觸發器和鐘控觸發器的工作原理； 了解主從觸發器和邊沿觸發器的工作原理；

6、時序邏輯電路（8學時）

掌握同步、異步時序邏輯電路的分析方法； 了解常用集成時序邏輯器件的使用方法；

掌握用小規模IC器件和中規模IC器件設計同步時序邏輯電路的方法； 了解異步時序邏輯電路的設計方法。

7、半導體存儲器（2學時）

了解隨機存取存儲器和只讀存儲器的工作原理； 掌握隨機存儲器的擴展方法；

了解用只讀存儲器設計組合邏輯函數的方法；

8、可編程邏輯器件及其應用（2學時）

初步了解可編程邏輯陣列、通用陣列邏輯（GAL）、復雜可編程邏輯器件（CPLD）、現場可編程門陣列（FPGA）的結構特點和工作原理

9、脈沖單元電路（2學時）了解自激多諧振蕩器的工作原理； 了解單穩觸發器的功能；

了解555時基電路的結構特點和應用；

10、模數轉換器和數模轉換器（4學時）了解數模轉換器和模數轉換器的基本原理； 了解常用數模轉換器和模數轉換器的特性

本課程的理論教學時數為48學時，2.5學分。

三、課程的其他教學環節

本課程安排有實驗教學環節18學時，0.5學分。

四、參考教材

1、《數字電子技術》龐學民主編 清華大學出版社 2005年

2、《數字電路邏輯設計》王毓銀主編 高等教育出版社 1999年

3、《電子技術基礎》數字部分（第四版）康華光主編 高等教育出版社 2000年

4、《數字邏輯與數字系統》白中英、岳怡、鄭巖編著 科學出版社 1998年

五、說明

本課程在教學方法上采用講授理論與實驗動手相結合的形式進行，以便學生更好的理解所學的理論知識。在理論教學過程中，要注重方法的講解，以提高學生分析問題、解決問題的能力。

大綱執筆人：劉煒

大綱審定人：張廣忠 2006年3月31日

第四篇：《數字電路與邏輯設計》考試大綱

《數字電路與邏輯設計》考試大綱

（一）基本要求

1.掌握二進制、八進制、十進制、十六進制及其轉換方法，掌握常用編碼及其表示十進制數的方法，掌握邏輯代數的邏輯運算、公式和規則，掌握邏輯函數及其表示方法，掌握邏輯函數的化簡方法；

2.掌握TTL、CMOS邏輯門的邏輯功能、電氣特性、應用和使用注意事項；

3.掌握組合邏輯電路的特點，掌握用傳統方法分析和設計組合邏輯電路，重點掌握常見中規模組合邏輯器件（MSI）（譯碼器、數據選擇器、運算電路）的邏輯功能和應用，了解組合邏輯電路中的冒險現象；

4.掌握觸發器的分類和邏輯功能，重點掌握主從型、邊沿型觸發器的特點和應用；

5.掌握時序邏輯電路的特點，掌握時序邏輯電路的分析方法和設計方法，重點掌握常見中規模時序邏輯器件（MSI）（CT74160、CT74161、CT74163、CT7490、CT74194）的邏輯功能和用SSI、MSI器件構成任意模值計數分頻器的方法；

6.熟悉半導體存儲器（SAM、ROM、RAM）的結構特點、工作原理和擴展方法，掌握ROM、PROM陣列在組合邏輯設計中的應用；了解可編程邏輯陣列（PLA）實現組合和時序邏輯的方法；

7.掌握脈沖信號和脈沖電路的特點，掌握施密特觸發器，單穩態觸發器和多諧振蕩器等脈沖電路的應用，掌握用555定時器構成的施密特觸發器，單穩態觸發器和多諧振蕩器等脈沖電路的工作原理、波形分析及主要參數的估算。

（二）指定參考書：

《數字電路與邏輯設計》 鄒虹主編 人民郵電出版社 2008

第五篇：《數字電路與邏輯設計》(網絡)教學大綱

《脈沖與數字電路》教學大綱（計算機類）

一、課程性質、地位和作用

《脈沖與數字電路》是通信專業、電子工程專業的一門重要專業技術基礎課，屬核心必修課。本課程理論嚴謹、實踐性和應用性強。其任務在于研究數字邏輯電路和脈沖電路的基本概念、基本理論和電路的分析與設計方法，為后續課程提供必要的理論基礎，并為學生畢業后從事日新月異發展的數字電子科學技術提供一定的適應能力與基礎。

二、課程教學對象、目的和要求

計算機類專業課程教學目的及要求：

（一）從內容上，應使學生牢固掌握各種進制數的相互轉換；數字系統中常用的編碼；邏輯代數的基本公式、定理及運算規則；邏輯函數的公式法和卡諾圖法化簡；中小規模組合邏輯電路、時序邏輯電路的分析與設計方法。了解常用集成邏輯器件、可編程邏輯器件、存儲器及模數與數模轉換器的功能及其應用等內容。

（二）從能力方面，應使學生在學習本課程理論知識的同時，重視和加強實踐訓練，注重應用能力的培養，使理論和實踐緊密結合，在實踐訓練中逐步學會分析、查尋和排除故障的方法，培養正確選用集成器件進行邏輯設計和解決實際問題的能力。

（三）從教學方法上，著重基本概念的解釋，引導學生正確應用所學知識，分析和解決實際問題。

三、相關課程及關系

本課程的先修課程包括“電路分析基礎”、“電子線路”等，本課程的學習應在學生掌握一定電子電路知識的基礎上進行。與此同時，本課程為后續的“單片機”、“EDA”、“微機接口技術”、“數字信號處理”等課程打下了必要的理論基礎。

四、課程內容及學時分配（*表示不作主要要求）

總學時：56學時

（一）數制與編碼：3學時

1、數的各種進制及相互轉換

2、數子系統中的常用編碼

—1—

3、二進制數的負數表示法（原碼、反碼、補碼）

要求學生掌握：不同數制間的相互轉換、常用編碼及二進制數的負數表示法。

（二）邏輯代數基礎：10學時

1、邏輯代數的基本公式和運算規則

2、邏輯函數及其表示方法

3、邏輯函數的公式化簡法

4、邏輯函數的卡洛圖化簡法

要求學生理解：最小項和相鄰項的意義；最大項與最小項關系及性質；任意項、約束項、無關項的概念。掌握：邏輯代數中的基本邏輯運算、基本定律、基本公式和用卡諾圖。重點掌握：邏輯函數的公式法和卡洛圖法化簡。

（三）集成邏輯門：4學時

1、基本邏輯門電路

2、TTL集成邏輯門

3、*CMOS集成邏輯門

4、*TTL電路與CMOS電路的接口

要求學生了解：二極管、三極管的開關特性及分立元件門電路；各類集成邏輯門電路使用中應注意的問題。掌握：TTL集成邏輯門的邏輯功能、外特性及相關參數；CMOS集成門邏輯門的邏輯功能及特點。

（四）組合邏輯電路：10學時

1、組合邏輯電路分析（SSI、MSI）

2、組合邏輯電路設計（SSI、MSI）

3、常用集成組合邏輯器件

4、*組合電路的競爭冒險

要求學生了解：組合邏輯電路的競爭冒險產生的原因和消除的方法；掌握：組合邏輯電路分析（SSI、MSI）；常用集成組合邏輯器件的功能、應用及函數表達式；SSI設計組合邏輯電路的方法（輸入端只允許有原變量，器件數最少（補充））。重點掌握：MSI設計組合邏輯電路的方法（比較法、擴展法、降維圖法（補充））。

（五）集成觸發器：：8學時

1、基本觸發器（同步R-S、D、J-K、T、T?）

—2—

2、主從觸發器（R-S、J-K）

3、邊沿觸發器（R-S、D；J-K；傳輸門構成的邊沿觸發器）

4、不同類型觸發器的相互轉換

要求學生深刻理解：同步觸發器的空翻現象；同步清零與異步清零；主從JK觸發器的一次翻轉現象；不同類型觸發器的工作原理及各自的特點。牢固掌握：同步、主從、邊沿觸發器的邏輯功能、特性表、特性方程、狀態圖及時序波形的畫法。

（六）時序邏輯電路：12學時

1、時序邏輯電路概述

2、時序邏輯電路分析（同步、異步）

3、同步時序邏輯電路設計

4、*異步時序邏輯電路設計

5、*序列信號發生器

要求學生深刻理解：數碼寄存器、移位寄存器、加法計數器、減法計數器、移存型計數器的定義及工作原理。牢固掌握：同步、異步時序電路的特點、功能描述和分析方法；同步時序電路的設計，中規模集成器件實現任意模值計數（分頻）器）。

（七）數模和模數轉換器：4學時

1、D/A轉換器

2、A/D轉換器

要求學生了解：D/A、A／D轉換器的電路結構、工作原理及性能指標。

（八）半導體存儲器：4學時

1、順序存取存貯器（SAM）

2、隨機存取存儲器（RAM）

3、只讀存儲器（ROM）

要求學生了解：各類存儲器的電路結構和工作原理；用ROM 實現組合邏輯函數的方法。掌握：存儲器容量的字擴展和位擴展方法。

（九）可編程邏輯器件：2學時

1、可編程邏輯器件（PAL）

2、通用陣列邏輯(GAL)

3、*現場可編程門陣列（FPGA）

—3—

4、*在系統可編程邏輯器件（ISP-PLD）

要求學生了解：可編程邏輯器件的基本結構和工作原理。

五、實踐教學環節

《脈沖與數字電路》單獨開設實驗課，本大綱僅適用于理論課程。

六、作業（習題）要求

要求每章節結束后布置相應的作業，作業量以中等程度學生在二小時左右完成為宜。

七、考核

本科課程采用閉卷考試，內容包括教學大綱所列全部內容，以大綱所列重點為主。

八、教材與主要參考書

（一）推薦使用教材： 楊志忠主編

《數字電子技術基礎》

高等教育出版社

（二）主要參考書目： 閻石主編

《數字電子技術基礎》

高等教育出版社

王毓銀編

《數字電路邏輯設計》

高等教育出版社 劉寶琴編

《數字電路與系統》

清華大學出版社

—4—