第一篇：數字邏輯2013考試復習重點

數字邏輯2013考試復習重點

? 分數比例：教材第1～3章、后續章節各約占50%。

? 題型包括：

? 單選題（1’×15=15’）

? 判斷題（1’×15=15’）

? 填空題（2’×10=20’）

? 綜合題（5’+5’+16’+16’+8’=50’）

? 各章習題必須掌握。

? 第1章

? 1.1-1.2熟練掌握

? 1.3熟練掌握各種邏輯函數表示及簡化方法

? 第2章

? 2.1-2.3熟練掌握

? 2.4熟練掌握組合邏輯電路的基本設計方法，掌握利用譯碼器或數據選擇器實現組合邏輯電路的原理與方法。

? 第3章

? 3.1-3.2掌握

? 3.3掌握時序邏輯電路的基本分析方法。

? 3.4熟練掌握寄存器、計數器的分析與設計方法，掌握用清零法和置數法設計設計N進制計數器。

? 3.5掌握基本的時序電路設計方法，會畫狀態圖。

? 3.6掌握各種基本概念。

? 第4、5章

? Verilog的基本概念

? 熟練掌握各種Verilog的基本操作符、常用系統任務與函數。? 熟練掌握各種基本語句與編程風格。

? 掌握Libero（特別是ModelSim）的基本使用方法、流程和特點。? 第6章

? 掌握各種基本組合電路的Verilog程序實現。

? 掌握加法器、乘法器、補碼生成等電路的Verilog實現方法。? 第7章

? 掌握各種基本時序電路的Verilog程序實現，包括各類寄存器和計數器。? 熟練掌握FSM的概念和屬性。

? 熟練掌握FSM的設計方法和Verilog實現（1、2、3-always），會根據狀態圖編寫程序。

? 考試范圍包括但不限于上述知識點。

? 請認真復習，爭取好成績！

第二篇：數字邏輯重點

1.基本邏輯和復合邏輯。如給出輸入信號的波形，畫出輸出的波形，或者發過來

2.幾種常見的BCD碼，如8421碼，2421碼，5421碼的轉換

3.公式法化簡，必考一道

4.卡諾圖化簡，有多余項的函數化簡，必考一道

5.組合邏輯電路的分析，按照例題4.1的步驟來分析

6.組合邏輯電路的設計,7.用譯碼器74LS138或者數據選擇器來實現邏輯函數，P82-P85

8.編碼器、譯碼器、數值比較器的擴展

9.能寫出一些實際功能的邏輯函數，比如三變量多數表決器，其中A有否決權F?ABC?ABC?ABC、三變量一致電路等

10.RS觸發器、D觸發器、JK觸發器的真值表、特性表、特征方程、狀態轉換圖，11.已知觸發器的電路，在CP脈沖的作用下，畫出觸發器的波形，書上的例題，以及習題例題5.2

12.時序邏輯電路的分析

13.集成計數器的應用，74LS161,74LS169,74LS90，74LS192,以及組成任意計數器的接法，P131-P133

14.存儲器的分類和擴展，圖7-16圖7-17圖7-18

一、單項選擇題。（10小題，每小題2分,共20分）

二、填空題（5小題，每空1分，共10分）

三、邏輯函數化簡（2小題，共10分）

四、分析題（共5小題，每小題8分，共40分）

五、設計題。（共2小題，共20分）

第三篇：《數字邏輯》復習重點和范圍(2010)OK

《數字邏輯》復習重點和范圍

說明：

1．復習方法

請參照課件和教材，認真、系統復習所學內容，重點掌握一些基本概念、公式和定理；數制的表示和轉換方法，原碼、反碼和補碼的表示方法，補碼的加法、減法運算；邏輯函數的不同表示方法，邏輯代數的基本公式、常用公式和重要定理，邏輯函數的公式簡化法；Verilog HDL的詞法和常用語句；構成門電路的基本元件（二極管、三極管）的穩態開關特性，常用門電路的功能、外部特性和主要參數；常用組合邏輯電路的電路結構和邏輯功能，組合邏輯電路的分析方法和設計方法；觸發器的電路結構、工作原理、功能及約束條件，設計方法；時序邏輯電路的特點、描述方法、分析方法和設計方法；半導體存儲器的工作原理和擴展存儲容量的方法；PLD的基本結構和設計方法。

一定要弄懂每章作業與習題答案中的每一道題，并能夠自己獨立（脫離教材與課件）、熟練完成。

2．課程目標

通過本課程的學習，應熟練掌握數字邏輯的基本理論（數制、編碼、邏輯代數等），熟悉數字邏輯電路基本器件（數字集成電路和可編程邏輯器件）的電路結構、功能和使用方法，熟練掌握數字邏輯電路的分析方法和基于Verilog HDL的設計方法。

3．考試題型

填空題、單選題、簡答與計算題、分析與設計題。題量較大，請同學一定認真對待、認真復習！確保做題的速度和質量。

凡在課件中注明“了解即可”或“自學”的內容不進行考核。預祝同學們期末考試取得好成績！

第1章數制與編碼

1．重點

?

?

?

? 數制的表示方法 十進制轉換為N進制的轉換方法、二進制與八進制或十六進制的相互轉換 原碼、反碼和補碼的表示方法，補碼的加法運算和減法運算 十進制數的二進制編碼

2．范圍

1.2數制及其轉換

1.2.1數制

1.2.2數制之間的轉換

1.2.3二進制算術運算

1.3編碼

1.3.1帶符號的二進制數的編碼

1.3.3二-十進制編碼

第2章邏輯代數和硬件描述語言基礎

1．重點

? 邏輯函數的表示方法（由真值表推導出邏輯函數表達式的最小項推導法和最大項推導法）

? 邏輯代數基本公式、基本定理和常用公式

? 邏輯函數的標準表達式

? 邏輯函數的公式簡化法（“與或”表達式的化簡）

? Verilog HDL的詞法

? Verilog HDL的常用語句（如assign語句、if_else語句、case語句，always塊語句的正確使用，任務和函數的用法）

2．范圍

2.1邏輯代數基本概念

2.1.2基本邏輯和復合邏輯

2.1.3邏輯函數的表示方法

2.2邏輯代數的運算法則

2.2.1邏輯代數的基本公式

2.2.2邏輯代數的基本定理

2.2.3邏輯代數的常用公式

2.3邏輯函數的表達式

2.3.1邏輯函數的常用表達式

2.3.2邏輯函數的標準表達式

2.4邏輯函數的公式簡化法

2.4.2邏輯函數的公式簡化法

2.5Verilog HDL基礎

2.5.2Verilog HDL的詞法

2.5.3Verilog HDL常用語句（賦值語句、條件語句、always塊語句，任務和函數）

2.5.4不同抽象級別的Verilog HDL模型

第3章門電路

1．重點

?

?

?

?

?

?

? 常用邏輯門電路的功能 晶體二極管的穩態開關特性 晶體三極管的穩態開關特性 TTL與非門的外部特性（主要是電壓傳輸特性、輸出特性）、主要參數 TTL其他類型門電路（OC門、TS門）MOS門邏輯表達式推導方法 能夠使用Verilog HDL設計門電路

2．范圍

3.2晶體二極管和三極管的開關特性

3.2.1常用半導體器件（主要是一些基本概念）

3.2.2晶體二極管的開關特性（主要是穩態開關特性）

3.2.3晶體三極管的開關特性（主要是穩態開關特性）

3.4TTL集成門

3.4.1TTL集成與非門

3.4.2TTL與非門的電氣特性

3.4.3TTL與非門的主要參數

3.4.4TTL其他類型門電路（主要是OC門、TS門）

3.5MOS集成門

補充—MOS門邏輯表達式推導方法

補充—各種集成門電路性能比較

3.6基于Verilog HDL的門電路設計

第5章組合邏輯電路

1．重點

? 組合邏輯電路與時序邏輯電路的特點

? 組合邏輯電路的分析方法

根據給定的某邏輯電路，能夠推導出其邏輯函數表達式；利用公式法進行化簡，得到最簡表達式；并寫出真值表；通過分析真值表確定其邏輯功能。

? 組合邏輯電路的自動設計方法

方法一：最簡單的方法是根據電路的邏輯功能，直接用Verilog HDL的行為描述方式編寫源程序。適于具有優先級邏輯的電路（例如優先編碼器）或根據不同的條件（一般為使能信號）執行不同的操作的電路（例如譯碼器、數值比較器等），常用if語句描述；也適于邏輯功能比較簡單、輸出信號單一的電路（如加法器、偽碼檢驗電路、某判別電路），直接用assign語句描述。

方法二：根據電路的邏輯功能，列出真值表；然后直接用HDL描述邏輯功能（如case

語句）。適于對同一組控制信號取不同的值時，輸出取不同的值，例如奇偶校驗器。

方法三：根據電路的邏輯功能，列出真值表；然后根據真值表寫出邏輯函數的標準表達式，再用HDL描述邏輯功能（如用assign語句）。適于邏輯函數表達式比較容易寫出的電路。

方法四：根據電路的邏輯功能，列出真值表；然后根據真值表寫出邏輯函數的標準表達式；再根據邏輯函數表達式畫出邏輯圖。適于邏輯圖比較簡單的電路。

? 常用組合邏輯電路的電路結構和邏輯功能（加法器、編碼器、譯碼器、數據選擇器、數值比較器、奇偶校驗器等）

? 譯碼器的應用，數據選擇器的應用

? 基于Verilog HDL的組合邏輯電路設計方法（上述方法一~方法三）

2．范圍

5.1概述

5.1.1組合邏輯電路的結構和特點

5.1.2組合邏輯電路的分析方法

5.1.3組合邏輯電路的設計方法

5.2常用組合邏輯電路及其設計方法

5.2.1算術運算電路

5.2.2編碼器

5.2.3譯碼器

5.2.4數據選擇器

5.2.5數值比較器

5.2.6奇偶校驗器

第6章觸發器

1．重點

? 觸發器的特點和分類

? 基本RS觸發器、鐘控觸發器、邊沿觸發器的邏輯功能及描述方法

? 基于Verilog HDL的觸發器設計方法

2．范圍

6.1概述

6.1.2觸發器的特點

6.2基本RS觸發器

6.2.1由與非門構成的基本RS觸發器

6.2.2由或非門構成的基本RS觸發器

6.3鐘控觸發器

6.3.1鐘控RS觸發器

6.3.2鐘控D型觸發器

6.3.3鐘控JK觸發器

6.3.4鐘控T觸發器

6.3.5鐘控T’觸發器

6.4集成觸發器

6.4.2邊沿JK觸發器

6.5觸發器之間的轉換

6.5.1用JK觸發器轉換

6.5.2用D觸發器轉換

第7章時序邏輯電路

1．重點

? 時序邏輯電路的描述方法

? 同步時序邏輯電路和異步時序邏輯電路的分析方法（一定要掌握）

Setp1：根據電路結構寫出各觸發器的驅動方程和輸出方程，若為異步時序電路，需再寫出時鐘方程；

Setp2：求狀態方程（即將各個觸發器的驅動方程代入相應的特性方程，并化簡）； Setp3：將輸入變量和觸發器初態的各種取值組合，代入狀態方程和輸出方程，計算出各級觸發器的次態值和電路的輸出值，得到狀態轉換表；

Setp4：畫狀態轉換圖或時序圖；

Setp5：描述電路功能。當存在非工作狀態時，也需要檢查能否自啟動。? 有限狀態機FSM的HDL設計方法

? 常用時序邏輯電路的工作原理、邏輯功能及使用方法

? 基于Verilog HDL的時序邏輯電路設計方法

2．范圍

7.1概述

7.1.1時序邏輯電路的描述方法

7.1.2時序邏輯電路功能的分析方法

7.2有限狀態機

7.2.1有限狀態機概述

7.2.2Moore型有限狀態機

7.3數碼寄存器和移位寄存器

7.3.1數碼寄存器

7.3.2移位寄存器

7.3.3集成移位寄存器

7.4計數器

7.4.1同步計數器

7.4.2異步計數器

7.4.3集成計數器（集成計數器實現M進制計數）

7.5基于Verilog HDL的時序邏輯電路設計

7.5.1數碼寄存器的設計

7.5.2移位寄存器的設計

7.5.3計數器的設計

7.5.4順序脈沖發生器的設計

第8章程序邏輯電路

1．重點

? 半導體存儲器的工作原理

? 擴展存儲容量的方法

RAM或ROM的擴展：如單片存儲器芯片輸出數據的位數不夠，需進行位擴展；如單片存儲器芯片的字數不夠，需進行字擴展；如存儲器芯片的位數和字數都不夠用，則需同時進行位和字的擴展。

? 基于Verilog HDL的存儲器設計方法

2．范圍

8.1概述

8.1.1程序邏輯電路的結構及特點

8.1.2半導體存儲器的結構

8.1.3半導體存儲器的分類

8.2隨機存儲器

8.2.1靜態隨機存儲器SRAM（“工作原理的分析”不要求）

8.2.2動態隨機存儲器DRAM（“工作原理的分析”不要求）

8.2.3RAM典型芯片

8.2.4RAM芯片擴展（重點掌握）

8.3只讀存儲器

8.3.1ROM的結構（幾種ROM的“工作原理的分析”不要求）

8.3.2ROM的擴展（與RAM擴展相同）

8.3.3ROM的應用（ROM實現任意組合邏輯函數的設計方法）

8.4基于Verilog HDL的存儲器設計

8.4.1RAM的HDL設計

8.4.2ROM的HDL設計

第9章可編輯邏輯器件

1．重點

? 陣列型PLD和單元型PLD的基本結構和特點

主要是一些基本概念

2．范圍

9.1PLD的基本原理

9.1.1可編程邏輯器件的分類

9.1.2陣列型PLD

9.1.3現場可編程門陣列FPGA

9.1.4基于查找表的結構

9.2PLD的設計技術

9.2.1PLD 的設計方法

9.2.3在系統可編程技術（主要是定義）

9.2.4邊界掃描技術（主要定義）

第四篇：數字邏輯復習范圍

數字邏輯復習范圍 P143,4.4,4.9;章節

1.1.2

1.2

1.3

1.4

2.1.3

2.4.2

3.4.1

3.4.2

4.2

5.3

7.1.2

7.1.3

題型：

1：選擇題20分 2：填空20分

3：卡若圖化簡16分 4：狀態化簡10分

5：邏輯設計16+20=36分（組合邏輯電路設計，同步時序邏輯設計）

第五篇：數字邏輯復習大綱

第一章基本知識

一、模擬電路和數字電路的區別

二、組合邏輯電路和時序邏輯電路的區別：輸出只與當時的輸入有關，如編碼器，比較器等；輸出不僅與當時的輸入有關，還與電路原來的狀態有關。如：觸發器，計數器，寄存器等。

三、數制及其轉換

1．不同的數制及其各種進制轉換方法

2．幾種常用的編碼

（1）BCD碼

用4位二進制代碼對十進制數字符號進行編碼，簡稱為二–十進制代碼，或稱BCD(Binary Coded Decimal)碼。BCD碼既有二進制的形式，又有十進制的特點。常用的BCD碼有8421碼、5421碼、2421碼和余3碼。

（1--1）8421碼：是用4位二進制碼表示一位十進制字符的一種有權碼，4位二進制碼從高位至低位的權依次為23、22、21、20，即為8、4、2、1,故稱為8421碼。8421碼中不允許出現1010～1111六種組合。

（1--2）5421碼：用4位二進制碼表示一位十進制字符的另一種有權碼，4位二進制碼從高位至低位的權依次為5、4、2、1,故稱為5421碼。5421碼中不允許出現0101、0110、0111和1101、1110、1111六種組合。

（1--3）2421碼: 用4位二進制碼表示一位十進制字符的另一種有權碼，4位二進制碼從高位至低位的權依次為2、4、2、1,故稱為2421碼。

（1--4）余3碼：由8421碼加上0011形成的一種無權碼，由于它的每個字符編碼比相應8421碼多3，故稱為余3碼。例如，十進制字符5的余3碼等于5的8421碼0101加上0011，即為1000。

（2）可靠性編碼

（2--1）格雷碼：1.特點：任意兩個相鄰的數，其格雷碼僅有一位不同。

2.作用：避免代碼形成或者變換過程中產生的錯誤。

掌握二進制和格雷碼的轉換方法

（2--2）奇偶檢驗碼：奇偶檢驗碼是一種用來檢驗代碼在傳送過程中是否產生錯

誤的代碼。

第二章 邏輯代數

一、各種邏輯代數定律

二、基本邏輯運算符號

三、邏輯代數的基本定理和規則

三個基本運算規則

1．代入規則：任何含有某變量的等式，如果等式中所有出現此變量的位置均代之以一個邏輯函數式，則此等式依然成立。

2．反演規則：把式中的運算符“?”換成“+”, “+” 換成“?”； 常量“0”換成“1”，“1”換成“0”； 原變量換成反變量，反變量換成原變量。

3．對偶規則：若把式中的運算符“.”換成“+”，“+”換成“.”； 常量“0”換成“1”，“1”換成“0”。

三種規則均不能改變邏輯函數本身的運算順序。

四、函數表達式的常用形式（五種常用形式）

五、邏輯函數表達式的標準形式：注意標準最小項（與或式）和標準最大項（或與式）的轉換方法：代數轉換法，真值表轉換法。

六、邏輯函數化簡：邏輯函數化簡有2種常用方法：代數化簡法、卡諾圖化簡法。

1．代數法化簡

代數化簡法就是運用邏輯代數的公理、定理和規則對邏輯函數進行化簡的方法。

（1）“與-或”表達式的化簡

（2）“或-與”表達式的化簡

七、卡諾圖（K圖）

1．n個邏輯變量的函數，卡諾圖有2n個方格，對應2n個最小項。

2．行列兩組變量取值按循環碼規律排列，相鄰最小項為邏輯相鄰項。

3．相鄰有鄰接和對稱兩種情況。

4．掌握4個以內邏輯變量卡諾圖的畫法

5．卡諾圖化簡

（1）圈要盡可能大，每個圈包含2n個相鄰項。

（2）圈的個數要少，使化簡后邏輯函數的與項最少。

（3）所有含1的格都應被圈入，以防止遺漏積項。

（4）圈可重復包圍但每個圈內必須有新的最小項。

6．具有無關項邏輯函數的化簡方法

(1)填函數的卡諾圖時，在無關項對應的格內填任意符號“Φ”、“d”或“×”。

(2)化簡時可根據需要，把無關項視為“1”也可視為“0”，使函數得到最簡。

第三章 集成門電路與觸發器

一、正邏輯與負邏輯的概念

正邏輯：用高電平表示邏輯1，低電平表示邏輯0。

負邏輯：用高電平表示邏輯0，低電平表示邏輯1。

二、邏輯函數的實現

1．用與非門實現邏輯函數

用與非門實現邏輯函數一般步驟：

第一步：求出函數的最簡與—或表達式。

第二步：將最簡與—或表達式變換成與非—與非表達式。

第三步：畫出邏輯電路圖。

2．用或非門實現邏輯函數一般步驟

第一步：求出函數的最簡或—與表達式。

第二步：將最簡或—與表達式變換成或非—或非表達式。

第三步：畫出邏輯電路圖。

3．用與或非門實現邏輯函數

第一步：求出給定函數反函數的最簡與-或表達式。

第二步：對反函數的最簡與-或表達式取反，得到原函數 的與-或-非表達式。第三步：畫出邏輯電路圖。

第四章 組合邏輯電路

一、組合邏輯電路定義

若邏輯電路在任何時刻產生的穩定輸出值僅僅取決于該時刻各輸入值的組合，而與過去的輸入值無關，則稱為組合邏輯電路。

組合電路具有兩個特點：

a.由邏輯門電路組成，不包含任何記憶元件；

b.信號是單向傳輸的，不存在反饋回路。

二、組合邏輯電路分析

邏輯電路分析，是指對一個給定的邏輯電路，找出其輸出與輸入之間的邏輯關系。一般步驟：

1． 寫出輸出函數表達式

根據邏輯電路圖寫輸出函數表達式時，一般從輸入端開始往輸出端逐級推導，直至得到所有與輸入變量相關的輸出函數表達式為止。

2． 輸出函數表達式化簡

運用代數法或卡諾圖法進行化簡

3． 列出輸出函數真值表

真值表詳盡地給出了輸入、輸出取值關系，能直觀地反映電路的邏輯功能。根據化簡表達式列出真值表。

4．功能評述

概括出對電路邏輯功能的文字描述，并對原電路的設計方案進行評定，必要時提出改進意見和改進方案。

三、組合邏輯電路設計

根據問題要求完成的邏輯功能，求出在特定條件下實現給定功能的邏輯電路，稱為邏輯設計，又叫做邏輯綜合。

一般步驟：

1.建立給定問題的邏輯描述

2.求出邏輯函數最簡表達式

3.選擇器件并對表達式變換

4.畫出邏輯電路圖

四、組合邏輯電路中的險象

1．險象的判斷

判斷電路是否可能產生險象的方法有代數法和卡諾圖法。

2．險象的消除

（1）用增加冗余項的方法消除險象

（2）增加慣性延時環節

（3）選通法

五、常用中規模組合邏輯器件

1．用4位二進制并行加法器設計一個4位二進制并行加法/減法器。

2．譯碼器和編碼器

譯碼器的功能是對具有特定含義的輸入代碼進行“翻譯”，將其轉換成相應的輸出信號。譯碼器的種類很多，常見的有二進制譯碼器、二-十進制譯碼器和數字顯示譯碼器等。主要討論二進制譯碼器。

（1）二進制譯碼器

二進制譯碼器：能將n個輸入變量變換成2n個輸出函數，且輸出函數與輸入變量構成的最小項具有對應關系的一種多輸出組合邏輯電路。

（2）譯碼器的應用舉例（用譯碼器74138和適當的與非門實現全減器的功能。）

3．多路選擇器和多路分配器

多路選擇器的功能和應用

第五章觸發器

掌握基本R-S觸發器、簡單鐘控觸發器、主從觸發器和邊沿觸發器的特性。

第六章時序邏輯電路

一、時序邏輯電路與組合邏輯電路的區別

二、同步和異步時序電路的區別

三、同步時序邏輯電路的分析方法

四、異步時序邏輯電路的分析方法