第一篇：2014-2015第一學期數字邏輯電路期末總結

2014-2015第一學期數字邏輯電路期末總結：

1、數字邏輯電路的基本概念、基本和復合邏輯運算、基本邏輯分析方法（含化簡和變換的方法）；

2、基本硬件單元（如OD門、TSL門、傳輸門的等的特點和用途）；

3、組合電路分析（SSI、MSI（重點譯碼器、7段顯示器（共陰和共陽）和數據選擇器、數值比較器74LS85、加法器74HC283 如4.4.32等））、設計（MSI，重點譯碼器和數據選擇器（3+1）個變量的情況也要掌握）； 重點掌握MSI的相關習題和內容。（參見上課布置的習題）。同時在組合電路的設計中考慮將基于SSI/MSI的設計演變為基于FPGA的設計方案。參見習題。

4、觸發器和鎖存器（特點和應用場合），突出雙穩態的特點，包括SR、JK、D、T和T'的特點和相互轉換（可不考慮SR的轉換），會畫波形（尤其是JK和D，如習題5.4.6（也可看作時序電路分析）5.4.3 6.2.2）；包括上課補充的重點例題等。

5、時序電路（同步）分析（突出狀態循環、周期性），移位寄存器實現串并轉換等。而時序電路設計主要是串行序列檢測、串行奇偶校驗、串行加法等應用狀態圖的設計及編碼、計數器（74LVC161、163、192）及其HDL描述和狀態圖設計及其HDL描述,HDL 描述主要包括計數器和狀態機的描述（P306 6.6.3節）習題：6.6.2 6.6.3 6.6.6

6、FPGA和實驗的基本步驟和方法，重點突出功能仿真的步驟和顯示現象。

下列對FPGA結構與工作原理的描述中，正確的是。A.FPGA全稱為復雜可編程邏輯器件；

B.FPGA是基于乘積項結構的可編程邏輯器件；

C.基于SRAM的FPGA器件，在每次上電后必須進行一次配置；

D.FPGA更適合完成各種算法和組合邏輯, CPLD更適合于完成時序邏輯。

在VerilogHDL的always塊中，阻塞式賦值語句和非阻塞賦值語句執行過程的主要區別是阻塞賦值語句是立即執行，非阻塞是多條費阻塞賦值語句運算結束時，才同時并行完成賦值語句。

基于FPGA的設計流程大體可分為design 設計輸入-->綜合、功能仿真-->fit 適配-->時序分析、時序仿真、編程和下載配置 4個步驟。

第二篇：數字邏輯電路學習總結

數字邏輯電路學習總結

學

號：

、姓

名：

學

院：

專

業：

數字邏輯電路學習總結

經過一學期的學習，我對數字邏輯電路這門課程總結如下： 一：數字邏輯電路緒論及基礎

1．數字信號與模擬信號的區別（數值和時間的連續性與不連續性）2．數字電路特點:電路結構簡單，便于集成化；工作可靠，抗干擾能力強；信息便于長期保存和加密；產品系列全，通用性強，成本低；可進行數字運算和邏輯運算。

3．數制轉換（二進制、八進制、十六進制、8421BCD碼）

十～二：右→左，每三位構成一位八進制，不夠補0

二～八：右←左，每一位構成三位二進制

八～二：右→左，每四位構成一位十六進制，不夠補0

十六～二：右 →左，每一位構成一位二進制

十～8421BCD：每一位組成8421BCD碼 4．二進制運算（0+0=0，0+1=1，1+1=1 0）

5．基本邏輯門（與門、或門、非門、與非門、或非門、異或、同或）

與門：F=ABC

或門：F=A+B+C

非門：F|

與非門：（AB）| 或非門：F=（A+B）| 異或門：F=A|B+AB|=A（+）B 同或門：F=AB+A|B|=A（*）B 6．邏輯代數基本公式及定理

7．最大項與最小項（為互補關系）8．邏輯函數化簡（代數法和卡諾圖法）卡諾圖包圍圈盡量大，個數盡量小，要全部包圍，包含2^n個方格

二：組合邏輯電路

1.組合邏輯電路的分析與設計

任一時刻的輸出只取決于同一時刻輸入狀態的組合，而與電路原有的狀態無關的電路

分析：寫出表達式，列出真值表，根據化簡函數式說明邏輯功能 設計：列出真值表，寫出邏輯函數，化簡，畫邏輯圖 2.半加器與全加器的區別（考慮是否進位）

3.編碼器（二～十進制編碼器P120、優先編碼器P134）8-3優先編碼器

10-4優先譯碼器

4.譯碼器（二進制編碼器P140、二至十進制譯碼器P143）3-8譯碼器

5.數據選擇器

4選1數據選擇器 8選1數據選擇權

三：觸發器

1.觸發器 邏輯功能可分：

RS觸發器 D觸發器 JK觸發器 T觸發器 T’觸發器 觸發方式可分：

電平觸發器 邊沿觸發器 主從觸發器 電路結構可分：

基本RS觸發器 同步觸發器 維持阻塞觸發器 主從觸發器 邊沿觸發器 2.觸發器的轉換

公式法和圖形法（了解觸發器的邏輯符號，對比表達式的特性，畫出邏輯圖）

說明：真值表

表達式

約束條件

CP脈沖有效區

實現的功能

各觸發器的轉換波形圖的畫法 四：時序邏輯電路

1.同步時序邏輯電路的分析與設計

分析：確定電路組成→寫出輸出函數和激勵函數的表達式→電路的次態方程→作狀態表和狀態圖→做出波形圖→功能描述→檢查電路是否能自啟動

設計：確定輸入、輸出及電路狀態來寫出原始狀態表和原始狀態圖化簡原始狀態表（可用卡諾圖化簡）→進行狀態賦值（寫出真值表）→選擇觸發器

2.異步時序邏輯電路分析

寫出激勵函數表達式→寫出電路的次態方程組→作狀態表→做時序圖，說明電路功能

3.計數器

同步計數器：同CP

異步計數器：不同CP 寫出時序方程、輸出方程、驅動方程→次態方程→狀態計算，列出狀態表→畫出狀態圖

功能描述：其實數字電路在我們生活中有很大的作用，在人們的日常生活中，常用的計算機，電視機，音響系統，視頻記錄設備，長途電話等電子設備或電子系統，無不采用數字電路或數字系統數字電子技術的應用。關于數制和碼制學習，主要涉及進制之間的變換，轉換等。當然也強調了二進制的各種運算，以及源碼反碼補碼運用等。幾種常用的編碼，我們主要學的是BCD碼，還有余3碼。

如果說關于數制和碼制學習還看不出和數字電路有何關系，接下來的邏輯代數基礎這章更加靠近我們之后的數字電路學習了，對于數制僅僅只是工具。各種真值表，門電路，邏輯方程等等都全面。本章也有很多需要去記憶的公式定理，比方說基本公式，常用公式以及邏輯代數的基本定理等等。

邏輯函數的表示方法有這幾種：

1、邏輯真值表

2、邏輯函數式

3、邏輯圖

4、波形圖，這些表示方法之間是可以互相轉換的。

邏輯函數的兩種標準形式，最小項和最大項，我們用最小項用的是最多。由于隨著課程學習的深入我們遇到的邏輯函數表達式越來越復雜，自然需要化簡來實現公式的簡化，電路的簡化，于是我們學習到了卡諾圖化簡法，用卡諾圖化簡法大大提高了我們化簡的效率和準確率。

在一些實際電路中我們并不需要一些變量，這些變量或許會影響我的結果或者也不影響，這些變量統稱為無關項，在函數表達式中我們稱之為約束項和任意項。對于無關變量的作用，通常用于化簡以及之后的消除競爭——冒險現象等。

我們有了邏輯代數這一直接數字電路基礎，之后的組合邏輯電路和時序邏輯電路的分析和設計，便更加明確和邏輯。

組合邏輯電路學習我們才真正意義上開始接觸邏輯電路。組合邏輯電路的邏輯功能是任意時刻的輸出僅僅決定于該時刻的輸入；電路結構則是不含有記憶器件。邏輯功能的描述和之前學習表示方法一致，真值表，邏輯方程，邏輯圖和波形圖。對于組合邏輯電路分析方法則是：①逐條寫出電路輸入到輸出的邏輯函數式；②用公式化簡法和卡諾圖化簡法讓函數式化簡；③為了更加直觀可以轉換為真值表形式；④最后分析結果。組合邏輯的設計方法步驟：先邏輯抽象，再寫邏輯函數式，然后選擇器件類型，轉化適當形式。

主要的基本組合邏輯電路不多，比如：普通編碼器，優化編碼器，譯碼器，顯示譯碼器，數據選擇器，加法器（全加器，半加器，一位加法器，多位加法器，多元加法器，超前進位加法器），數值比較器等等。這些都是我們很常用而且很基本的組合邏輯電路。

對于組合邏輯電路中，競爭——冒險現象可以通過接入濾波電容，引入選通脈沖和修改邏輯設計來實現消除競爭冒險現象。

第三篇：數字邏輯電路實驗報告

數字邏輯電路設計

--多功能數字鐘

學院：計算機科學與通信工程 專業： 姓名： 學號：

指導老師：

江蘇大學計算機10 數字邏輯電路設計報告

多功能數字鐘

一、設計任務及要求

（1）擁有正常的時、分、秒計時功能。

（2）能利用實驗板上的按鍵實現校時、校分及清零功能。（3）能利用實驗板上的揚聲器做整點報時。（4）鬧鐘功能

（5）在MAXPLUS II 中采用層次化設計方法進行設計。

（6）在完成全部電路設計后在實驗板上下載，驗證設計課題的正確性。

二、多功能數字鐘的總體設計和頂層原理圖

作為根據總體設計框圖，可以將整個系統分為六個模塊來實現，分別是計時模塊、校時模塊、整點報時模塊、分頻模塊、動態顯示模塊及鬧鐘模塊。

江蘇大學計算機10 數字邏輯電路設計報告

（1）計時模塊

該模塊使用74LS160構成的一個二十四進制和兩個六十進制計數器級聯，構成數字鐘的基本框架。二十四進制計數器用于計時，六十進制計數器用于計分和秒。只要給秒計數器一個1HZ的時鐘脈沖，則可以進行正常計時。分計數器以秒計數器的進位作為計數脈沖。

用兩個74160連成24進制的計數器，原圖及生成的器件如下：

江蘇大學計算機10 數字邏輯電路設計報告

（2）校時模塊

校時模塊設計要求實現校時，校分以及清零功能。

*按下校時鍵，小時計數器迅速遞增以調至所需要的小時位。*按下校分鍵，分計數器迅速遞增以調至所需要的分位。*按下清零鍵，將秒計數器清零。

注意事項：① 在校分時，分計數器的計數不應對小時位產生影響，因而需要屏蔽此時分計數器的進位信號以防止小時計數器計數。

② 利用D觸發器進行按鍵抖動的消除，因為D觸發器是邊沿觸發，在除去時鐘邊沿到來前一瞬間之外的絕大部分時間都不接受輸入，可以消除抖動。

③ 計時采用1HZ的脈沖驅動計數器計數，而校時則需要較高頻率的信號驅動以達到快速校時的目的。因此這兩種脈沖信號就需要兩路選擇器進行選擇，條件即為是否按鍵。

注：D觸發器用于按鍵的消抖，接更高的頻率用于校時和校分，二路選擇器用于區分是正常計時還是校時。

江蘇大學計算機10 數字邏輯電路設計報告

數字，6次一個循環，形成一個掃描序列。利用人眼的視覺暫留則可以同步顯示6個數字。

注：

CLK為時鐘信號，S為計數器的小時，F為分，M為秒，SELOUT為六路選擇器，選擇哪個數碼管工作，SEGOUT為七段譯碼器，使數碼管顯示數字。

器件（6）鬧鐘模塊

注意事項：① 設定的鬧鐘的時間應使用新的計數器進行存儲，與正常的計時互不干擾。

② 與正常計時狀態的顯示切換?？梢栽O定一個按鍵，用于選擇是將計時時間還是將鬧鐘時間送至動態顯示模塊。

③ 應實現一個比較模塊，當計時到與鬧鐘時間相等時，則驅動揚聲器鳴叫。

④ 鬧鐘響聲應限定在一定時間內，且在這段時間內應隨時可以通過按鍵取消鬧時狀態。

鬧鐘調時和分以及正常計時與鬧鐘定時之間的選擇原圖及生成的器件如下：

江蘇大學計算機10 數字邏輯電路設計報告

注：

輸入端CLK為時鐘信號，SD清零，NAOZHONG是使計數器正常計時和鬧鐘定時界面的切換，SE調鬧鐘的小時，SD調鬧鐘的分，輸出端即為鬧鐘的小時和分。

鬧鐘界面和正常計時界面的轉換器件如下：

注：

S表示計時器的時，F表示計時器的分，M表示計數器的秒；

SS表示鬧鐘的時，FF表示鬧鐘的分；Q為計時和鬧鐘兩個界面的切換開關，ABC為輸出的時間。

正常計時時間和設定鬧鐘時間的比較器件如下：

注：

江蘇大學計算機10 數字邏輯電路設計報告

use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt60_06 is port(clk:in std_logic;

clear:in std_logic;

c:out std_logic;

k1,k0:out std_logic_vector(3 downto 0));

end cnt60_06;architecture cnt of cnt60_06 is signal q1,q0:std_logic_vector(3 downto 0);begin

process(clk,clear)

begin

if(clear='1')then

q1<=“0000”;q0<=“0000”;c<='0';

else

if(clk'event and clk='1')then

if(q1=“0101” and q0=“1001”)then-----到59

q1<=“0000”;q0<=“0000”;c<='1';

elsif(q1<“0101” and q0=“1001”)then

q0<=“0000”;q1<=q1+'1';c<='0';

elsif(q0<“1001”)then

q0<=q0+'1';

end if;

end if;

end if;

k1<=q1;

k0<=q0;

end process;end cnt;

用VHDL語言寫的報時器源代碼如下：

library ieee;use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;entity alert_06 is port(f1,f0,m1,m0:in std_logic_vector(3 downto 0);

siga,sigb:out std_logic);

end alert_06;

architecture a of alert_06 is begin siga<='1'when(f1=“0101” and f0=“1001” and m1=“0101” and(m0=“0000” or m0=“0010” or m0=“0100” or m0=“0110” or m0=“1000”))else'0';

0

江蘇大學計算機10 數字邏輯電路設計報告

port(clk:in std_logic;

s :in std_logic_vector(7 downto 0);

f :in std_logic_vector(7 downto 0);

m :in std_logic_vector(7 downto 0);

selout:out std_logic_vector(5 downto 0);

segout:out std_logic_vector(6 downto 0));end display_06;

architecture a of display_06 is signal number:std_logic_vector(3 downto 0);signal sel

:std_logic_vector(5 downto 0);signal seg

:std_logic_vector(6 downto 0);signal q

:std_logic_vector(2 downto 0);begin a:process(clk)begin if(clk'event and clk='1')then q<=q+1;end if;end process a;process(q)begin case q is

when“000”=>sel<=“000001”;when“001”=>sel<=“000010”;when“010”=>sel<=“000100”;

when“011”=>sel<=“001000”;when“100”=>sel<=“010000”;when“101”=>sel<=“100000”;when others=>sel<=“000000”;end case;end process;

process begin if sel =“000001”then

number<=m(3 downto 0);elsif sel=“000010”then

number<=m(7 downto 4);elsif sel=“000100”then

number<=f(3 downto 0);elsif sel=“001000”then

number<=f(7 downto 4);

江蘇大學計算機10 數字邏輯電路設計報告

end switch_06;

architecture a of switch_06 is begin process(Q,s,ss,f,ff,m)Begin

if(Q='1')then

A<=ss;B<=ff;C<=“00000000”;

else

A<=s;B<=f;C<=m;

end if;

end process;

end a;正常計時時間和設定的鬧鐘時間之間的比較的源代碼如下：

library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity comp_06 is port(s,ss,f,ff:in std_logic_vector(7 downto 0);d:out std_logic;Q:in std_logic);end comp_06;architecture behavior of comp_06 is

begin process(Q,s,ss,f,ff)begin if(rising_edge(Q))then if(s=ss and f=ff)then d<='1';

else d<='0';end if;end if;end process;end behavior;

第四篇：數字邏輯電路實驗報告

《數字邏輯電路》實驗報告

第次實驗：

姓名：

學號：

級系班

郵箱：

時間：

正文（由下面八項內容評定每次實驗報告成績）

一、實驗目的本次實驗預期要學習到的知識、方法等

二、實驗原理（背景知識）

本次實驗需要的理論知識背景、實驗環境和工具等前期準備知識，預習時完成的引導性實驗內容一般在此有所體現。

三、實驗器材/環境

本次實驗中使用的硬件器材和軟件環境

四、實驗設計思路（驗收實驗）

驗收實驗的設計流程圖/卡諾圖/真值表/代碼等或其他

五、實驗過程（驗收實驗的過程）

充分截圖，詳細說明實驗過程步驟等

六、實驗結果

簡單介紹本次實驗完成的工作，學到的知識等。

七、實驗中遇到的問題及解決方案

請將已經解決的問題寫在這里，沒有解決的問題也可以保留在這里，但是可能不能立即得到回答，沒有得到回答的問題請在下一次課時向老師和助教當面提問。

八、實驗的啟示/意見和建議

1對本課程或本次實驗的意見建議等，如：實驗內容難度，實驗時間安排，如何提高實驗效果等。

2對本次實驗內容你有沒有讓同學更有興趣的建議，或者如何才能讓你對本次實驗更有興趣？

3你有好的與本次實驗有關的實驗內容建議嗎？比如在日常的學習和生活中遇到的，可以轉換為實驗的內容？

我們將非常感謝你給我們提出意見和建議，這將使我們的課程更加生動有效。

附：本次實驗你總共用了多長時間？包括預習時間、和課堂完成時間。（請大家如實統計，時間長短不影響本次實驗的成績。這個主要用于統計大家的工作時間，粗略確定實驗的難度，為我們以后的實驗設計提供參考。）

感謝大家的觀看和支持！

第五篇：《數字邏輯電路》課程教學大綱

《數字邏輯電路》課程教學大綱

第一章 數制與編碼

在數字電路和計算機中，只用0和1兩種符號來表示欣喜，參與運算的數也是由0和1構成的，即二進制數?？紤]到人類計數習慣，在計算機操作時，一般都要把輸入的十進制數轉換為二進制數后再由計算機處理；而計算機處理的二進制結構也需要轉換為便于人類識別的十進制數然后顯示出來，因此，需要學習不同的數值及轉換方法。

通過這一章的學習，學習者要理解數字電路的特點以及幾種數制之間的轉換方法 進一步學習后續內容打好基礎；

本章的主要教學內容（教學時數安排：8學時）： §1.1 概述

§1.2 數制與編碼 §1.3 編碼

第二章 邏輯代數

本章主要介紹邏輯代數的基本定理和定律，常用公式及三大規則（代入、反演、對偶）。

通過本章的學習熟悉邏輯代數的各種表示方法（真值表、表達式及邏輯圖等），理解各種邏輯門的圖形符號，理解最小項的基本概念及標準與或式的表示方法。掌握邏輯代數變換技巧及邏輯代數化簡方法。

本章的主要教學內容（教學時數安排：8學時）： §2.1 邏輯代數的基本概念 §2.2 邏輯代數的運算法則 §2.3 邏輯代數的表達式 §2.4 邏輯代數的公式簡化法

第三章 門電路

本章介紹典型TTL集成電路的基本工作原理，典型TTL與非門主要外部特性（電壓傳輸特性、輸入特性、輸出特性），OC門和TS門的圖形符號及邏輯功能，及其正確應用的注意事項。

要了解典型TTL集成電路的基本工作原理，要求掌握典型TTL與非門主要外部特性（電壓傳輸特性、輸入特性、輸出特性），熟悉一些主要參數，理解OC門和TS門的圖形符號及邏輯功能，了解其正確應用及注意事項。了解MOS門電路（特別是CMOS門電路）的構成，熟悉邏輯特性。

本章的主要教學內容（教學時數安排：8學時）： §3.1 概述

§3.2 體二極管和三極管的開關特性 §3.3 分立元件門 §3.4 TTL集成門

§3.5 其他類型的雙極型集成電路 §3.6 MOS集成們

第四章 組合邏輯電路

本章主要介紹了掌握組合邏輯電路的分析方法，一些常用的組合邏輯電路，如加法器、數據選擇器、數據分配器等，以及半導體數碼管的基本結構和引腳符號的含義，組合邏輯電路的競爭冒險現象。

通過本章的學習，要掌握組合邏輯電路的分析方法，以識別給定電路的邏輯功能，能設計一些簡單的，常用的組合邏輯電路，掌握編碼器、譯碼器的基本概念及應用方法，了解半導體數碼管的基本結構和引腳符號的含義，了解加法器、數據選擇器、數據分配器的基本原理和應用，了解組合邏輯電路的競爭冒險現象。

本章的主要教學內容（教學時數安排：8學時）： §4.1 概述

§4.2 若干常用的組合邏輯電路

§4.3 基于Verilog HDL的組合邏輯電路設計 §4.4 組合邏輯電路的競爭——冒險現象

第五章 觸發器

本章主要介紹了基本RS觸發器的組成、工作原理、邏輯功能及邏輯功能的描述方法，還有同步觸發器的電路結構，邏輯功能，主要介紹了邊沿JK觸發器、T觸發器、維持阻塞D觸發器集成JK、D觸發器。

通過本章的學習，要理解掌握基本RS觸發器的組成、工作原理、邏輯功能及邏輯功能的描述方法，了解同步觸發器的電路結構，熟記其邏輯符號、邏輯功能，并會熟練運用，掌握主從JK觸發器、T觸發器、維持阻塞D觸發器的邏輯符號，邏輯功能；掌握集成JK、D觸發器的使用常識。

本章的主要教學內容（教學時數安排：8學時）： §5.1概述

§5.2 基本RS觸發器 §5.3 鐘控觸發器 §5.4 集成觸發器

§5.6 觸發器之間的轉換

§5.7 基于Verilog HDL的觸發器設計

第六章 時序邏輯電路

本章主要介紹了時序邏輯電路的概念及與組合邏輯電路的區別，寄存器的電路組成、常見類型及邏輯功能，以及時序邏輯電路的分析方法和設計方法，重點介紹了常見的二進制、十進制計數器工作原理及功能，集成寄存器、計數器的工作原理與設計方法。本章是本課程的重要部分。

通過本章的學習，掌握時序邏輯電路的概念及與組合邏輯電路的區別，掌握寄存器的電路組成、常見類型及邏輯功能，熟練掌握時序邏輯電路的分析方法和設計方法，掌握常見的二進制、十進制計數器工作原理及功能，了解集成寄存器、計數器的使用常識。

本章的主要教學內容（教學時數安排：8學時）： §6.1 概述

§6.2 數碼寄存器和移位寄存器 §6.3 計數器 §6.4 基于Verilog HDL的時序邏輯電路的設計

第七章 脈沖單元電路

本章主要介紹脈沖波形的主要參數，555定時器、單穩態觸發器、施密特觸發器、多諧振蕩器的電路組成、工作原理以及各種觸發器的應用。

通過本章的學習后，要掌握脈沖產生和變換電路的調試方法熟悉脈沖波形的主要參數，掌握單穩態觸發器、施密特觸發器、多諧振蕩器的電路組成和工作特點，掌握555定時器的功能。

本章的主要教學內容（教學時數安排：6學時）： §7.1 概述

§7.2 施密特觸發器 §7.3 單穩態觸發器 §7.4 多諧振蕩器

第八章 數模和模數轉換

本章主要介紹了 A/D與D/A轉換電路的概念及A/D與D/A轉換的區別，A/D與D/A轉換電路組成、常用參數、分辨率和誤差。

通過本章的學習后，要掌握A/D與D/A轉換電路的概念及A/D與D/A轉換的區別，掌握A/D與D/A轉換電路組成、常用參數、分辨率和誤差，熟練掌握轉換的使用環境和特定型號。

本章的主要教學內容（教學時數安排：6學時）： §8.1 概述 §8.2 數模轉換 §8.3 模數轉換

第九章 程序邏輯電路

半導體存儲器是程序邏輯電路中的主要組成部分。本章主要介紹了程序邏輯電路的結構和特點，然后系統的介紹了半導體存儲器的工作原理和使用方法。

通過本章的學習后，要了解程序邏輯電路的結構和特點，并掌握半導體存儲器的工作原理和使用方法

本章的主要教學內容（教學時數安排：4學時）： §9.1 概述

§9.2 隨機存儲器 §9.3 只讀存儲器

§9.4 程序邏輯電路的應用

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