第一篇：邏輯設計心得

序

很早之前就想對這幾個月工作經歷寫的東西，一是作為自己的總結，二是自己也很 想將自己這段時間的一些經歷和大家分享一下，希望對初學者而言能使得他們能少走一 些彎路。只是公司里的事情很多，最近經常加班，所以一直拖到現在。

能來到這家公司應該是一種緣份--緣起NIOS。當初三月份altera來我們學校建立SO PC實驗室的時候自己還不知道NIOS是什么東西，只是想在altera的FAE講完NIOS后多問他 幾個時序約束的問題，然后拷一份PPT回去。但是想不到因為那一份NIOS的培訓資料，我 認識了edacn上的cawan，他給我講了很多NIOS的東西，之后是丁哥在SOC版帖了位NIOS大 賽的通知，然后我和隊友就去報了名，并去川大參加了NIOS的培訓，認識了峻龍的FAE------o|> | | | / clk |--------|---------10)禁止用計數器分頻后的信號做其它模塊的時鐘，而要用改成時鐘使能的方式，否則這種時鐘滿天飛的方式對設計的可靠性極為不利，也大大增加了靜態時序分析的 復雜性。如FPGA的輸入時鐘是25M的，現在系統內部要通過RS232與PC通信，要以rs232_ 1xclk的速率發送數據。不要這樣做： always(posedge rs232_1xclk or negedge rst_n)begin...end 而要這樣做：

always(posedge clk_25m or negedge rst_n)begin...else if(rs232_1xclk == 1'b1)...end 11)狀態機要寫成3段式的(這是最標準的寫法)，即...always @(posedge clk or negedge rst_n)...current_state <= next_state;...always @(current_state...)...case(current_state)...s1: if...next_state = s2;......always @(posedge clk or negedge rst_n)...else a <= 1'b0;c <= 1'b0;c <= 1'b0;//賦默認值 case(current_state)s1: a <= 1'b0;//由于上面賦了默認值，這里就不用再對b、c賦值了

s2: b <= 1'b1;s3: c <= 1'b1;default:......3.ALTERA參考設計準則

1)Ensure Clock, Preset, and Clear configurations are free of glitch es.2)Never use Clocks consisting of more than one level of combinatori al logic.3)Carefully calculate setup times and hold times for multi-Clock sy stems.4)Synchronize signals between flipflops in multi-Clock systems when the setup and hold time requirements cannot be met.5)Ensure that Preset and Clear signals do not contain race conditio ns.6)Ensure that no other internal race conditions exist.7)Register all glitch-sensitive outputs.Synchronize all asynchronous inputs.9)Never rely on delay chains for pin-to-pin or internal delays.10)Do not rely on Power-On Reset.Use a master Reset pin to clear al l flipflops.11)Remove any stuck states from state machines or synchronous logic.其它方面的規范一時沒有想到，想到了再寫，也歡迎大家補充。

如何提高電路工作頻率

對于設計者來說，我們當然希望我們設計的電路的工作頻率（在這里如無特別說明，工作頻率指FPGA片內的工作頻率）盡量高。我們也經常聽說用資源換速度，用流水的 方式可以提高工作頻率，這確實是一個很重要的方法，今天我想進一步去分析該如何提 高電路的工作頻率。

我們先來分析下是什么影響了電路的工作頻率。

我們電路的工作頻率主要與寄存器到寄存器之間的信號傳播時延及clock skew有關。在FPGA內部如果時鐘走長線的話，clock skew很小，基本上可以忽略, 在這里為了簡 單起見，我們只考慮信號的傳播時延的因素。

信號的傳播時延包括寄存器的開關時延、走線時延、經過組合邏輯的時延（這樣劃 分或許不是很準確，不過對分析問題來說應該是沒有可以的），要提高電路的工作頻率，我們就要在這三個時延中做文章，使其盡可能的小。

我們先來看開關時延，這個時延是由器件物理特性決定的，我們沒有辦法去改變，所以我們只能通過改變走線方式和減少組合邏輯的方法來提高工作頻率。1.通過改變走線的方式減少時延。

以altera的器件為例，我們在quartus里面的timing closure floorplan可以看到有 很多條條塊塊，我們可以將條條塊塊按行和按列分，每一個條塊代表1個LAB，每個LAB里 有8個或者是10個LE。它們的走線時延的關系如下：同一個LAB中（最快）< 同列或者同 行 < 不同行且不同列。

我們通過給綜合器加適當的約束（不可貪心，一般以加5%裕量較為合適，比如電路 工作在100Mhz，則加約束加到105Mhz就可以了，貪心效果反而不好，且極大增加綜合時 間）可以將相關的邏輯在布線時盡量布的靠近一點，從而減少走線的時延。（注：約束 的實現不完全是通過改進布局布線方式去提高工作頻率，還有其它的改進措施）2.通過減少組合邏輯的減少時延。

上面我們講了可以通過加約束來提高工作頻率，但是我們在做設計之初可萬萬不可 將提高工作頻率的美好愿望寄托在加約束上，我們要通過合理的設計去避免出現大的組 合邏輯，從而提高電路的工作頻率，這才能增強設計的可移植性，才可以使得我們的設 計在移植到另一同等速度級別的芯片時還能使用。

我們知道，目前大部分FPGA都基于4輸入LUT的，如果一個輸出對應的判斷條件大于 四輸入的話就要由多個LUT級聯才能完成，這樣就引入一級組合邏輯時延，我們要減少組 合邏輯，無非就是要輸入條件盡可能的少，這樣就可以級聯的LUT更少，從而減少了組 合邏輯引起的時延。

我們平時聽說的流水就是一種通過切割大的組合邏輯（在其中插入一級或多級D觸發 器，從而使寄存器與寄存器之間的組合邏輯減少）來提高工作頻率的方法。比如一個32 位的計數器，該計數器的進位鏈很長，必然會降低工作頻率，我們可以將其分割成4位和 8位的計數，每當4位的計數器計到15后觸發一次8位的計數器，這樣就實現了計數器的切 割，也提高了工作頻率。

在狀態機中，一般也要將大的計數器移到狀態機外，因為計數器這東西一般是經常 是大于4輸入的，如果再和其它條件一起做為狀態的跳變判據的話，必然會增加LUT的級 聯，從而增大組合邏輯。以一個6輸入的計數器為例，我們原希望當計數器計到111100后 狀態跳變，現在我們將計數器放到狀態機外，當計數器計到111011后產生個enable信號 去觸發狀態跳變，這樣就將組合邏輯減少了。

上面說的都是可以通過流水的方式切割組合邏輯的情況，但是有些情況下我們是很 難去切割組合邏輯的，在這些情況下我們又該怎么做呢？

狀態機就是這么一個例子，我們不能通過往狀態譯碼組合邏輯中加入流水。如果我 們的設計中有一個幾十個狀態的狀態機，它的狀態譯碼邏輯將非常之巨大，毫無疑問，這極有可能是設計中的關鍵路徑。那我們該怎么做呢？還是老思路，減少組合邏輯。我 們可以對狀態的輸出進行分析，對它們進行重新分類，并根據這個重新定義成一組組小 狀態機，通過對輸入進行選擇(case語句)并去觸發相應的小狀態機，從而實現了將大的 狀態機切割成小的狀態機。在ATA6的規范中（硬盤的標準），輸入的命令大概有20十種，每一個命令又對應很多種狀態，如果用一個大的狀態機（狀態套狀態）去做那是不可 想象的，我們可以通過case語句去對命令進行譯碼，并觸發相應的狀態機，這樣做下來 這一個模塊的頻率就可以跑得比較高了。

總結：提高工作頻率的本質就是要減少寄存器到寄存器的時延，最有效的方法就是 避免出現大的組合邏輯，也就是要盡量去滿足四輸入的條件，減少LUT級聯的數量。我們 可以通過加約束、流水、切割狀態的方法提高工作頻率。

第二篇：控制邏輯設計_教案

11章 控制邏輯設計

一．定義對話模塊

對話程序主要是應用于PBO,PAI.POV（F1幫助事件）.POH（F4幫助事件）三個事件中。

對話程序主要的定義方式為：

Module name output.…….Endmodule.Module name input.…….Endmodule.定義好的對話模塊是不專屬與任何一個事務屏幕，而是可以在任意一個事務屏幕中調用。通過系統變量sy-dynnr來獲得當前調用對話模塊的屏幕號。

二．調用對話模塊

調用對話模塊的語法：

Module mod.事物程序的執行流程：P366。

三．無條件調用

無條件的調用，主要應用與back,exit,cancel 這幾個按鈕當中。

無條件調用的意義：

在用戶進行操作時，在不可避免的情況下不知道如何輸入數據和進行了誤操作，進入了一個無法操作的界面，而此界面又會有一些輸入的檢查，所以直接按后退或者退出的按鈕時，不會進行后退的功能。因此出現了無條件調用。無論用戶輸入滿足系統檢查與否，該模塊都將首先被其調用。

無條件調用的定義方式：

1.首先set pf-status 中設置一個BACK的按鈕。然后雙擊該功能代碼或者通過goto→object list → function list 進行設定。2.將該功能碼的類型更改成E的類型。3.在接收和處理此功能的方式為：

a)在邏輯流中PBO事件里添加一個新的module。如：module mod at exit-command.(將功能碼的類型定義為E類型以后。必須使用此類型進行處理)b)在程序中處理的方式為：

Module mod input.If ok_code = ‘BACK’.Clear ok_code.Leave to screen 0.Endif.Endmodule.四．數據傳輸控制

1.系統自動傳輸

系統自動傳輸的主要方式為，將屏幕中的字段與ABAP程序中的字段同名。那么在屏幕的PBO執行中。如果ABAP中的字段進行了初始化，那么在PBO執行結束時，屏幕中的字段自動被進行了初始化。

2.模塊條件調用

1）單字段條件調用

Field dynpfield Module mod on input.Dynpfield :為屏幕中字段的名字。

Module：為ABAP中處理條件的module名。

另外一種形式：

Field dynpfield Module mod On Request.這種形式是只有在用戶對該字段進行輸入值時，才調用ABAP模塊。任何形式的手工輸入都會觸發On Request 條件，系統將下列設置字段的方式視為手工輸入：

a)實際用戶輸入。

b)通過set parameter字段輸入（手工和自動兩種）.c)通過hold data 功能設置字段輸入（在菜單system→user profile→hold data中設置）

d)用于事物調用時的參數輸入(call transaction…..using)。e)用于整個定制系統的全局字段。

2）組合字段條件調用

Chain.Field: f1, f2 …………

Module mod1 on chain-input | chain-request.Field: g1, g2………….Module mod2 on chain-input | chain-request.Endchain.其中chain-input 和chain-request 與單字段條件調用中的on input 和 on request類似。兩種的區別在于，如果field語句中的任意一個字段滿足條件，則觸發位于該字段之前的模塊。對于on chain-input，如果鏈中的任意字段包含初始值（空或零）以外的值，則調用ABAP模塊。對于on chain-request，如果鏈中的任一字段的值發生用戶輸入時間，則調用ABAP模塊，所以當fi之一滿足條件時，mod1被調用，當fi或gi滿足條件時，mod2調用。

五． 輸入檢查

1.檢查單個字段

field spfli-airpfrom MODULE check_fr_airport.module check_fr_airport input.select single * from sairport into it_spfli where id = spfli-airpfrom.if sy-subrc <> 0.MESSAGE e003(zp)WITH spfli-airpfrom.ENDIF.endmodule.2.檢查多個字段

Chain.Field: spfli-carrid, spfli-connid.Module check_flight.Endchain.如果二者之一出現錯誤，將觸發錯誤消息，兩個字段也均可輸入。

第三篇：數字邏輯設計報告

《數字邏輯課程設計》

姓名: 宋國正 班級：計142 學號：149074056

2016年9月25日

一、設計任務要求

數字時鐘是由振蕩器、分頻器、計秒電路、計分電路、計時電路組成。計時采用24h和12h兩種。當接通電源或數字鐘走時出現誤差，都需要對數字鐘作時、分、秒時間校正。本次設計的具體要求如下：

1、顯示時、分、秒的十進制顯示，采用24小時制。

2、校時功能。

3、整點報時。

二、設計思路

1、數字鐘的組成原理圖

數字式電子鐘實際上是一個對標準1Hz 進行計數的計數電路!秒計數器滿60 后向分計數器進位，分計數器滿60 后向時計數器進位, 時計數器按24翻1 規律計數, 計數輸出經譯碼器送LED 顯示器,由于計數的起始時間不可能與標準時間一致,故需要在電路上加上一個校時電路。

同時標準的1Hz時間信號必須做到準確、穩定，通常使用石英晶體振蕩器電

路構成。

時顯示器

分顯示器 秒顯示器

時譯碼器

分譯碼器

秒譯碼器

時計數器

時計數器 時計數器

校時電路

振蕩器

分頻器

2、數字鐘設計方案

為完成上述功能，可以把數字鐘系統劃分為三部分：時針源（即標準秒鐘的產生電路）主體電路，擴展電路。主體電路EDA 設計又可劃分為計時電路、校時電路、譯碼顯示電路3部分。

3、底層電路設計

時針源——晶體振蕩器電路給數字式電子鐘提供一個頻率穩定、準確的32768Hz的方波信號,將32768Hz的高頻方波信號經32768次分頻后得到1Hz 的方波信號供秒計數器進行計數,實現該分頻功能的計數器相當于15 級二進制計數器。

計時電路——時間計數器電路由秒個位、秒十位計數器，分個位、分十位計數及時個位、時十位計數電路構成。其中，秒個位和秒十位計數器，分個位和分十位計數為六十進制計數器，而根據設計要求時個位和時十位構成的為二十四進制計數器，時間計數單元共有：時計數，分計數和秒計數3部分，根據設計要求時計數單元為一個二十四進制計數器，共輸出為兩位8421BCD碼形式；分計數和秒計數單元為六十進制計數器!共輸出也為兩位8421BCD碼。圖1和圖2 分別給出了60進制計數器和24進制邏輯圖。

圖

一、60進制計數器

圖

二、24進制計數器

校時電路——當剛接通電源或走時出現誤差時都需要對時間進行校正。對時間的校正是通過截斷正常的計數通路，而用頻率較高的方波信號加到其需要校正的計數單元的輸入端!這樣可以很快使校正的時間調整到標準時間的數值，這時再將選擇開關打向正常時就可以準確走時了。如圖3所示為時、分、秒校時的校時電路。在校時電路中，其實現方法是采用計數脈沖和計數使能來實現校時的。

譯 碼 顯 示 電 路——為了將計數器輸出的8421BCD碼顯示出來，須用顯示譯碼電路將計數器的輸出數碼轉換為數碼顯示器件所需要的輸出邏輯和一定的電流，這種譯碼器通常稱為七段譯碼顯示驅動器電路，本設計可選器件7447為譯碼驅動電路。譯碼驅動電路將計數器輸出的8421BCD碼轉換為數碼管需要的邏輯狀態，并且為保證數碼管正常工作提供足夠的工作電流。

4、數字鐘頂層電路設計

首先按前面的設計方案進行低層模塊的設計與編輯仿真，正確無誤后，即可將設計的低層模塊轉化為與之相對應的元件符號，而后我們就可以用這些元件符號來設計數字鐘的頂層原理圖，如圖4所示。本設計中要仿真的對象為數字鐘，須設定一個1Hz的輸入時鐘信號和一個校時脈沖SET,模擬的設置開關信號MODE的波形,為了能夠看到合適的仿真結果,假定網絡時間(Girl Size)為10.0ns，總模

擬的時間（END TIME）為3ms。

三、軟件仿真 1、60進制計數器的仿真結果如下：

60進制計數器仿真波形圖 2、24進制計數器仿真結果如下：

24進制計數器仿真波形圖

3、數字鐘的頂層電路仿真結果如下：

數字鐘的頂層電路波形仿真圖

四、討論

數字時鐘基于MAX+ plus II設計, 經過軟件仿真并下載到硬件(電子EDA 10

實驗開發系統)實現, 結果表明本設計是合理可行的,但是感覺很繁瑣，是不是可以考慮一種過程簡單一點的呢？通過查閱大量資料發現是可以的。其另一種設計思想及方法是以語言描述為主, 原理圖設計相結合。但是使用過多可能會導致編譯失敗。所以在設計的過程中，如何取舍是一個難題，本人認為對于我這樣基礎不是很扎實的，采用前者是比較合理的。

五、參考文獻

（1）張輝宜，數字邏輯 中國科學技術大學出版社

（2）廖裕評，陸瑞強,CPLD數字電路設計__使用 MAX+Plus II[M],北京:清華大學出版社

六、心得體會

我學到了很多東西，掌握了數字邏輯的各種設計方法

第四篇：邏輯設計工程師崗位職責

1.根據項目需求完成相應的PLD、FPGA程序設計、優化及調試等工作。

2.根據要求書寫規范的編程手冊、調測報告等文檔。

3.配合硬件工程師進行調測。

第五篇：數字電路與邏輯設計實驗報告

實驗 報告書

課程名稱

數字電路與邏輯設計

專

業

計算機科學與技術

班

級

姓

名

劉

騰

飛

學

號

09030234

指導教師

王

丹

志

成績

2010年 年 11月 月 10 日

實驗題目：

譯碼器、數據選擇器及其應用

一、實驗目的 1、掌握中規模集成譯碼器與數據選擇器的邏輯功能與使用方法

2、熟悉數碼管的使用 3、學習用數據選擇器構成組合邏輯電路的方法 二、實驗原理 1 1、中規模集成譯碼器 74 LS 138

74LS138是集成3線－8線譯碼器，在數字系統中應用比較廣泛。圖-1是其引腳排列。其中 A2、A1、A0為地址輸入端，0Y～ 7Y為譯碼輸出端，S1、2S、3S為使能端。

圖-1 74LS138真值表圖-2如下：

圖-2 74HC138工作原理為：當S1=1，S— 2+S — 3=0時，器件使能，電路完成譯碼功能，輸出低電平有效。當S=0，S— 2+S — 3=X時，或S1=1, S— 2+S — 3=1,譯碼器被禁止，所有輸出同時為1 2 2、雙4 4 選1 1 數據選擇器

74LS153 ?

所謂雙4選1數據選擇器就是在一塊集成芯片上有兩個4選1數據選擇器。引腳排列如圖-3所示，功能表如圖-4所示。

圖-3

輸入 輸出 S—

A1 A0 Q 1 0 0 0 0 X 0 0 1 1 X 0 1 0 1 0 D0 D1 D2 D3 圖-4

1S—、2S — 為兩個獨立的使能端；A1、A0為兩個公用的地址輸入端；1D0~1D3和2D0~2D3分別為兩個4選1數據選擇器的數據輸入端；Q1、Q2為兩個輸出端。

當使能端1S—（2S —）=1時，多路開關被禁止，無輸出，Q=0。

當使能端1S—（2S —）=0時，多路開關正常工作，根據地址碼A1、A0的狀態，將相應的數據D0~D3送到輸出端Q。3、8 8 選1 1 數據選擇器 74LS151

74LS151為互補輸出的8選1數據選擇器，引腳排列如圖-5所示，功能表如圖-6所示。

圖-5

圖-6 選擇控制端（地址端）為A2~A0，按二進制譯碼，從8個輸入數據D0~D7中，選擇一個需要的數據送到輸出端Q，S— 為使能端，低電平有效。

使能端S— =1時，不論A2~A0狀態如何，均無輸出，多路開關被禁止。

使能端S— =0時，多路開關正常工作，根據地址碼A2、A1、A0的狀態選擇D0~D7中某一個通道的數據輸送到輸出端Q。

三、實驗設備及器件 ●

硬件：PC機一臺 ●

軟件：QuartusⅡ5.0集成開發環境 四、實驗內容 1.使用74LS138實現邏輯函數 F=A’B’C’+AB’C’+ABC 2.使用74LS151實現邏輯函數 F=AB’+A’B+AB 3.使用74LS153實現邏輯函數 F=A’BC+AB’C+ABC’+ABC

五、實 驗過程 1、使用74LS138實現邏輯函數 F=A’B’C’+AB’C’+ABC ① 由74LS138功能表（圖-1）可知電路圖連接如圖-7所示

圖-7 ② 經編譯檢查無錯（圖-8）

圖-8

③ 對其進行仿真，設置好一定仿真時間區域與輸入波形后啟動仿真器得仿真結果如圖-9

圖-9 2、使用74LS151實現邏輯函數F=AB’+A’B+AB

①將輸入變量C、B、A作為8選1數據選擇器的地址碼A2、A1、A0。使8選1數據選擇器的各個數據輸入D0~D7分別與函數F的輸出值一一對應，即A2A1A0=CBA、D0=D2=D3=0、D0=D4=D5=D6=D7=1則輸出Q便實現了函數AB’+A’B+AB接線圖如圖-10

圖-10 ②經編譯檢查無錯（圖-11）

圖-11 ③對其進行仿真，設置好一定仿真時間區域與輸入波形后啟動仿真器得仿真結果如圖-12

圖-12 3、使用74LS153實現邏輯函數 F=A’BC+AB’C+ABC’+ABC

①函數F有3個輸入變量A、B、C，而數據選擇器有2個地址端A1、A0少于數據函數輸入變量個數，在設計時可任選A接A1，B接A0。接線如圖-13

圖-13

②經編譯檢查無錯如圖-14

圖-14 ③對其進行仿真，設置好一定仿真時間區域與輸入波形后啟動仿真器得仿真結果如圖-15

圖-15 六、實驗心得 通過這次試驗，我熟練掌握了74LS138譯碼器、74LS151和74LS153數據選擇器的使用特點和方法。加強了對這些知識的了解，熟練掌握了QuartusⅡ5.0集成開發環境的使用。