第一篇：集成電路_Spice,Spectre仿真總結（推薦）

集成電路_Spice,Spectre仿真總結

Designers-Guide to Spice and Spectre 1995 USA Designers-Guide to Spice and Spectre — Ken Kundert 11.1 緒論 1.為什么要讀這本書 ① 該書是介于算法和教你如何操作軟件之間的一本書可以幫助你更好的使用Simulator的設置。② Simulator仿出的結果可靠不精確不是否收斂應該如何處理如何設置 ③ 讀完這本書你應該會 1 Simulator如何計算結果 2 Simulator會產生何種錯誤如何識別 3 如何提高仿真精度 4 如何克服不收斂的情況 5 對于一些特殊電路會產生什么錯誤如何識別 6 明白仿真器里設置convergenceerror control的一些重要參數 7 能知道仿真器的錯誤信息出在什么地方如何解決 2.電路仿真軟件的發展歷史 ① 直接方法求出電路的微分方程組用數值積分方法差分化然后用牛頓迭代法求解非線性代數方程組。?是最準確可靠最通用的方法 ② Explicit integration methods ?方法問題很多 ③ relaxiton methods ?方法問題很多 3.Spice Options ① Global Options: Abstol控制電流默認為1pA Vntol控制電壓默認為1uV Reltol相對誤差對于牛頓收斂準則和截斷誤差準則同時起作用默認10-3對于重要電路這個應該設置小一些比如說10-5或者10-6Gmin防止非線性器件關斷后的浮空節點默認為10-12 Ω-1LimptsPivrelPivtol無用處 ② DC Analysis Options: ltl1DC工作點最大牛頓迭代次數默認100 ltl2DC Sweep最大牛頓迭代次數默認50 ltl6Source Stepping的最大步長數 增加以上3個值可以增加DC牛頓迭代收斂但是會降低速度。③ Transient Analysis Options: 1Designers-Guide to Spice and Spectre 1995 USA maxnnprednQtQtTrtolreltolQChgtolα?lt??? Chgtol控制LTE見上面式子 ltl3瞬態過程最小牛頓迭代次數默認為4 ltl4瞬態過程最大牛頓迭代次數默認為10 ltl5整個瞬態過程總的牛頓迭代次數的最大值默認為5000 lvltim設置時間步長控制算法。lvltim1不使用LTE控制步長lvltim2使用LTE控制步長。默認為2 MaxordGear的階數默認2最高6。建議不要使用高階Gear方法。Method可選擇Trapezoidal和Gear Tmax默認TmaxTstop?Tstart/50同時Tmax不超過最短傳輸線的延遲時間。這個參數一般應該設小一些具體如何設置看本文的傅利葉分析一章。Tstep對傅利葉分析有影響。對結果波形有影響。Trtol默認為7不允許變小只能不變或者變大。見本文瞬態分析一章。UicUic0spice默認相當于skipdcnospectre默認仿真器計算DC工作點當有接地電感時這個會導致電感中大電流和瞬態初始的大電壓。Uic1相當于skipdcyes不計算工作點按照規定設置工作點。這個的一般問題是會導致初始不連續。增加ltl4可以幫助瞬態牛頓迭代過程的收斂。4.Spectre Options ① Global Options: Approx 允許Cadence對器件的模型公式做小的近似可以加快仿真速度 Diagnose 可以幫助診斷電路默認是關閉的。因此可以顯示仿真過程中的一些不尋常的事件幫助收斂。推薦打開。Gmin 防止非線性器件關斷后的浮空節點默認為10-12 Ω-1Homotopy 使用連續性方法計算DC工作點或者瞬態仿真的初始值。可以選擇nonegminsourceptrandptranall。默認值是all也就是使用任何可以選擇的方法實現收斂。一般all是最好的所以這個選項不要動。iabstolvabstol 控制電壓和電流和spice一樣。Reltol 通用誤差控制非常的常用和重要。limit 幫助牛頓迭代收斂的輔助算法。可選擇devdeltalog。默認是dev即指定限制的是device。這個一般不要動。Macromodels 默認是no。當仿真宏模型時選擇yes可以幫助收斂可以容忍宏模型仿真中出現的一些不連續和怪異的事情。Opptcheck 檢查電路中每個器件的一些參數和電壓電流是否超過允許范圍會報warning。2 Designers-Guide to Spice and Spectre 1995 USA Pivabs 控制Jacobian距陣的一個量。默認值為0。Pivotdc 控制Jacobian距陣的一個量默認是disable。Pivrel 控制Jacobian距陣的一個量默認是10-3。rforce 用在nodesetsnodeforcesinitial conditions時候。如果rforce的出現引起初始偏置不準確那么可以減小rforce。注在nodesetsnodeforcesinitial conditions情況下都要使用rforce進行偏置。② DC Analysis Options: Check 檢查器件的工作參數是否超出soft limits的范圍和opptcheck基本相同的作用 spectre中的一個新概念類似與tran中的initial conditon強制限定節點電壓或者支路電流。目的是給出一個獨立的解因此該解一般是不平衡的。有4個選項nonenodedevall默認是none也就是不強制限定任何節點電壓和支路電流電路的工作點完全由求解方程得到。forcenone 不強制限定任何節點電壓和支路電流。forcenode 采用Initial conditon中設置的值強制限定節點電壓和支路電流。forcedev 采用device中設置的值強制限定節點電壓和支路電流。比如說電容初始電壓和電感初始電流。forceall 同時采用Initial conditon中和device中設置的值強制限定節點電壓和支路電流。force 這里會有一個問題當選擇forceall的時候Initial conditon中和device中設置的值會不會沖突比如說電容電壓和節點電壓。實驗結果是spectre會報warning說兩個值不一致然后忽略掉Initial conditon而采用device中設置的值。homotopy DC中的homotopy會覆蓋Global中的homotopy但作用是一樣的。Maxiters DC分析中牛頓迭代的最大次數默認150一般不需要改。Maxsteps DC分析中當采用homotopy時最大步長數默認10000不需要修改。Readforce 采用文件的形式定義nodeforce。可以手動定義也可以采用spectre仿真出的文件。Readns 采用文件的形式定義nodesets。可以手動定義也可以采用spectre仿真出的文件。Restart 默認值是restartyes但當需要進行一系列仿真比如說acdctran等的時候restartno會有用處。一般不要動這個選項。不管是設置restartyes還是nospectre都照樣計算初始的工作點唯一不同的是牛頓迭代的初始 3Designers-Guide to Spice and Spectre 1995 USA 起點不一樣罷了。注restart和prevoppointacxfspstbzp等skipdctran是不一樣的。ac仿真中的prevoppointyes表示強制不進行初始dc工作點計算直接采用前面某個仿真的最后結果作為ac的初始工作點。tran仿真中的skipdcyes表示強制不進行初始dc工作點計算直接采用給定的initial condition作為初始工作點沒有給定initial condition的認為是0。而restartyesno只是影響牛頓迭代的初始起點的取法spectre還是照樣計算初始的dc工作點。write dc分析牛頓迭代的初始點存儲initial guess writefinal dc分析牛頓迭代的最終值存儲final value 注DC分析的write和write final的文件spectre.dicspectre.dfc可以作為readnsreadforcereadic使用。③ Transient Analysis Options Cmin 指定每個節點的最小電容默認值為0。但當出現收斂問題時候可以把Cmin設為1fF左右幫助收斂。Errpreset 可以選擇conservativemoderateliberal。詳細說明見后面。和dc中的force功能相似用于tran中。有4個選項dcnodedevall默認是all這個和dc中的force默認是none是不一樣的。Icdc 求解dc的值作為Ic也就是不采用用戶設置的初始值 Icnode 采用Initial conditon中設置的值作為初始值 Icdev 采用device中設置的值作為初始值。比如說電容初始電壓和電感初始電流。Icall 同時采用Initial conditon中和device中設置的值作為初始值。Ic 這里會有一個問題當選擇Icall也就是默認狀態的時候Initial conditon中和device中設置的值會不會沖突比如說電容電壓和節點電壓。實驗結果是spectre會報warning說兩個值不一致然后忽略掉Initial conditon而采用device中設置的值。這個和dc中的forceall是一樣的Iteratio 和spice中的Trtol功能一樣控制LTE默認值取決于errpreset。具體用法見后面。Maxiters 瞬態分析牛頓迭代的最大次數。對于一些連續性較差的電路比如說含有宏模型增加Maxiters可以增加收斂性。默認值為5推薦值為50。Maxstep 指定最大步長。一般來說要得到較好的精度首先得減小reltol然后指定maxstep。但是當具有谷底效應的時候比如說osc的起振過程reltol不能有效的控制步長此時步長完全由maxstep決定才能得到較好的結果。4 Designers-Guide to Spice and Spectre 1995 USA Method 數值積分方法eulertraptraponlygear2gear2onlytrapgear2 Readic 類似于dc分析中的readforce。采用文件的形式定義ic。可以手動定義也可以采用spectre仿真出的文件。Readns 類似于dc分析中的readns。采用文件的形式定義nodesets。可以手動定義也可以采用spectre仿真出的文件。Relref 默認值由errpreset決定。從強到弱排為pointlocalalllocalsigglobalallglobalRestart 默認是restartyes和dc中的用法一樣 Skipdc 默認是no。具體用法見后面。如果需要使用skipdc推薦用autodc。Step 默認值由errpreset決定。主要用途是控制非狀態變量信號的精度。write tran分析初始工作點的存儲這個和dc的write是不一樣的 writefinal tran分析完成后最終值存儲final value 注瞬態分析的write和write final的文件spectre.icspectre.fc可以作為readnsreadforcereadic使用。5Designers-Guide to Spice and Spectre 1995 USA 1.2 DC分析 1.DC解的個數和特性 ① 電路的DC解可能不止一個 ② 仿真器沒法自動判斷解的穩定性因此得到的解可能是穩定的也可能是不穩定的 2.DC分析中收斂最重要其次是精度因為只要收斂一般精度夠 3.現代電路軟件組織方程組的方法modern nodal analysis節點分析方法 4.求解非線性方程的收斂準則 ① 牛頓更新收斂準則update convergence criteria 1maxkknnnvvreltolvvabstol??lt? 這里1maxmaxkknnvvv?n ② 牛頓殘余收斂準則residue convergence criteria maxknnfvreltolfiabstollt? 一般reltol10-3 vabstol1uV iabstol1pA 這里兩個準則都是必需的。如果節點阻抗低則小電壓引起大電流因此殘余收斂準則處理的是電流起作用如果節點阻抗高則小電流引起大電壓因此更新收斂準則處理的是電壓起作用。5.牛頓迭代收斂的3個條件這3個條件任何一條都可能不滿足 ? ? 連續可微V0充分接近于V×解V×是惟一的 6.大電路收斂更困難 7.3大問題解不唯一不止一個解解不收斂找不到解解不精確。后面逐一尋找。① 解不惟一NodesetNodeforceinitial condition被用在nodeforce中這里用 到rforce。設置Gmin ② 解不收斂使用nodesets增加Gminiabstolvabstolreltol增加迭代次數Maxiters使用homotopy方法。③ 解不精確減小Gmin可以設為0減小reltoliabstolvabstol 8.解不惟一 ? Jacobi matrix奇異沒法迭代 由于器件模型或者電路參數造成的解不惟一spectre沒辦法查出來由于拓撲結構造成的可以查出來。9.解不惟一如何解決? NodesetNodeforceinitial condition被用在nodeforce中 ④ Nodeset對DC和Transient都有作用Nodeforce僅對DC有作用 ⑤ Nodeset僅作為收斂輔助用如果電路有惟一解它不影響該解的唯一性。而Nodeforce直接作為解在該節點的值因此直接破壞了解的惟一性。事實上 6 Designers-Guide to Spice and Spectre 1995 USA Nodeforce產生的解是非平衡的。Nodeset產生的是平衡的。10.gmin的作用將非線性器件的端子上并聯gmin的電阻使得解唯一讓Jacobi距陣非奇異。對于浮空節點spectre自動將該節點連接電阻gmin到地。默認情況下gmin1e-12 Ω-1 rforce的作用對于nodeforcenodesetsinitial condition里面設置的電壓用一個理想電壓源串聯rforce然后偏置到該節點。默認情況下rforce1 Ω 11.當用牛頓方法求解失敗不收斂改用homotopy方法continuation方法求解 fvλλ0 ← 引入參數讓參數從0到1變化 幾種通用方法source stepping/gmin stepping/pseudo stepping/dptran sourcegmin的方法會受到不連續折回分叉的影響而dptran/ptran的方法雖然連續但是加入的電容有可能使電路振蕩。12.DC不收斂怎么辦 ① 解決方法diagnoseyes使用nodeset增加iabstol和gmin可能會影響精度增加迭代次數maxiters改變rforce看restartyes是否有效果使用tran仿真來尋找DC點請參考后面 ② 一般來說當DC不收斂而且不收斂不是由于拓撲結構元件參數等原因引起的時候采用的方法是逐漸的DC掃描某些參數比如說sourcegminbf等等或者是采用瞬態分析掃描時間。也就是所謂的連續性方法。13.如何改善DC的精度 ① 影響的原因2個gmin和收斂準則 1 對于某些電路利用節點上存儲的電荷工作節點希望它浮空比如說電荷存儲器件不能容忍通過gmin損失的電荷這種情況下應該設置gmin0。不過這樣可能導致Jacobi距陣奇異。2 牛頓殘余收斂準則針對的是KCL定律相當于節點電流有一點的誤差不守恒。對于高阻抗節點即是小的電流誤差會導致很大電壓誤差 ② 解決方法減小reltol這是通用方法同時保持iabstol和vabstol合理使用nodeset如果gmin影響則設置gmin0 14.restarting from a previous solution關于restart的設置問題 仿真A 仿真B 初始值1-------------gt初始值2----------------gt ① 如果初始值1是正確合理的而仿真A改變了初始值1比如說瞬態仿真即2≠1那么仿真B應該從1啟動因此必需設置restartyes。典型的例子是先仿DC再仿Tran再仿AC。由于Tran改變了DC的工作點因此AC仿真就不正確了默認從2啟動此時再AC中要設置restartyes此時從1啟動 ② 如果是掃描過程比如說參數掃描尋找DC工作點那么2才是合理需要的因此仿真應該從2啟動因此設置restartno默認是no 7Designers-Guide to Spice and Spectre 1995 USA 15.極小的浮空電阻使得KCL不滿足absolute convergence criteria再spice中沒有關于KCL的收斂準則因此極不可靠。spectre兩個都有可靠 1.3 AC分析包括XFnoisesppz等 1.DC分析的最大問題convergence Tran分析的最大問題accuracy AC分析由于是線性分析沒有上面的問題 2.談談AC和XF的的不同 ① 應該說差別很大。② AC單個激勵源 → 任何節點和支路 XF多個獨立激勵源 → 單個節點或者支路一般是輸出 ③ 研究表明當AC中存在多個激勵源時多個激勵源彼此共同作用任何節點和支路都是這些激勵源共同作用的結果。而當XF中存在多個激勵源時多個激勵源彼此是獨立的沒有共同作用也就是說你想看哪個節點到輸出的傳輸函數那么就只有該節點的激勵源起作用產生輸出而其它的激勵源不起作用。④ 上面說的很明顯了當有多個激勵源需要同時作用時候比如說多個噪聲源的貢獻那么你只能用AC。但是當需要同時得到電路不同地方的激勵源到輸出的傳輸函數的時候相當于電路中有多個激勵但要求彼此獨立互不影響則只能用XF。3.AC分析的不足由于是線性分析沒法考慮電路的時變、非線性造成的失真、頻率轉換等特性這些再spectreRF里面考慮了 4.如何創建有噪聲和無噪聲的元件 ① 無噪聲的電阻用受控源VCCSCCVS來創建將受控源的輸入和輸出連起來根據IV關系建立 ② 噪聲電壓和噪聲電流用電阻去控制VCVS或者VCCS得到噪聲電壓和噪聲電流不過是白色的。如果用RC并聯去控制VCVS或者VCCS得到噪聲電壓和噪聲電流此時是有色的。5.noise分析噪聲很大的局限性 ① 由于是基于直流工作點的線性展開分析沒有考慮非線性和時變性影響得出的噪聲非常不準確忽略了很多效應噪聲折疊周期平穩效應。比如說對于簡單差動運放尾電流的噪聲也不能得出正確的結果因為noise分析差動的噪聲為0顯然不對 ② 改用PSSPnoise分析 6.AC分析應用到實際的反饋放大器電路單個運放采用ideal_balun仿真 ① 刻畫反饋環路的4個參數閉環增益A開環增益a環路增益T反饋系數f 8 Designers-Guide to Spice and Spectre 1995 USA ② 對于理想反饋系統 ///oioefefASSaSSTSSfSS/o ③ 對于實際反饋運放由于opamp和feedback networks具有有限的輸入、輸出負載以及輸入和輸出相互耦合導致的前饋和反饋通路使得反饋系統的參數測量非常困難。總結為兩條負載效應loading輸入輸出非單向化unidirectional ④ 永遠要記得除非反饋回路中所有模塊都是理想的無負載效應單向化的才能用每個模塊的性能參數計算得到反饋系統的4個參數。由于負載效應和非單向化效應實際反饋回路的4個參數只能通過測試得到不能通過每個模塊的性能參數計算得到。⑤ 斷開反饋環路測試4個參數是愚蠢的不可行的因為斷開反饋回路意味著破壞了反饋回路的負載效應和直流工作點測得的參數當然不是實際反饋回路真正的性能參數了。真正實踐中反饋環路永遠不能斷開。⑥ 某些方法比如說AC Switch方法等等在低頻下得到較好的結果。但是在高頻下由于寄生電容電感的負載效應和耦合效應非常嚴重任何對反饋環路做一點點物理上的改變的方法都得到不準確的結果。⑦ 最準確的方法作了如下定義 運放包含所有前饋通路包括運放、反饋 反饋包括所有反饋通路包括運放、反饋 loading effects全部納入運放的輸入輸出端中包括運放、反饋 導出4個有效參數注意和前面定義的理想參數區別開來 effective open-loop gain/feedback factor/closed-loop gain/loop gain ⑧ 計算公式對于series-series結構而言 ******2221zzzzzazzzfzzzzzzTzzAz???? 7.關于反饋的4種結構的討論 ① 前提反饋的輸入要sense電壓則必需并聯到運放的輸出端反饋的輸入要sense電流則必需串聯到運放的輸出端。反饋的輸出要feedback電壓則必需串聯到運放的輸入端反饋的輸出要feedback電流則必需并聯到運放的輸入端。② 正是由于電壓和電流的sense和feedback的不同要求使得反饋的4種結構如 9Designers-Guide to Spice and Spectre 1995 USA 下 series?series輸入為電壓輸出為電流 shunt?shunt輸入為電流輸出為電壓 series?shunt輸入為電壓輸出為電壓 shunt?series輸入為電流輸出為電壓 很明顯我們通常的反饋型OTA運算放大器屬于series?shunt型的采用G參數描述H參數測試 ③ 反饋對輸入輸出阻抗的影響串聯總是使阻抗減小并聯總是使阻抗增大。根據這個結論可以得到 series?series輸入高阻抗輸出高阻抗 shunt?shunt輸入低阻抗輸出低阻抗 series?shunt輸入高阻抗輸出低阻抗 shunt?series輸入低阻抗輸出高阻抗 8.運算跨導放大器性能參數的測試 ① OTA的性能參數有如下一些總共26個參數 1 工藝電源電壓功耗輸入失調電壓輸入共模范圍輸出擺幅 2 單位增益帶寬GBW相位裕度PM共模輸入共模輸出等效噪聲噪聲系數差模輸入差模輸出等效噪聲噪聲系數 3 差模增益Av共模增益Acm共模到差模的轉換增益Acm-dm用Av去除可以導出共模抑制比差模到共模的轉換增益Adm-cm電源到輸出差模的轉換增益用Av去除可以導出電源抑制比PSRR地到輸出差模的轉換增益用Av去除可以導出電源抑制比PSRR?電源到輸出共模的增益地到輸出共模的增益 4 輸入共模阻抗輸入差模阻抗輸出共模阻抗輸出差模阻抗 5 壓擺率SRSR?諧波失真THD線性度IPn 10 Designers-Guide to Spice and Spectre 1995 USA 輸入差模輸入共模輸出共模輸出差模AC參數有12個VDDGND 1.4 Transient Analysis 1.數值積分方法forward Euler backward Euler trapezoidal method梯形方法 backward difference formulasGear’s method ① Forward and backward Euler是1步1階方法 Trapezoidal

第二篇：集成電路復習總結

1、中英名詞解釋

（1）IC（Integrated Circuit）：集成電路，是指通過一系列特定的加工工藝，將晶體管、二極管等有源器件和電阻、電容、電感等無源器件，按照一定的電路互聯，“集成”在一塊半導體晶片（如硅或砷化鎵）上，封裝在一個外殼內，執行特定電路或系統功能的一種器件。

（2）摩爾定律（Moore's Law）：芯片上晶體管數目每隔18個月翻一番或每三年翻兩番，性能也會增加一倍。（3）SOC（system on chip）：在一個微電子芯片上將信息的采集、傳輸、存儲、處理等功能集成在一起而構成系統芯片。

（4）EDA（Electronic-System Design Automation）：電子設計自動化

（5）能帶：能量越高的能級，分裂的能級越多，分裂的能級也就相鄰越近，這些鄰近的能級看起來就像連續分布，這樣的多條相鄰近的能級被稱為能帶

（6）本征半導體：是一種完全純凈的、結構完整的半導體晶體。（經過一定的工藝過程將純凈的半導體制成的單晶體稱為本征半導體。導帶中的自由電子與價帶中的空穴都能參與導電。）

（7）肖特基接觸：金屬與半導體接觸并且金屬的費米能級低于N型半導體或高于P型半導體的費米能級，這種接觸為肖特基接觸。

（8）MESFET：（Metal-Semiconductor Filed Effect Transistor），即金屬-半導體場效應晶體管（9）Spice（Simulation Program with Integrated Circuit Emphasis）：集成電路仿真程序，主要用來在電路硬件實現之前讀電路進行仿真分析。

（10）FPGA(Filed Programmable Gate Array)：現場可編程門陣列。（又稱邏輯單元陣列，Logic Cell A）（11）IP（Intellectual Property）：知識產權。通常講的IP核是指已經設計優化好。經過驗證、功能復雜、可以嵌入到其他電路中重復使用的集成電路模塊。

（12）HBT（Hetro-junction Bipolar Transistor）：異質結雙極晶體管（13）短溝道效應：短溝道效應主要是指閾值電壓與溝道相關到非常嚴重的程度。隨著溝道長度變的越來越短，閾值電壓與溝長及漏電壓有著明顯的關系。而隨著溝長的變短，閾值電壓與襯底偏壓的關系變弱。P-125（14）溝通長度調制效應：MOS晶體管中，柵下溝道預夾斷后、若繼續增大Vds,夾斷點會略向源極方向移動導致夾斷點到源極之間的溝道長度略有減小，有效溝道電阻也就略有減小，從而使更多電子自源極漂移到夾斷點，導致在耗盡區漂移電子增多是Id增大，這種效應稱為溝道長度調制效應。

（15）電路仿真：將要分析的電路問題列出數學形式的電路方程，然后對電路方程求解。就是設計好的電路圖通過仿真軟件進行實時模擬，模擬出實際功能，然后通過其分析改進，從而實現電路的優化設計。P-132（16）電路綜合：synthesis 實現在滿足設計電路的功能、速度及面積等限制條件下，將行為級描述轉化為指定的技術庫中單元電路的連接。

（17）ASIC（Application Specific Integrated Circuit）：專用集成電路（18）VDSM（Very Deep Sub-micron）：超深亞微米（19）VLSI（Very Large Scale Integration）：超大規模集成電路

（20）DRC：design rule check 設計規則檢查，最小線寬、最小圖形間距、最小接觸孔尺寸、柵和源漏區的最小交疊等。

ERC：Electrical Rules Check 電氣規則檢查，檢測有沒有電路意義的連接錯誤，如短路、開路、孤立布線、非法器件等，介于設計規則與行為級分析之間，不涉及電路行為。

LVS：Layout Versus Schematic 電路與版圖一致性驗證，從版圖提取出的電路網表與從原理圖得到的網表進行比較，檢查兩者是否一致。主要用于保證進行電路功能和性能驗證之前避免物理設計錯誤。

（21）GDSII：Graphic Data System是一種時序提供格式，用于設計工具、計算機和掩膜制造商之間進行半導體物理制板的數據傳輸。

tape –out：提交最終GDSII文件加工

Foundry：芯片代工廠

（22）RTL:Register Transfer Level 寄存器傳輸級，用于描述同步數字電路操作的抽象級。

DC:Desing Compiler 設計編譯器（用于綜合）

FM:Form Test 形式驗證

APR: Auto Place and Route 自動布局布線（23）STA:Static Timing Analysis靜態時序分析

SDF:Standard Delay Format 標準延時格式文件，數字電路后端設計中的一種文件

SDC:Synopsys Design Constraints 時序約束

簡答（40分）

（1）集成電路分類

按器件結構類型分為雙極集成電路、金屬-氧化物-半導體集成電路、雙極MOS集成電路；按集成度分為小規模集成電路（SSI）、中規模集成電路（MSI）、大規模集成電路（LSI）、超大規模集成電路（VLSI）、特大規模集成電路（ULSI）、巨大規模集成電路（GSI）；按使用的基片材料分為單片集成電路與混合集成電路；按電路功能分為數字集成電路、模擬集成電路、數模混合集成電路；按應用領域分為標準通用集成電路、專用集成電路。（2）集成電路材料有哪些？分別適合什么樣的集成電路

1導體，鋁、金、鎢、銅等金屬和鎳鉻等合金，用于構成低值電阻、構成電容元件的極板、構成電感元件的繞線、構成傳輸線的導體結構、與輕摻雜半導體構成肖特基結接觸、與重摻雜半導體構成半導體器件的電極的歐姆接觸、構成元件之間的互連、構成與外界焊接用的焊盤。

2絕緣體，二氧化硅、氮氧化硅、氮化硅等硅的氧化物與氮化物，構成電容的絕緣介質、構成金屬-氧化物-半導體器件（MOS）的柵絕緣層、構成元件和互連線之間的橫向隔離、構成工藝層面之間的垂直隔離、構成防止表面機械損傷和化學污染的鈍化層。

3半導體，利用半導體摻雜以后形成P型和N型半導體，在導體和絕緣體材料的連接或阻隔下組成各種集成電路的元件—-半導體器件。

（3）能帶概念，PN節在正反向偏置下能帶解釋

能量越高的能級。分裂的能級越多，分裂的能級也就相鄰越近，這些鄰近的能級看起來就像連續分布，這樣的多條相鄰近的能級被稱為能帶。P-18 PN節正反偏置 P-26 零偏壓時，P區和N區費米能級持平，電子占據水平相當，沒有載流子流動，處于平衡狀態。

正向偏壓，從能帶角度來說阻擋層勢壘被削弱，阻擋層的總電場強度降低，PN結兩端的能帶彎曲變小。N區的費米能級高于P區的費米能級，電子和空穴容易獲得足夠的能量越過勢壘區到達對方區域。從而有電流流過勢壘區。

反向偏壓，從能帶角度來說阻擋層勢壘被加強，阻擋層的總電場強度增大，PN結兩端的能帶彎曲變大。P區的費米能級高于N區的費米能級，電子和空穴不能越過勢壘區到達對方區域。只有漏電流流過勢壘區。（4）MOS管工作原理 P-32

以NMOS晶體管為例，如果沒有任何外加偏置電壓，從漏到源是兩個背對背的二極管結構。它們之間所能流過的電流就是二極管的反向漏電流。

如果把源漏和襯底接地，在柵上加一足夠高的正電壓，正的柵壓將要排斥柵下的P型襯底中的空穴而吸引電子。電子在表面聚集到一定濃度時，柵下的P型層將變成N型層，即呈現反型。N反型層與源漏兩端的N型擴散層連通，就形成以電子為載流子的導電溝道。

如果漏源之間有電位差，將有電流流過。

如果加在柵上的正電壓比較小，不足以引起溝道區反型，器件仍處在不導通狀態。引起溝道區產生強表面反型的最小柵電壓，稱為閾值電壓VT。（5）簡述集成電路制造工藝流程。

包括外延生長、掩膜制版、光刻、摻雜、絕緣層形成、金屬層形成。外延層具有很多優良性能。摻雜、隔離、串通等等。

目前常見的外延技術有：化學汽相沉積（化學汽相沉積生長法是通過汽體化合物之間的化學反應而形成的一種生長外延層的工藝。通過晶圓表面吸附反應物，在高溫下發生反應，生成外延層），金屬有機物汽相沉積（由于許多III族元素有機化合物和V族元素氫化物在較低溫度下即可成為氣態，因此在金屬有機物化學沉積過程中反應物不需要高溫，只需要在襯底附近存在高溫區使得幾種反應物能夠在襯底附近發生化學沉積反應即可），分子束外延生長（分子束外延是在超高真空下（~10-8 Pa）加熱一種或多種原子或分子，這些原子分子束與襯底晶體表面反應從而形成半導體薄膜的技術）。

掩膜制造，掩膜版可分成：整版及單片版。整版是指晶圓上所有的集成電路芯片的版圖都是有該掩膜一次投影制作出來的，各個單元的集成電路可以不同。單片版是指版圖只對應晶圓上的一個單元，其他單元是該單元的重復投影，晶圓上各個芯片是相同的。早期掩膜制造是通過畫圖照相微縮形成的。光學掩膜版是用石英玻璃做成的均勻平坦的薄片，表面上涂一層60~80nm厚的鉻，使其表面光潔度更高，這稱之為鉻版（Crmask），通常也稱為光學（掩膜）版。新的光刻技術的掩膜版與光刻技術有關。光刻的作用是把掩膜版上的圖形映射到晶圓上，并在晶圓上形成器件結構的過程。對光刻的基本要求有：高分辨率、高靈敏度、精密的套刻對準、大尺寸硅片上的加工、低缺陷。曝光是在光刻膠上形成預定圖案，有光學光刻和非光學光刻。刻蝕是將圖形轉移到晶圓上有濕法刻蝕、等離子體刻蝕、反應離子刻蝕等。光刻基本步驟：涂光刻膠 ?曝光?顯影與后烘?刻蝕?去除光刻膠

摻雜的目的是制作N型或P型半導體區域，以構成各種器件結構。主要方法有：熱擴散法摻雜，離子注入法摻雜。

絕緣層形成的方式：熱氧化、CVD。絕緣層的作用：柵極隔離層，局部氧化隔離法隔離（LOCOS），淺溝槽隔離（STI）

集成電路工藝中的金屬層有三個主要功能：1）形成器件本身的接觸線；2）形成器件間的互連線；3）形成焊盤。金屬層的形成主要采用物理汽相沉積（PVD：Pysical Vapor Deposition）技術。PVD技術有蒸鍍和濺鍍兩種。金屬CVD技術，正在逐漸發展過程中（6）簡述以N+硅為襯底的工藝步驟。

雙阱CMOS工藝采用的原始材料是在N+或P+襯底上外延一層輕摻雜的外延層，然后用離子注入的方法同時制作N阱和P阱。使用雙阱工藝不但可以提高器件密度，還可以有效的控制寄生晶體管的影響，抑制閂鎖現象。

1襯底準備：襯底氧化后，在二6NMOS管場注入光刻 氧化硅上生長氮化硅

2光刻P阱，形成阱版，在P阱區腐蝕氮化硅，P阱注入

7場區氧化，柵氧化，溝道摻雜（閾值電壓調節注入）

11硅片表面沉積二氧化硅薄膜

12接觸孔光刻，接觸孔腐蝕

3去光刻膠，P阱擴散并生長二氧化硅

8多晶硅淀積、摻雜、光刻和腐蝕，形成柵區的多晶硅版

13淀積鋁，反刻鋁，形成鋁連

4腐蝕氮化硅，N阱注入并擴散

5形成場隔離區（場氧化層）

10PMOS管光刻和注入磷并擴

散，形成P+版

最后做柵極金屬引線后得到雙阱CMOS工藝的CMOS晶體管

9P阱中的NMOS管光刻和注入硼并擴散，形成N+版

線

（7）簡述某一規則的目的與作用。P74 1.阱的間距和間隔的規則 N阱通常是深擴散，必須使N阱邊緣與臨近的N+擴散區之間留有足夠的間隙，從而保證N阱邊緣不與P型襯底中的N+擴散區短接。

2.MOS管的規則

在多晶硅穿過的有源區的地方，源和漏擴散區被多晶硅區所掩蔽。因而，源、漏和溝道是自對準于柵極的。重要的是，多晶硅必須完全穿過有源區，否則制成的MOS管就會被源、漏之間的擴散通路所短路。為確保這一條件得到滿足，多晶硅必須超出擴散區邊界。同時，有源區也必須在多晶硅柵兩邊擴展，這樣才能有擴散區存在，使載流子進入和流出溝道。

3.接觸

版圖設計中通常需要有多種接觸，例如，金屬和P型擴散區接觸、金屬和N型擴散區接觸、金屬和多晶硅接觸以及襯底接觸等。根據工藝不同，還有“隱埋”型多晶硅和擴散區接觸以及拼合接觸。

（8）舉出三種以上集成電路模型中二階效應。

1.溝道長度對閾值電壓的影響；

2.漏柵靜電反饋效應對閾值電壓的影響； 3.溝道寬度對閾值電壓的影響； 4.遷移率隨表面電場的變化；

5.溝道夾斷引起的溝道長度調制效應；

6.載流子漂移速度限制而引起的電流飽和效應；（9）方塊電阻。一個矩形金屬薄膜的電阻為R??l1 當l??時，即取一個方塊時，其阻值為R|l???R?=?，h?hR即為方塊電阻。P-105（10）仿真分析有哪些？

直流工作點分析、交流頻率分析、瞬態分析、傅立葉分析、噪聲分析、失真分析、參數掃描分析、溫度掃描分析、極-零點分析、傳遞函數分析、直流和交流靈敏度分析、最壞情況分析、蒙特卡羅分析。P157（11）CMOS兩級運放結構中各管子功能的解釋。

圖中所示的是一個電容性負載的兩級CMOS基本差分運算放大器。其中，Part1為運算放大器的電流偏置電路，為了減小電源電壓波動的影響，該偏置電路采用了在改進型威爾遜電流鏡電路中又增加一個電阻R1的結構；Part2為運算放大器的第一級放大器；Part3為運算放大器的第二級放大器。第一級為標準基本差分放大器，第二級為PMOS管作為負載的NMOS共源放大器。為使運算放大器的工作穩定，在第一級放大器和第二級放大器之間采用補償網絡來消除第二個極點對低頻放大倍數、單位增益帶寬和相位裕度的影響。在運算放大器的電路結構圖中，M1，M2，M3，M4，M5構成PMOS對管作為差分輸入對，NMOS電流鏡作為輸入對管負載，PMOS管M5作為尾電流源的標準基本差分運算放大器;M6/M7構成以PMOS管作為負載的NMOS共源放大器；M14(工作在線性區)和電容Cc構成運算放大器的第一級和第二級放大器之間的補償網絡；M9~M13以及R1組成運算放大器的偏執電路。（12）模擬或數字集成電路設計流程和每步常用工具是什么？

模擬集成電路（晶體管級）設計流程 ：1性能指標要求明細表。2選擇合適的電路結構。3手動計算電路元器件參數。4電路圖編輯和修改（Schemetic工具）。5電路仿真（SmartSpice，Hspice，Cadence Spectre等工具）。6版圖設計和驗證（Vistuoso）。7流片和封裝測試 P—155至P—156

數字集成電路晶體管級設計流程：1給定邏輯功能指標。2晶體管門級電路實現。3電路仿真。4版圖設計與驗證5.流片和封裝測試

數字集成電路設計流程：編寫RTL代碼----前仿真----綜合-----形式驗證------APR-----時序分析-----后端物理驗證（13）封裝工藝流程

1晶圓劃片：即把以陣列做在晶圓上的芯片用機械或激光切割的方式一顆顆分開。

2分類：如果多種芯片以多項目晶圓的方式制作在一片晶圓上，劃片以后則需要對它們進行分類。

3管芯鍵合：利用管芯鍵合機，先將加工好的焊料或聚合物粘接劑涂覆在引線框架或陶瓷管殼內，然后將芯片壓放在涂有焊料或粘接劑的位置上

4引線壓焊（又稱為綁定—Bongding）：利用手工或自動壓焊機，將鋁絲或金絲等金屬絲或金屬帶的一端壓焊在芯片輸入、輸出、電源、地線等焊盤上，另一端壓焊在引線框架上的引線金屬條上，實現芯片與框架引線的電連接。

5密封：對多種集成電路需要密封以實現同外界的水汽和化學污染物的隔離、6管殼焊封：作為腔體型載體，需要利用蓋板（管帽）實現對封裝芯片的（密封）包圍。7塑封：將模塑化合物在一定溫度下壓塑成型，實現對芯片的無縫隙包圍。

8測試：包括對密封和外觀等封裝性能質量的測試和封裝后芯片電性能的測試。P253（14）舉出、解釋常見集成電路封裝形式。

DIP雙列直插式封裝、SOP小外形封裝、QFP四邊引腳扁平封裝（包括塑封裝QDP、薄型QFP、窄節距QFP）P254-P259（15）內建自測試BIST的工作思想。

在電路內部生成、施加、和分析，利用電路自身的結構來測試自己。P--296（16）中國主要的foundry有哪些？什么樣的工藝水平？

臺積電0.35微米及以下，中芯國際0.35微米到0.18微米，上海宏力半導體制造有限公司 可提供0.25 / 0.22 / 0.18 / 0.15 / 0.12微米工藝，華宏半導體有限公司0.13微米（17）什么是綜合？常見的綜合工具有哪些？

電路綜合synthesis：實現在滿足設計電路的功能、速度及面積等限制條件下，將行為級描述轉化為指定的技術庫中單元電路的連接。綜合工具DC PKS RC（18）畫出利用DC綜合的流程框圖

（19）什么是APR？主要考慮的因素有哪些？

APR：Auto Place and Route自動布局布線。主要考略的因素有設計的輸入（準備好庫、網標文件）、布局規劃floorplan（規劃好引腳、大小、電源環、電源條，需要反復調整）、時序約束、place、時鐘樹綜合、布線。（20）解釋一下后端設計中出現的天線效應，如何修正？

在芯片生產過程中，暴露的金屬線或者多晶硅(polysilicon)等導體，就象是一根根天線，會收集電荷（如等離子刻蝕產生的帶電粒子）導致電位升高。天線越長，收集的電荷也就越多，電壓就越高。若這片導體碰巧只接了MOS 的柵，那么高電壓就可能把薄柵氧化層擊穿，使電路失效，這種現象我們稱之為“天線效應”。

解決方案：1.跳線2.插入二極管

3、綜合（40分）

（1）電流鏡工作原理。P-160（2）單故障情況下測試向量生成。P-284 單固定故障

（3）ASIC設計與FPGA設計的異同點是什么？分別畫出他們的設計流程。

ASIC設計流程：項目規劃---總體設計---詳細設計和可測性設計----時序驗證和版圖設計----加工完備 FPGA 設計流程：

（4）CMOS傳輸門優點及版圖

優點：由于PMOS管對輸入信號IN高電平的傳輸性能好，而NMOS管對輸入信號IN低電平的傳輸性能好，從而使信號IN可以獲得全幅度的傳送而沒有電平損失。版圖見P193

（5）版圖規則解釋

版圖幾何設計規則： 版圖幾何設計規則可看作是對光刻掩膜版制備要求，這些規則在生產階段為電路設計師和工藝工程師提供了一種必要的信息聯系，與版圖規則相聯系的主要目標是獲得有最佳成品率的電路，而幾何尺寸則盡可能的小，又不影響器件、電路的可靠性。

電學設計規則：給出的是由具體工藝參數抽象出的器件電學參數，是晶體管級集成電路模擬的依據。（6）可綜合設計，舉例說明某些規范？

可綜合設計是設計的根本目的，是對代碼的基本要求，有效的建模風格是控制結果的最為有利的手段。

規范1：將硬件的行為為指標以合理的方式映射為一些進程，對每個進程完成的操作盡量選擇有效的算法，了解綜合器的性能以合理的代碼風格引導綜合工具生成硬件。

規則2：允許的條件下盡量用變量代替信號，盡量共享復雜運算，明確指出過程的無關態，使用滿足要求的最小數據寬度。

規則3：用組合邏輯合用時序邏輯實現的電路要分配到不同的進程中，不要使用枚舉類型的屬性，integer應加范圍限制，通常的可綜合代碼應該是同步設計，避免門級描述除非在關鍵路徑。（7）DC綜合時候考慮的約束條件主要是什么？輸出的結果各有哪些方式？分別有什么作用？

主要的約束：性能約束（時鐘、輸入延時、輸出延時、驅動、負載）、面積約束、設計規則約束（最大轉換時間、最大扇出、最大電容）

輸出結果及作用：門級網表和綜合設計約束SDC文件（用于后端不限）、標準延時格式SDF文件（用于后端仿真）。

（8）什么是形式驗證？為什么需要形式驗證？驗證的工具是什么？怎么驗證？（驗證的流程是什么）

性試驗證是指從數學上完備地證明或驗證電路的實現方案是否確實實現了電路設計描述的功能。驗證工具等效性檢驗、模擬檢驗、理論證明。

為什么：形式驗證和模擬驗證的結合可以話費更少的時間來驗證更為復雜的系統芯片。（9）用反相器設計方法設計N輸入與非門、或非門設計規律

P191 對具有n個輸入端的與非門電路，其中各MOS管的尺寸寬長比；

（1）將與非門中的n個串聯NMOS管等效為反相器中的NMOS管，將n個并聯的PMOS管等效為反相器中的PMOS管；

（2）根據開關時間和有關參數的要求計算出等效反相器中的NMOS管與PMOS管的寬長比；

（3）考慮到NMOS管是串聯結構，為保持下降時間不變，各NMOS管的等效電阻必須縮小n倍，亦即它們的寬長比必須是反相器中的NMOS管的寬長比的n倍；

（4）為保證在只有一個PMOS晶體管導通的情況下，仍能獲得所需的上升時間，要求各PMOS管的寬長比與反相器中的PMOS管相同。

或非門類似。

（10）N輸入與非門、或非門原理圖，版圖

（11）解釋圖1電路的工作原理。敘述用按照反相器設計方法設計此電路的原則。

圖1 反相器鏈電路

參考：反相器鏈構成緩沖，驅動較大的電容時，用單一反相器構成的緩沖經常是不能滿足要求，這時候需要用N個反相器構成的緩沖鏈，緩沖的尺寸應該是逐漸增大（增大倍數跟工藝有關），這樣才能得到最好的性能。（12）畫出CMOS二輸入或非門原理圖版圖示意圖。

第三篇：集成電路工藝個人總結

曹飛 個人版總結

引言

第一只晶體管 ?第一只晶體管, AT&T Bell Lab, 1947 ?第一片單晶鍺, 1952 ?第一片單晶硅, 1954(25mm，1英寸)?第一只集成電路（IC）, TI, 1958 ?第一只IC商品, Fairchild, 1961 摩爾定律晶體管最小尺寸的極限 ?價格保持不變的情況下晶體管數每12月翻一番，1980s后下降為每18月翻一番；

?最小特征尺寸每3年減小70% ?價格每2年下降50%；

IC的極限

?硅原子直徑: 2.35 ?；

?形成一個器件至少需要20個原子；

?估計晶體管最小尺寸極限大約為50 ?或0.005um，或5nm。

電子級多晶硅的純度

一般要求含si>99.9999以上，提高純度達到99.9999999—99.999999999%（9-11個9）。其導電性介于10-4-1010 ? /cm。電子級高純多晶硅以9N以上為宜。

1980s以前半導體行業的模式

1980s以前：大多數半導體公司自己設計、制造和測試IC芯片，如 Intel，IBM

1990s以后半導體行業的模式

F&F模式，即Foundry(代工)+Fabless(無生產線芯片設計), 什么是Foundry

有晶圓生產線，但沒有設計部門；接受客戶訂單，為客戶制造芯片；

IC流程圖:

接受設計訂單→芯片設計→EDA編輯版圖→將版圖交給掩膜版制造商→制造晶圓→芯片測試→芯片封裝

硅片制備與高溫工藝單晶生長：直拉法 區熔法 高溫工藝:氧化，擴散，退火。Si集成電路芯片元素組成

?

■半導體（襯底與有源區）：單晶Si ■雜質（N型和P型）：P(As)、B ■導體（電極及引線）：Al、Wu（Cu、Ti）、poly-Si ■絕緣體（柵介質、多層互連介質）：SiO2、Si3N4 硅的重要性 ■儲量豐富，便宜；（27.6％）

■SiO2性質很穩定、良好介質，易于熱氧化生長；

■較大的禁帶寬度（1.12eV），較寬工作溫度范圍

硅提純 I的工藝步驟、化學反應式及純度

從石英砂到硅錠

■石英砂（SiO2)→冶金級硅(MGS)

■HCl與MGS粉反應形成TCS■（trichlorosilane：氯硅烷）■利用汽化和冷凝提純TCS ■TCS與H2反應形成多晶硅(EGS)■熔融EGS和拉單晶硅錠 從硅錠到硅片

單晶硅錠→整型→切片→磨片倒角→刻蝕→拋光→清洗→檢查→包裝 化學反應式

硅提純I

多晶硅淀積

直拉法的拉晶過程

拉晶過程

①熔硅②引晶（下種）③收頸④放肩

直拉法的拉晶過程中收頸的作用 目的：抑制位錯從籽晶向晶體延伸

直拉法與區熔法的對比

直拉法，更為常用(占75％以上)⑴便宜⑵更大的圓片尺寸(300mm已生產)⑶剩余原材料可重復使用⑷位錯密度：0～104cm2 區熔法

⑴高純度的硅單晶(不使用坩鍋)（電阻率2000Ω-mm）⑵成本高，可生產圓片尺寸較小(150mm)⑶主要用于功率器件⑷位錯密度：103～105cm2 定位邊或定位槽的作用 ①識別晶向、導電類型及劃片方向 ②硅片（晶錠）機械加工定位的參考面；

③硅片裝架的接觸位置

外延的定義：外延、外延層、外延片、同質外延、異質外延

外延層：單晶襯底上單晶薄膜層 外延：同質外延和異質外延

同質外延：襯底與外延層為相同晶體，晶格完全匹配 異質外延：襯底與外延層為不同晶體，晶格不匹配

雙極晶體管（電路）和CMOS器件（電路）中外延層的應用

雙極晶體管（電路）中外延層的應用

?高阻的外延層可提高集電結的擊穿電壓

■低阻的襯底（或埋層）可降低集電極的串聯電阻

CMOS器件（電路）中外延層的應用

■ 減小pnpn寄生閘流管效應降低漏電流

Si外延的源材料

■Si源氣體：SiH4(硅烷), SiH2Cl2(二氯硅烷)，SiHCl3(三氯硅烷), SiCl4(四氯硅烷)■ 摻雜劑 N型摻雜劑：PH3, AsH3 P型摻雜劑：B2H6 分子束外延（MBE）的特點 高溫工藝設備小結

■高溫工藝通常使用爐管反應室；

■反應爐通常由控制系統、氣體輸運系統、反應腔、裝卸片系統和尾氣處理系統構成

■立式爐管使用最廣泛，因為其占地面積小、污染控制好、維護量小 ■溫度控制的精確性和均勻性對于高溫工藝的成功至關重要

氧化膜在IC中的應用 ■摻雜阻擋層■表面鈍化(保護)■隔離層■柵氧化層■MOS電容的介質材料

各種氧化層在工藝中的應用、厚度及工藝 摻雜阻擋氧化層應用

■Much lower B and P diffusion rates in SiO2than that in S

■SiO2can be used as diffusion mask

表面鈍化(保護)氧化層應用

■Pad Oxide襯墊（緩沖）氧化層, Screen Oxide屏蔽氧化層 Sacrificial Oxide犧牲氧化層, Barrier Oxide阻擋氧化層 ■Normally thin oxide layer(~150?)to protect silicon defects from contamination and over-stress

器件隔離氧化層應用

■Electronic isolation of neighboring devices ■Blanket field oxide ■Local oxidation of silicon(LOCOS)■Thick oxide, usually 3,000 to 10,000 ?

柵氧化層應用

■Gate oxide: thinnest and most critical layer ■Capacitor dielectric

1號液和2號液的配方及作用 ■SC-1－NH4OH:H2O2:H2O with 1:1:5 to 1:2:7 ratio at 70 to 80℃to remove organic contaminants.(1號液)■SC-2--HCl:H2O2:H2Owith 1:1:6 to 1:2:8 ratio at 70 to 80 ℃to remove inorganic contaminates.(2號液)

顆粒、有機粘污、無機粘污及本征氧化層的清洗 Pre-oxidation（預氧化）Wafer Clean Organic（有機）Removal ■Strong oxidants remove organic residues ■H2SO4:H2O2or NH3OH:H2O2followed by DI H2O rinse.■ High pressure scrub or immersion in heated dunk tank followed by rinse, spin dry and/or dry bake(100 to 125 °C).Pre-oxidation Wafer Clean Inorganic（無機）Removal ■HCl:H2O ■Immersion(浸入)in dunk tank followed by rinse, spin dry and/or dry bake(100 to 125℃)Pre-oxidation Wafer Clean Native Oxide Removal（本征氧化層）

■HF:H2O ■Immersion(浸入)in dunk tank or single wafer vapor etcher followed by rinse, spin dry and/or dry bake(100 to 125℃)

SiO2生長的迪爾-格羅夫模型

干氧氧化和濕氧氧化的特點與應用 干（氧）氧化

■氧化劑：干燥的O2■Si+O2→SiO2■O來源于提供的氧氣；Si來源于襯底硅圓片■O2通過表面已有的氧化層向內擴散并與Si反應生長SiO2■氧化膜越厚，生長速率越低■干氧化速率最低

濕（氧）氧化

■氧化劑：O2攜帶H2O■Si+O2→SiO2■Si+ 2H2O →SiO2+ 2H2 ■濕氧化的生長速率介于水汽氧化與干氧化之間■實際氧化工藝：干氧+濕氧+干氧

氧化工藝應用 干氧化，薄氧化層（<1000A）

－■MOS柵氧化層（30～120A）-■襯墊氧化層（100～200A），--■屏蔽氧化層（～200A），■犧牲氧化層（<1000A），等等

濕氧化，厚氧化層

■場氧化層（3000～5000A）■擴散掩膜氧化層（400～1200A）

摻氯氧化的作用

■Cl 可以減少氧化層中的可動離子（如Na+）■MOS柵極氧化中廣泛采用 ■氧化速率提高（1～5）％

影響氧化速率的因素

■溫度■濕氧化或干氧化■厚度■壓力■硅片晶向(<100>或<111>)■硅中雜質

氧化速率與溫度

■氧化速率對溫度很敏感，指數規律■溫度升高會引起更大的氧化速率升高

氧化速率與圓片晶向

■<111>表面的氧化速率高于<100>表面■原因：<111>表面的Si原子密度高

氧化速率與雜質濃度

■摻雜濃度越高，氧化層生長速率越高

Si-SiO2界面特性替位式擴散、間隙式擴散、擴散系數

在Si-SiO2界面有四種不同類型的電荷：（1）可動離子電荷（2）氧化層固定電荷（3）界面陷阱電荷（4）氧化層陷阱電荷

雜質再硅晶體中的主要擴散機構有：間隙式擴散、替位式擴散。替位式擴散：雜質從一個晶格位置運動到另一個晶格位置上稱為替位式擴散

間隙式擴散：雜質從一個間隙位置到另一個間隙位置上的運動稱為間隙式擴散

兩步擴散工藝

兩步法擴散分預淀積和再分布兩步進行，第一步稱為預擴散或預淀積，在較低的溫度下，采用恒定表面濃度擴散方式在硅片便面擴散一薄層雜質原子，目的在于確定進入硅片的雜質總量。第二步稱為主擴散或再分布或推進擴散，在較高的溫度下，采用很定雜質總量擴散方式，讓淀積在表面的雜質繼續往硅片中擴散，目的在于控制擴散深度和表面濃度。

擴散的局限性與應用

擴散技術的主要缺陷

■擴散是各向同性的，掩膜下方也會有雜質橫向擴散 ■不能獨立控制結深和摻雜濃度 擴散應用

■主要用在阱注入后的推進工藝

離子注入后為什么要退火 ■高能離子損傷晶體結構■非晶硅有很高的電阻率

■需要外部能量如熱使其恢復單晶結構■只有在單晶結構中雜質才能被激活

RTP（快速熱退火）的優點 ■快速升溫(75 to 150 °C/sec)■更高溫度(up to 1200 °C)■過程快速■使雜質擴散最小化■熱預算的更好控制（節約能源）■更好的圓片間均勻性控制 薄膜淀積

真空蒸發法蒸發源加熱方式

■電阻加熱■電子束加熱■激光加熱■高頻感應加熱

濺射的工作原理與特點

原理；具有一定能量的入射離子對固體表面轟擊時，入射離子與固體表面原子碰撞發生能量和動量的轉移，將固體表面的原子濺射出來 直流濺射特點：只適于金屬靶材。磁控濺射特點：淀積速率最高。

RF濺射特點：適于各種金屬與非金屬靶材。

PVD 與 CVD對比 ■CVD：襯底表面發生化學反應 ■PVD：襯底表面不發生化學反應

■CVD: 更好的臺階覆蓋性(50% to ~100%)和空隙填充能力 ■PVD: 臺階覆蓋性差(~ 15%)和空隙填充能力差 ■PVD 源: 固態材料 ■CVD 源: 氣體或蒸汽

CVD氧化硅與熱生長氧化硅對比 ■熱生長氧化硅

?O來源于氣源，Si來源于襯底?氧化物生長消耗硅襯底?高質量 ■CVD 氧化硅

?O和Si都來自氣態源?淀積在襯底表面?生長溫度低（如PECVD）?生長速率高

CVD介質薄膜的應用 ■淺槽隔離(STI):undopedsilicon dioxide glass, USG■側墻隔離：USG ■金屬前介質(PMD）：PSG or BPSG■金屬層間介質(IMD/ILD）：USG or FSG■鈍化介質(PD）：Oxide/Nitride CVD的基本過程

① 傳輸②吸附③化學反應④淀積⑤脫吸⑥逸出

CVD生長的兩種極限：表面反應控制與質量輸運（傳輸）控制

表面反應控制型

■化學反應速率不能滿足反應劑擴散和吸附的速率，反應劑堆積在襯底表面等待反應；■淀積速率＝反應速率■淀積速率對溫度很敏感 質量輸運控制型

■表面化學反應速率足夠高，當反應劑被吸附在襯底表面時會立即反應■淀積速率＝D dn/dx■淀積速率對溫度不敏感■淀積速率主要受到氣體流速的控制

CVD 的三種類型及各自的應用

■APCVD 常壓化學氣相淀積■LPCVD 低壓化學氣相淀積 ■PECVD 等離子體增強化學氣相淀積

CVD淀積速率G與溫度T的關系

■低溫下，hg>>ks，反應控制過程，故G與T呈指數關系； ■高溫下，hg<

離子注入

離子注入與熱擴散的對比

離子注入的兩種阻擋機制

核碰撞和電子碰撞

避免溝道效應的方法 ■傾斜硅片, 7°最常用■屏蔽氧化層（無定形）■注入前預先無定型處理

離子注入機的原理

離子注入工藝的應用及技術趨勢

離子注入工藝

■CMOS工藝應用■CMOS離子注入的工藝要求■離子注入工藝的評價。

技術趨勢

■超淺結(USJ)■絕緣體上硅(SOI)■等離子體沉浸離子注入(PIII)SOI的優勢

■芯片速度更快，耗電更少■電路密度提高 ■SOI尤其在RF與SoC方面表現出色

SOI圓片的制造：智能剝離與注氧隔離 離子注入特點：

⑴注入溫度低⑵摻雜數目受控⑶橫向擴散小⑷不受固溶度限制⑸注入深度隨離子能量增加而增加⑹適合化合物摻雜 光刻與刻蝕工藝（曝光、刻蝕）

光刻的需要及光刻三要素

■高分辨率■光刻膠高光敏性■精確對準

正膠與負膠的比較

光刻工藝的10個步驟（1）硅片清洗（2）預烘和底膜涂覆（3）涂光刻膠（4）前烘（5）對準（6）曝光（7）后烘（8）顯影（9）堅膜（10）圖形檢測

前烘、后烘及堅膜工藝目的（作用）的比較 前烘作用: 促進膠膜內溶劑充分揮發，使膠膜干燥；

增加膠膜與SiO2（Al膜等）的粘附性及耐磨性

后烘作用：平衡駐波效應，提高分辨率。堅膜的作用

■蒸發PR中所有有機溶劑■提高刻蝕和注入的抵抗力■提高光刻膠和表面的黏附性■聚合和使得PR更加穩定■PR流動填充針孔 4種曝光機

■接觸式曝光機■接近式曝光機■投影式曝光機■步進式曝光機

分辨率與波長及NA的關系（最小線寬）R由曝光系統的光波長λ和數值孔徑NA決定，R=K1λ/NA

K1為系統常數, λ光波長, NA = 2r0/D； ■NA: 凸鏡收集衍射光的能力

如何提高分辨率？ ■提高NA

更大的凸鏡, 可能很昂貴而不實際 減小DOF（焦深），會引起制造困難 ■減小光波長 開發新光源, PR和設備

波長減小的極限：UV到DUV, 到EUV, 到X-Ray ■減小K1 相移掩膜

移相掩模的原理與應用 移相掩模是一種雙層設計結構,通過利用干涉技術抵消某些衍射效應,可使光刻分辨率的改進達到25%～100% 兩種紫外線和三種深紫外線的名稱、波長及對應的最小特征尺寸 ■汞燈i-line, 365 nm：–常用在0.35 μm光刻

■DUV KrF受激準分子激光器, 248 nm：應用0.25 μm, 0.18 μm and 0.13 μm光刻 ■ArF受激準分子激光器,193 nm：–應用: < 0.13 μm

■F2受激準分子激光器：157 nm：–仍處于研發階段, < 0.10 μm應用

■157 nm F2激光器光刻

：使用相移掩膜, 即使0.035 μm 都是可以的

下一代光刻

■超紫外■X射線■電子束

干法刻蝕與濕法刻蝕的對比 濕法刻蝕的優點

■高選擇性■設備成本較低■批處理, 高產量

濕法刻蝕的缺點

■各向同性■不能刻蝕3μm以下圖形■化學品使用量高■化學品危險

干法刻蝕優點：

■各向異性腐蝕強；■分辨率高；■刻蝕3μm以下線條

濕法刻蝕SiO2、Si、Poly-Si及Si3N4的配方及反應式

濕法刻蝕SiO2 常用配方(KPR膠）：HF: NH4F: H2O=3ml:6g:10ml

(HF溶液濃度為48％)SiO2+ 6HF →H2SiF6 + 2H2O

濕法刻蝕Si、Poly-Si HNO3-HF-H2O(HAC)混合液

濕法刻蝕Silicon Nitride

熱(150 to 200 °C)磷酸H3PO4溶液

干法刻蝕的原理與種類

① 等離子體刻蝕：化學性刻蝕②濺射刻蝕：純物理刻蝕③反應離子刻蝕（RIE）：結合①、②

干法刻蝕SiO2、Si、Poly-Si及Si3N4的腐蝕劑

刻蝕氣體：CF4、BCl3、CCl4、CHCl3、SF6

金屬化與多層互連

金屬化的應用、三種最常用的金屬及三種不同的金屬化方法

應用

■柵電極材料■金半接觸電極材料■互連材料

常用的金屬性材料

■摻雜的poly-Si■金屬硅化物■金屬合金 金屬化方法

多晶硅－重摻雜，LPCVD淀積 金屬硅化物-淀積 合金=淀積（PVD,CVD）集成電路對金屬化的基本要求

1.形成低阻歐姆接觸；2.提供低阻互連線；3.抗電遷移；4.良好的附著性；5.耐腐蝕；6.易于淀積和刻蝕；7.易鍵合；8.層與層之間絕緣要好

90年代CMOS標準金屬化：柵材料，接觸孔（通孔）填充材料，阻擋層（勢壘層）、黏附層、焊接層、及防反射層材料，互連材料，金半接觸電極材料及工藝

Al-Si接觸的尖楔現象、影響及抑制 Al/Si接觸的尖楔現象：Si在Al中的溶解度及快速擴散 影響：PN結穿刺 –Al刺穿過摻雜PN結，使源/漏與襯底短路 抑制：400 ℃熱退火在Si-Al界面形成Si-Al合金

Al的電遷移現象、影響及抑制 電遷移：大電流密度下發生質量（離子/晶粒）輸運 現象：在陽極端堆積形成小丘或須晶，造成電極間短路；

在陰極端形成空洞，導致電極開路

影響；

■電遷移使金屬線變窄變薄■殘留引線中電流密度更高■電遷移影響IC的可靠性

電遷移抑制

■少量銅與鋁形成的合金將大大提供Al對電遷移的抵抗，銅作為Al晶粒間的粘合劑，防止Al晶粒因電子轟擊而遷移 ■Al-Cu(0.5%)最常用■使用Al-Si-Cu 合金

TiN的作用 TiN：阻擋層，防止W擴散

TiN：粘合層，幫助W與SiO2表面粘合在一起

TiN：防反射涂層ARC（Anti-reflection coating），防止反射提高光刻分辨率

Cu淀積的大馬士革鑲嵌工藝

① 在低K介質層上刻蝕出Cu互連線用的溝槽； ② ②CVD淀積一層薄的金屬勢壘層：防止Cu的擴散 ③ ③濺射淀積Cu的籽晶層：電鍍或化學鍍Cu需要 ④ ④溝槽和通孔淀積Cu：電鍍或化學鍍； ⑤400℃下退火； ⑤ Cu的CMP。

工藝集成

MOS IC與雙極IC的隔離

MOS集成電路的隔離：LOCOS隔離工藝；側墻掩蔽的隔離工藝；淺槽隔離等.雙極集成電路的隔離：pn結隔離工藝；深槽隔離工藝.防止寄生場效應晶體管開啟及提高寄生晶體管閾值電壓的工藝方法 防止寄生場效應晶體管開啟的方法

提高寄生場效應晶體管的閾值電壓使寄生場效應晶體管的閾值電壓高于集成電路的工作電壓

4．提高寄生晶體管閾值電壓的方法

1）、增加場區SiO2的厚度；（但是過厚的氧化層將產生過高的臺階，從而引起臺階覆蓋的問題）

2）、增大氧化層下溝道的摻雜濃度，即形成溝道阻擋層

局部氧化（LOCOS）、側墻掩蔽的隔離（SWAMI）及淺槽隔離（STI，Shallow Trench Isolation）工藝的特點、工藝流程及示意圖 局部氧化工藝

優點：

1.可以減小表面的臺階高度；2.和高濃度雜質注入是一次光刻完成的 缺點：

1、鳥嘴侵蝕有源區；

2、不利于后序工藝中的平坦化；

3、雜質重新分布。

P阱、N阱工藝特點

P阱工藝：易實現nMOS和pMOS的性能匹配，適于靜態邏輯電路 n阱工藝：易獲得高性能的nMOS，適于微處理器、DRAM 熟悉雙阱CMOS IC工藝流程 1）硅片準備2）阱的制備3）場區隔離：4）CMOS器件形成5）多層金屬互聯6）后部封裝工藝

熟悉標準埋層雙極集成電路工藝流程 標準埋層雙極集成電路工藝流程

1）、襯底準備2）、埋層的制備3）、外延層生長4）、隔離區的形成（第二次光刻）5）、收集極接觸的制備（第三次光刻）6）、基區的形成（第四次光刻）7）、發射區的形成（第五次光刻）8）、金屬接觸和互聯（第六、七次光刻）9）、后續封裝工藝

CMOS工藝流程

了解1960s、1970s和1980s集成電路工藝的特點

熟悉1990sCMOS工藝的特點：特征尺寸、襯底、隔離、光刻、刻蝕、退火、W塞及平整化 1990’s CMOS Technology Photolithography – G-line, I-line(365 nm), and DUV 248 nm – Positive photoresist – Steppers replaced projection printer – Track-stepper integrated systems ? Plasma etches for patterned etch ? Wet etches for blanket film stripping ? Vertical furnaces

– smaller footprints, better contamination control.? RTP systems

– post-implantation annealing – silicide formation, – faster, better process and thermal budget control.? DC magnetron sputtering replaced evaporation ? Multi-layer metal interconnection ? W CVD and CMP(or etch back)to form plugs ? Ti and TiN barrier/adhesion layer for W ? Ti welding layer for Al-Cu to reduce contact resistance ? TiN ARC ? BPSG was popularly used as PMD.? DCVD: PE-TEOS and O3-TEOS – STI, sidewall spacer, PMD, and IMD ? DCVD: PE-silane – PMD barrier nitride, dielectric ARC, and PD nitride ? Tungsten CMP to form plug

? Dielectric CMP for planarization ? Cluster tools became very popular ? Single wafer processing systems improve wafer-to-wafer uniformity control ? Batch systems is still commonly employed in many non-critical processes for their high throughput.

第四篇：集成電路制造工藝復習總結

集成電路制造工藝復習總結

主要內容

一集成電路制造工藝概況 二.晶體生長和晶片的制備 三.外延工藝 四.氧化工藝 五.摻雜工藝 六.光刻工藝 七.腐蝕工藝 八.金屬化工藝 九.組裝和封裝工藝

十.微加工技術在其它領域的應用

為什么采用硅作為集成電路的材料，而不用鍺？ 1.鍺的漏電流大（原因:鍺的禁帶寬度小, 0.66eV)。2.硅器件工作溫度高(150℃),鍺為100℃。3.易生長高質量的氧化硅，氧化鍺會水解。

4.鍺的本征電阻率為47??cm，不能用于制造高擊穿電壓的整流器件，硅的本征電阻率為230000??cm。5.電子純鍺的鍺成本是純硅的十倍。

單晶硅的晶向與性質

1.（111）面

2.原子面密度最高，生長容易，3.氧化速度快

4.（100）面

5.二氧化硅界面缺陷密度低 6.表面遷移率高

7.實際晶向的選擇取決于器件設計的考慮 8.雙極電路－（111）9.MOS電路－（100）

硅的整形

1.硅錠 2.外部研磨

i.ii.直徑磨削

磨主面（基準面）和第二平面（輔助面）

3.切成大圓片 4.腐蝕 5.拋光

硅熱氧化設備與二氧化硅膜質量控制

常規熱氧化方法

1.干氧氧化：Si+O2:高溫加熱

熱氧化速率取決于氧原子在二氧化硅中的擴散速率，溫度越高、擴散越快，二氧化硅層越厚。

特點：結構致密、干燥性和均勻性好、鈍化效果好、掩蔽性能好，但總體反應速率慢；

2.水汽氧化：Si+H2O:高純水、高溫加熱

由于水汽的進入，使氧化膜結構疏松，反應速率加快。所需水蒸氣由高純去離子水汽化或氫氧化合而成。

特點：反應速率快—水在二氧化硅中的平衡濃度大于氧氣；結構疏松，含水量大，掩蔽性能不好，目前很少使用

常規熱氧化方法

1.濕氧氧化：Si+H2O+O2:氧氣攜帶去離子水產生的水蒸氣（95-98℃）、高溫加熱；

特點：介于干氧和水汽氧化之間，實際應用時，常采用干氧-濕氫氧合成氧化：H2：O2=2：1 氧氣須過量；

2.高純氫-氧反應生成水，水汽化后與氧氣一同參與反應。優點：膜質量好、均勻性好，但安全性控制較復雜。氧-干氧交替進行的方式，既保證膜質量又提高了氧化速率。

摻氯氧化

本質：在二氧化硅界面形成氯-硅-氧復合結構，保護結構不受鈉離子影響而減少層錯等缺陷的出現。

作用過程：在干氧氧化基礎上，通入含氯化合物氣體，提高器件電學性能和可靠性。

熱氧化界面

熱氧化設備-常規熱氧化設備

特點：可同時氧化200片硅片，生產效率高，參數控制好。氫氧合成熱氧化設備

安全措施：錯誤比例連鎖保險和低溫報警連鎖保險裝置； 空氣中氫氣含量4%-74.2%之間會發生爆炸。摻氯氧化設備

特點：氮氣攜帶三氯乙烯進入反應室； 氮氣作用：載流、提供壓力； 氧化基本步驟

1.硅片送至爐管口，通氮氣和少量氧氣排雜 2.硅片送至恒溫區，預熱，控制升溫速率5-30℃/min 3.通入大量氧氣，開始氧化反應 4.按比例要求通入反應氣體

5.停通其他氣體、續通氧氣，消耗殘余反應氣體 6.硅片拉至爐管口，降溫處理，控制降溫速率2-10℃/min 7.將處理好的硅片拉出爐管

其他生長方法

氧化和分解均可以獲得二氧化硅，熱分解含硅化合物也是形成二氧化硅的重要途徑之一。

作用原理：以待加工硅片作為形成氧化膜層的淀積襯底，硅片本身不參與氧化膜形成。此外，陶瓷片、金屬片等也可以作為襯底材料——低溫”淀積” 淀積：

懸浮在液體或氣體中的固態微粒發生連續沉降的現象。烷氧基硅烷熱分解法

淀積得到的二氧化硅膜致密性不如熱氧化生長的氧化膜，在淀積后應進行致密處理。操作注意事項：

1、確保系統密封性，不能漏氣或堵塞；

2、源溫和源流量須進行控制，d=kt；

3、源使用時間不宜太長，一旦變成黃色則不能使用；

4、硅片進爐后，應先抽真空，達到要求后方能通源；

斷源后仍需抽氣五分鐘左右，才能排氣；

硅烷熱分解法

特點：氣態副產物少，生長溫度較低，氧化膜質量好 操作要點：

1、保證反應室整個淀積面積上的氣流均勻，反應室和 橫截面面積進行適當控制，對氣體流量嚴格控制；

2、嚴格控制反應溫度，以防發生爆炸；

3、注意使用安全，嚴格控制裝置氣密性，硅烷使用前進行

稀釋（3%-5%）,如何稀釋？ ? 二氧化硅膜質量控制 二氧化硅膜質量要求：

宏觀上：表面無斑點、裂紋、白霧、發花和針孔等現象；

微觀上：厚度符合要求、均勻、結構致密，可移動鈉離子含量低

二氧化硅質量檢驗

一、厚度測量 常用厚度測量方法：

比色法、腐蝕法、雙光干涉法、電容電壓法、橢圓偏振 光法等，不同測量方法的主要區別在于測量精度高低。厚度單位：埃

單位換算：毫米（mm)、微米（μm)、納米（nm）、埃、微微米（pm)厚度測量-比色法

測量原理：不同厚度氧化膜在白光照射下會呈現出不同的干

涉顏色，利用金相顯微鏡觀察并與標準比色樣品進行對比，得出氧化膜厚度。

首先需預判氧化膜厚度范圍，然 后對比標準比色樣品得出厚度值。適 用于1000-7000埃之間的厚度，超過 7500埃則效果不明顯。厚度測量-雙光干涉法 測量原理：

利用光照射氧化硅臺階的不 同界面獲得的干涉條紋數目 得到氧化層的厚度。作用過程：

1、制備氧化層臺階；

2、用可見光照射氧化物斜面；

3、依據顯微鏡下觀測的干涉條紋數目計算二氧化硅厚度。厚度測量-雙光干涉法 技術要點：

干涉條紋數目的確定； 氧化物斜面不能太窄；

干涉條紋應清晰可見；

局限性：不能測太薄的厚度（2000埃以上）；折射率確定? 厚度測量-橢圓偏振光法

作用原理：

光源發出的單色自然光，經過起偏器后，變成偏振光。轉動起偏器可改變光速偏振方向，線偏振光經四分之一波片后變為橢圓偏振光，橢圓偏振光在待測樣品表面反射后，光的偏振狀態（偏振幅度和相位）發生變化，依據此變化可以測量樣品的固有光學參數（折射率等）或樣品膜厚度。偏振光與起偏器

光是一種電磁波，電磁波是橫波。振動方向與波前進 方向構成的平面叫做振動面，光的振動面只限于某一固定 方向的，稱為平面偏振光或線偏振光。

四分之一波片

一定厚度的雙折射單晶薄片，當一束線偏振光垂直入射 到波片時，在波片中分解成沿原方向傳播但振動方向互相 垂直的o光和e光。當光法向入射時，o光和e光之間相位差 等于π/2或其奇數倍，該晶片稱為四分之一波片。橢圓偏振光

垂直于光傳播方向的固定平面內, 光矢量的方向和大小都隨時間

改變, 光矢量端點描出一個橢圓, 此偏振光稱橢圓偏振光。用起 偏器獲得線偏振光，當線偏振光垂直入射四分之一波片，且光 的偏振和晶片光軸面成θ角，出射后變成橢圓偏振光（θ=45 度時，為圓偏振光）。

二氧化硅膜缺陷檢驗

宏觀缺陷：1.氧化層針孔-----氧化方法、硅片質量 2.表面氧化斑點----表面殘留雜質：三個來源 3.氧化層厚度不均----原料不均、加熱不均 微觀缺陷：

1.鈉離子沾污----主要來源于操作環境： 去離子水質量、石英管道、氣體系統 所用化學試劑；

2.熱氧化層錯----層錯核形成：固有點缺陷； 層錯加劇：滑移與攀移； 與晶向有關； 熱處理 熱處理目的】

將材料放在一定的介質內進行加熱、保溫或冷卻處理，通過改變材料表面或內部組織結構,來控制材料綜合力學性能。金屬材料主要熱處理過程：

退火（軟化）、正火（硬化）、淬火（鋼化）、回火（韌化）等。

半導體材料主要熱處理過程：

退火、硫化、熔流、固化等。退火處理 退火目的：

消除材料熱加工過程中因缺陷而累積殘余應力（內應力）。作用過程：將材料在適當溫度下加熱一段時間，利用熱能進行部分晶格位置原子重排，降低缺陷密度。典型例子：離子注入 硅化反應 目的及原理：

作為集成電路引出線的鋁、銅及其合金與硅界面極不穩定，常制備TiN擴散阻擋層阻擋兩者間的原子擴散等界面反應，但TiN與硅接觸導電性能差，因此增加一層導電性能好的 TiSi2，改善電極與硅的電接觸性能。熔流及固化

在制備介質材料保護膜時，常采用硼磷硅玻璃（BPSG）。BPSG玻璃通常采用APCVD（常壓化學氣相淀積）或PECVD（等離子化學氣相淀積）方法制得，淀積完成后的BPSG玻璃經加熱熔融流動趨于平坦化、均勻化的過程稱為熔流。

在較低溫度下加熱，使光刻膠中有機溶劑揮發的過程 稱為固化。多用于多層金屬薄膜間的絕緣介質層制備，常見 的應用是SoG（Spin on Glass)-旋涂玻璃膜。

快速熱處理

1.快速熱處理（Rapid Thermal Processing，RTP)是指將

硅晶片快速加熱到設定溫度，并進行短時間快速熱量處理的 方法。

2.快速熱處理可以滿足需要短時間處理的工藝過程，適用 于使硅片的逐片加工、升降溫速率極快和生產效率很高的場 合（自動化程度）。

它是應用新技術來改進各類型熱處理過程的一種新型工藝。

第五篇：altera_modelsim6.1g仿真總結

軟件環境說明：quartusII 7.2 sp3+altera_modelsim6.1g

（作者：劉國華）

1，軟件的安裝

詳細請看《如何破解ModelSim-Altera 6.1g.pdf》。（一個注意的地方就是環境變量設置完后一定要重新啟動）2，軟件的設置

《如何解決在Quartus II無法使用ModelSim-Altera模擬的問題.pdf》。3，用altera_modelsim6.1g做功能仿真，設置地方有3處如下：

接著就是運行仿真軟件，進行仿真： 方法有兩種：

①編譯完后，通過自動運行

②編譯完后，手動運行，一般運行Gate Level Simulation

仿真圖如下，由于是功能仿真，所以沒有延時信息出現：

4，關于do文件的使用技巧問題：

執行的默認腳本在：工程所在目錄simulationmodelsim下，例如我的工程：

該do文件的內容為: transcript on if {[file exists gate_work]} { #判斷庫是否存在，存在的話就先刪除

vdel-lib gate_work-all } vlib gate_work

#建立一個庫 vmap work gate_work #映射庫

vlog-vlog01compat-work work +incdir+.{counter.vo} #編譯文件 vlog-vlog01compat-work work +incdir+E:/pratice/verilog/my_counter {E:/pratice/verilog/my_counter/testbench.v}

#編譯文件 vsim-t 1ps-L cyclone_ver-L gate_work-L work top_tb #啟動仿真 add wave * #把testbench.v的頂層信號加入到波形窗口中 view structure view signals #打開信號窗口 run –all #執行仿真、modelsim窗口指示的就是這個腳本：

如把以下的選項勾起，并指定一個do文件：

這個時候上面那個counter_run_msim_gate_verilog.do文件的腳本就會發生以下變化： transcript on if {[file exists gate_work]} { vdel-lib gate_work-all } vlib gate_work vmap work gate_work

vlog-vlog01compat-work work +incdir+.{counter.vo} vlog-vlog01compat-work work +incdir+E:/pratice/verilog/my_counter {E:/pratice/verilog/my_counter/testbench.v}

vsim-t 1ps-L cyclone_ver-L gate_work-L work top_tb #執行自己寫的do文件，這樣的話，就可以很好的控制自己想看的信號 do E:/pratice/verilog/my_counter/simulation/modelsim/my.do my.do文件如下： view signal view wave add wave * #將設計文件的內部信號cnt以無符號十進制的形式加入到波形圖 add wave-radix unsigned /top_tb/tb_counter/cnt

run –all

5，用altera_modelsim6.1g做布局布線后的仿真（后仿真），設置地方有2處如下：

仿真圖如下，可以看到下圖明顯存在延時信息：