第一篇：后端面試總結(jié)_v1

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1、下面是第一個真正的問題：

Why power stripes routed in the top metal layers? 為什么電源走線選用最上面的金屬層？ 難度：1 1.高層更適合global routing.低層使用率比較高，用來做power的話會占用一些有用的資源，比如std cell 通常是m1 Pin。

2.EM能力不一樣，一般頂層是低層的2~3倍。更適合電源布線。頂層金屬通常比較厚，可以通過較大的電流

3.一般ip占用的層次都靠近下幾層，如果上層沒有被禁止routing的話，top layer 可以穿越，低層是不可能的，并且高層對下層的noise影響也小很多。

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2、Why do you use alternate routing approach HVH/VHV(Horizontal-Vertical-Horizontal/ Vertical-Horizontal-Vertical)? 為什么要使用橫豎交替的走線方式？（感覺這個問題比較弱智，但是號稱是intel的面試問題，暈！我憧憬和向往的圣地啊！！）難度：1 老是簡單的問題比較無趣，問一個貌似簡單，但是不容易回答完整的 1.有效利用布線資源，更利于布線 2．線間干擾最小

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3、How to fix x-talk violation？ 如何解決線間干擾？

難度：4（關(guān)于難度的定義，在第一題里面）

（應該至少有5大類解決辦法，wire spacing, shielding, change layer之類的只算其中1類）1．增加受害網(wǎng)絡的驅(qū)動能力upsize victim driver減小侵害網(wǎng)絡的驅(qū)動能力 2．Double witch，double spacing，wire shileding 3．Insert buf in victim net 4．Victim的輸入端改成hi-vth cell，hi-vth保證了再小紋波干擾下不發(fā)生翻轉(zhuǎn) 5．改變timing windows @@

4、What are several factors to improve propagation delay of standard cell? 哪些因素可以影響標準單元的延遲？難度：3 答案應該包括 1）PVT 2）input transition，output load 3）Vth

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5、What would you do in order to not use certain cells from the library?如何禁止使用庫里面的某些單元？難度：1 禁用就用set_dont_use禁止修改就用set_dont_touch @@

6、During the synthesis, what type of wire load model are often used? 做RTL綜合時，經(jīng)常使用的wire load model有哪幾種？難度：2 注意：問題是wire load model，不是wire load mode，也不是delay model 答案：

1）zero wire load model 2）基于fanout的傳統(tǒng) WLM 3）基于物理位置（距離）的wire load model，在Cadence的RC中叫PLE，Synopsys叫DC Ultra Topographical 附加問題：

What types of delay model are used in digital design?(數(shù)字IC設(shè)計中有多少種類型的delay model)

答案：NLDM

CCS ECSM 還有一個現(xiàn)在基本不用了的—LDM @@

7、How delays are characterized using WLM(Wire Load Model)?使用一般的WLM（不是zero WLM，也不是按照物理位置算的DCT），DC是如何計算delay的？難度：2 DC在計算延時的時候，net的rc就要根據(jù)所選取的wrie load model來計算，計算時和輸出的fanout決定 以smic13的smic13_wl10為例 wire_load(“smic13_wl10”){

resistance

: 8.5e-8;

capacitance

: 1.5e-4;

area

: 0.7;

slope

: 66.667;

fanout_length

(1,66.667);根據(jù)fanout值，由fanout(1,66.667)可以得出互連線長度為66.667，然后根據(jù)resistance和capacitance計算出互連線電容為1.5e-4*66.667，互連線電阻為8.5e-8*66.667，當然如果扇出值表中沒有，就會用到slope，例如扇出為3時，此時估算的互連線長度為1*66.667+（3-1）*slope，再計算出RC值，然后DC由此計算net的延時。

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8、There are source clock clka(create_clock), and generated clock clkb by clka.In pre-CTS netlist, there is network latency in clka, how this latency propagates to clkb? In post-CTS netlist, What you need to do for this network latency? 假設(shè)有兩個時鐘，原始為clka，生成的時鐘為clkb，在沒有時鐘樹的網(wǎng)表中，clka的network latency會自動傳遞到clkb上嗎？clkb的latency如何描述？ 在生成時鐘樹的網(wǎng)表中，如何處理network latency? clkb的latency又如何描述？難度：3

答案：

在pre-CTS時，clka的network latency會自動傳到clkb上在post-CTS時，可以把network latency去掉，通過set_propagated_clock命令，讓工具根據(jù)clock tree去計算實際的clock network latency @@

9、There are source clock clka(create_clock), and generated clock clkb by clka.how do you specify them in CTS spec file? Assume there is real timing path between clka and clkb.clkb是clka的生成時鐘，在CTS的spec文件中如何定義這兩個時鐘？假設(shè)clka和clkb 間的FF有時序收斂的要求。難度：3 答案：

CTS的spec文件中定義 clka 是 root，clkb 為 through pin，再加上那些應該有的skew transition，insertion delay等就好了，其它的事CTS會給你做

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10、假設(shè)在pre-CTS的時序約束中，setup的clock uncertainty是由PLL jitter和clock tree skew兩部分組成，那么

1）pre-CTS的時序約束中，hold的clock uncertainty是什么？

2）post-CTS的時序約束中，setup和hold的clock uncertainty要做什么樣的修改？難度：2 答案：1）pre-CTS，setup的clock uncertainty = PLL jitter + clock tree skew hold的clock uncertainty = clock tree skew 2）post-CTS，setup的clock uncertainty = PLL jitter hold的clock uncertainty = 0

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11、What are various techniques to resolve routing congestion? 請詳細解釋解決走線阻塞的問題難度：4 提示：1）routing congestion發(fā)生在后端，前端一般不太考慮這個問題，需要后端自己去 辦法解決，但是解決的辦法不只在后端，也有一些方法需要前端的配合

2）阻塞有多種情形，要分別討論，沒有一個統(tǒng)一的解決辦法。能夠把大部分的阻塞情況列舉出來，就已經(jīng)夠4級的水平啦

答案：

1）阻塞在RAM（macro）之間：可能RAM之間的距離沒有計算正確，可以加大RAM之間的間距；扭轉(zhuǎn)RAM的方向，使得RAM的IO pin朝向更容易走線的那邊；如果是多個RAM共用地址或者數(shù)據(jù)線，盡量把RAM的地址數(shù)據(jù)pin對齊

2）阻塞出現(xiàn)在RAM和幫助單元交界的地方：在RAM周圍加一條halo（keepout）；把RAM放在四周，盡量把中間留下的空間變成方形；在有阻塞的地方加一些由小的placement blockage組成的矩陣

3）阻塞出現(xiàn)在標準單元的某一塊：也可以加一些由小的placement blockage組成的矩陣；module/instance padding；利用placement guide減少那塊地方的標準單元個數(shù)；scan chain reordering也會改善一些阻塞；定義density上限；使用congestion driven的placement，并且要求place之后做congestion優(yōu)化；在綜合是禁止使用那些pin太多太密集的標準單元(多半是那些復雜的組合邏輯單元)；請前端使用RAM代替觸發(fā)器矩陣；請前端修改算法

4）應該盡量減少power route占有的資源，謹慎選擇power mesh使用的金屬層，VIA的大小等。在detail route完成之后，你如果已經(jīng)試了各種解決signal congestion的方法，還有少量DRC無法解決時，可以考慮切掉部分power mesh @@

12、How do you get better skew/insertion delays in CTS(Clock Tree Synthesis)? 如何得到更好的時鐘樹skew和insertion delay 難度：4 如果是用普通的CTS的方法，可以從下面幾個方面著手。不太可能一次就把CTS做得很好，要反復調(diào)試各種參數(shù)，達到最佳效果。

1）合理的clock root和through pin。這個看似CTS會從SDC自動抓出來，但是并不一定是最好的，特別是多個clock相互有重疊的leaf pin時，要特別注意 2）不要用太大或者太小的clock buf/inv 3）選用RC最小的金屬層。如果上面RC最小的金屬層已經(jīng)被占用，比如RC最小的top，top-1已經(jīng)不夠clock net時，而top-2到layer2都是一樣的RC時，可以選用layer3/4。為什么不用更高層哪？因為這樣既照顧了layer2/1的pin，有不用太多的via到更高層 4）如果用double width clock wire，可以適當增大clock buf/inv的size 5）合理的max fanout。有時clock buf/inv的fanout可以超過max_fanout的限制 6）不要把skew設(shè)得太小 7）min_insertion_delay = 0ns 8）合理的transition time,不要太小 9）使用postCTS的CTS opt 10）做clock tree時，就直接把clock net走線完成

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13、If giving total standard cell gate count, all memory macro list including memory type, bit width and depth, all other macro with real size, and IO type and total number.How do you estimate the die size? 如果告訴你標準單元的門數(shù)，所有內(nèi)存的類型和邏輯大小，其他IP的實際大小，以及IO cell 的種類和數(shù)量，你如何估算整個芯片的面積？

答案：

IO neck 和 core neck 一般稱作 IO limited 和 core limited，IO limited ：這個芯片的面積是因為IO個數(shù)限制（太多），而不得不做得那么大。core部分其實用不了那么大。這時面積計算就簡化為每邊IO個數(shù)的計算了。Core limited：芯片面積是有core部分的決定的，IO沒有那么多 在Core limited情況下，die size的估算如下：

芯片面積 = core面積+ power ring面積 +PAD ring面積 core面積 = RAM面積 + 其他macro面積 + 標準單元面積

RAM面積 = RAM 自身的面積 + RAM power ring面積 + keepout面積 + mbist面積 RAM自身的面積可以通過memory compiler或者查datasheet得到，有些RAM 可以不要power ring。如果要的話，按照power mesh的寬度 x RAM的長寬 x 2 = 面積

keepout + mbist 的面積一般是RAM自身面積的10%

其他macro的面積，比如PLL，ADC，DAC等，直接把面積加起來，再留3～5%的keepout面積就好了

標準單元的面積=（預估的gate count x 每個gate的面積）/ utilization utilization與使用的金屬層數(shù)和設(shè)計的用途有關(guān)，簡單地計算方法是 5層metal：50% 6層metal：60% 7層metal：70% 8層metal：80% 以上不包括power專用的金屬層 如果設(shè)計是多媒體芯片，一般可以增加3～5% utilizaion，如果是網(wǎng)絡芯片，則要減少3～5% @@

14、what is pros and cons of using buffer and invters in CTS? CTS中使用buffer和inverter的優(yōu)缺點是什么？ 難度：3 答案：

使用BUF：

優(yōu)點：邏輯簡單，便于post-CTS對時鐘樹的修改 缺點：面積大，功耗大，insertion delay大 使用INV：

優(yōu)點：面積小，功耗小，insertion delay小，對時鐘duty cycle有利 缺點：不易做時鐘樹的修改

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15、If giving two physical dies as below, and ask you select one of them.How do you pick it up? explain the reason please.（1）width = 2 x height(2)height = 2 x width 如果從下面的兩個芯片中選一個給你做后端設(shè)計，你選哪個？請說明選擇的理由？（1）寬 = 2倍的長（2）長 = 2倍的寬

答案：

去除不太好用的layer（比如metal1）和power專用layer（比如RDL）后，比較剩下的layer可以提供的H和V的routing resource，如果H的多，就選寬的，反之，就選高的。

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16、if the design is IO limited, how to reduce the die size? 因為IO太多而導致芯片面積過大，有什么方法減小面積？難度：2 答案：

1）stagger IO，2重io 可以算一個方法

2）IO可以不全放到四邊，只要封裝沒問題就行啦--flip chip 算第二個方法 3）如果有多套IOcell可以選擇，盡量選瘦的 4）調(diào)整芯片的長寬比

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17、giving the schematic and delay in attached picture, calculate the WC setup slack at D pin of F2, and BC hold slack at D pin of F4 如圖所示，時鐘和延遲，計算到F2輸入端D的setup slack，到F4輸入端D的hold slack難度：3

答案：

F2輸入端D的setup slack是(8+0.5-0.3)-(0.7+7.0)=0.5 F4輸入端D的hold slack是(0.2+0.2)-(0.2+0.2+0.1)=-0.1

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18、using the same logic as question #17, considering OCV on clock path only, which clock buffer will be used for OCV derating calculation and which clock buffer will not(a.k.a.CPPR)? 如果考慮clock path的OCV,在第17題的電路里面，哪幾個時鐘BUF要被用來計算OCV的derating，哪幾個不用（又叫CPPR）？暫不考慮X-talk產(chǎn)生的incremental delay 答案：

C1 C2不用算入derating(應該是也計算過,但是會通過CRPR彌補),C3,C4,C5 要計算derating 附錄：以下是幾個概念的通俗解釋。OCV：因為制造工藝的限制，同一芯片上不同位置的單元會有一點差異，這就是OCV。現(xiàn)在還有LOCV和AOCV，暫且不提。

derating：是計算OCV的一種簡單方法，在某個單一條件下，比如WC或者BC，把指定path的延遲放大或者縮小一點，這個比率就是derating。注意，這里要強調(diào)的是

某個單一條件，要么是WC,要么是BC，不能把WC和BC混在一起，再OCV，因為那樣太悲觀，實際上是很難發(fā)生的。

除了derating以外，在使用incremental SDF的時候，也會對OCV發(fā)生作用。這是明天的問題，比較有難度。

CPPR：一條path的start flop和end flop的時鐘路徑，有時會有一部分是重合的，重合的部分不應該算OCV（注意，這里假設(shè)沒有使用incremental SDF），這就叫CPPR。

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19、continue from question #18.Because there is CPPR, the OCV derating on clock path C1 and C2 are canceled.Now giving incremental delay caused by x-talk at net between C1 and C2.Please use the derating to calculate the difference of clock path delay from C1 to C2(including the net between them)for WC setup and BC hold.接上面#18的問題繼續(xù)討論，因為有CPPR，在C1到C2那段clock path上面的OCV被抵消掉了。現(xiàn)在我們增加一個由x-talk引起的incremental延遲在C1到C2的那段net上，具體數(shù)字見圖。問題：

對于C1到C2那段clock path，在計算WC setup時，因為OCV引起的路徑延遲的差是多少？ 在計算BC hold時，因為OCV引起的路徑延遲的差是多少？ 注意：

問題是那段clock path因為OCV引起的path delay的差，不是問path delay的絕對值 難度：5 難度5的問題不是蓋的吧，好，改為選擇題，C1到C2一段的OCV延遲的差，1）在計算WC setup時，是

a)0 b)0.0005 c)0.00075 d)0.0245 2）在計算BC hold時，是 a)0 b)0.001 c)0.0015 d)0.0265 答案：

現(xiàn)在從incremental SDF的格式說起，（-0.01：：0.015）（-0.015：：0.01）

左邊括弧里的是rising timing延遲，右邊的是falling timing 括弧里面的一對數(shù)字表示在這個條件下（WC或者BC）延遲的最大和最小值 因為是incremental延遲，要和基本延遲結(jié)合使用，所以，會有負數(shù)出現(xiàn)。再講OCV的使用incremental SDF的方法，OCV計算path delay時挑選最困難的情況，在WC setup時，比如從F1到F2，計算F1的clock path，就選incremental SDF里面的最大值0.015，計算F2的clock path，就選最小值-0.01 因為有0.95 derating在-clock，-early上，所以F2的clock path要按比例縮小

-0.01x0.95=-0.0095 所以C1到C2那段的OCV的差是0.015+0.0095=0.0245(選項d)在BC hold時，比如congF3到F4，因為2個FF在同一個時鐘沿檢測hold timing，CPPR可以把incremental SDF的延遲也抵消掉，所以C1到C2那段的OCV的差是0（選項a）結(jié)論：

計算setup時，CPPR不抵消incremental SDF 計算hold時，CPPR連incremental SDF都可以抵消掉

@@20、Explain ECO(Engineering Change Order)methodology.說一下ECO的流程

難度：2 答案：

ECO有兩種，pre-mask ECO和post-mask ECO，它的分界線就是base layer tape out之前和之后。

pre-mask ECO的流程是 1）后端寫出網(wǎng)表，給前端 2）前端修改這個網(wǎng)表(一般不再做綜合)，可以使用任何標準單元（只要不是dont_use），交給后端

3）后端讀入ECO網(wǎng)表，和ECO之前的place和route 4）ECO place&route，STA，DRC/LVS post-mask ECO流程，假設(shè)你不想動base layer 1）后端寫出網(wǎng)表，給前端 2）前端修改這個網(wǎng)表(一般不再做綜合)，只能使用spare cell或者象gate array一樣的ECO cell 3）后端讀入ECO網(wǎng)表，和ECO之前的place和route 4）如果使用spare cell，不用ECO place；如果用ECO cell，要將ECO cell放在以前帶gate array功能的fill cell的位置上，再按照指定的layer做ECO route @@

21、What do you write in CTS spec file? CTS spec 文件中一般包含哪些內(nèi)容？

難度：3 答案：

（以Cadence CTS spec file 格式為例）AutoCTSRootPin pad Period MaxDelay MinDelay MaxSkew SinkMaxTran BufMaxTran Buffer NoGating NO/YES DetailReport YES/NO #SetDPinAsSync NO/YES SetIoPinAsSync YES/NO RouteClkNet YES/NO PostOpt YES/NO

OptAddBuffer YES/NO #RouteType specialRoute #LeafRouteType regularRoute ExcludedPin leafpin leafport hroughpin throughport clkgroup macromodel pin @@

22、If there are too many pins of the logic cells in one place within core, what kind of issues would you face and how will you resolve? 如果在core里面某一塊有太多的標準單元的pin，有可能出現(xiàn)什么place&route的問題，如何解決？

難度：3 答案：

1）禁止使用pin太多的cell 2）減小utilization，方法很多

3）看v h 可用資源，適當調(diào)整moudle 形狀

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23、If there are DRC（spacing，short）, hold and setup violations in the design, you don't have enough time to fix all of them before tape out, which one you will fix first, which one you can leave it as is? Why? 如果設(shè)計中有DRC（特指spacing和short），hold和setup違反，tape out之前，你已經(jīng)沒有時間去修改所有這些違反，那么你首先修改哪個？哪個可以不管？請說明理由。難度：2

答案：

1)short, spacing 2)hold 3)如果沒有時間，setup可以忽略

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24、how to set multicycle path constraint? 如何設(shè)定multicycle path？難度：1 提示：在一般情況下，multicycle-setup 和-hold 要成對使用 答案：

clock domain：

fast-slow:set_multicycle_path num-setup-from clk1-to clk2-start

set_multicycle_path num-1-hold-from clk1-to clk2-start slow-fast:set_multicycle_paht num-setup-from clk2-to clk1-end

set_multicycle_path num-1-hole-from clk2-to clk1-end data path: set_multicycle_path num-setup-from data1-to data2 set_multicycle_path num-1-hold-from data1-to data2 延伸問題：

為什么-hold一般是-setup的n-1？如果只有-setup木有-hold會怎樣？ 答案：

hold 是對前后兩個flip flop在相同時鐘沿的檢查.設(shè)了n-1就是返回n-1個周期做hold的檢查，滿足了兩個flip flop在同一個時鐘沿。如果沒有-hold 默認是檢查n前一個有效時鐘沿，如果n>=2，hold的檢查就不是在同一個時鐘效沿，對hold的要求就要多n-1個周期，那樣太苛刻了，一般時序無法收斂

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25、how are timing constraints developed, such as clock, generated clock, IO timing, exception? What backend team contribute to it? 一個設(shè)計的時序約束是怎么寫出來的？請大略說明時鐘，IO delay，false path，multicycle path是如何得到的？在完成時序約束的過程中，后端可以給予什么樣的幫助？難度：2

答案：

clock和generated clock一般由設(shè)計spec決定。除非有些個別的local generated clock可以有前端工程師自己添加

IO timing與系統(tǒng)設(shè)計有關(guān)，應該參考/兼顧其他芯片的IO時序，由前端工程師作出 exception（false path，multicycle path）一般是由前端工程師在做設(shè)計時決定的 后端可以提供clock network delay/skew，DRV，以及幫助檢查SDC是否合格

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26、In regular backend flow with only one functional mode SDC, please explain timing closure methodology/issue/fixes in pre-CTS, post-CTS and post-Route stages.在只有一個function SDC的普通后端流程中，對于pre-CTS, post-CTS 和 post-Route這三步，請分別講述它們在時序收斂上的方法，一般會遇到的問題和解決方法。難度：3暫時不考慮DFT。后續(xù)的每日一題中，會加入DFT mode SDC。

答案：

pre-CTS時，使用ideal clock，只fix setup post-CTS后，使用propagate clock，可以只fix setup，檢查hold，但可以不fix hold post-Route后，依然使用propagate clock，fix setup和hold 具體遇到的問題和解決方法：

pre-CTS: 如果有setup，重在調(diào)整floorplan，buffer tree結(jié)構(gòu)

Post-CTS: 如果有setup，重在調(diào)整clock tree，buffer tree結(jié)構(gòu)或者size Post-Route: 如果有setup/hold，微調(diào)clock tree/buffer tree的size，routing channel和圖層，實在不行，回到CTS @@

27、Continue from previous question, if adding one more DFT timing constraint, how do you handle the multiple SDC? Using Encounter or ICC commands, please explain the detail what you do.繼續(xù)#26的問題，如果再給一個DFT時序約束，在后端流程中，你如何處理多個SDC？假設(shè)使用Encounter或者ICC，請詳細介紹如何設(shè)置

難度：3 答案：

簡單地說就是使用MMMC。

在Encounter里面，要逐步定義，create_library_set create_op_cond create_rc_corner create_delay_corner createPowerDomain create_constraint_mode create_analysis_view set_default_view set_timing_derate 對設(shè)計和SDC仔細分析后，也可以合并function SDC和幾個DFT SDC,這個屬于難度5的做法

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28、There are function SDC with multiple clock domain and scan SDC with an individual scan clock.Assume those functional clock are un-balanced, how do you balance the scan clock?

假設(shè)一個設(shè)計的function SDC中有多個時鐘，在scan mode下，另有一個單獨的scan clock，如果functional的各個時鐘樹之間是不平衡的，請問如何平衡那個scan時鐘？ 難度：4 答案：

如果CTS支持multi-mode，直接使用即可。如果不支持，或者MMCTS效果不理想，就是在CTS spec中，同時定義function 和 DFT 的時鐘，然后在scan clock里面，把MUX設(shè)為leave pin，再讓它們與function clok到MUX的延遲做動態(tài)平衡

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29、There are function SDC, scan shift, scan capture, scan at-speed, mbist at-speed, and jtag SDC.Considering CPU run time, you can't add all of them into MMMC.Then which SDC you will add in to MMMC setup, and hold? 在一個設(shè)計中有多個時序約束，象function，scan shift, scan capture, scan at-speed, mbist at-speed, 和 jtag SDC，為了減少運行時間，不能把它們都放入MMMC中，你選擇哪些放入MMMC的setup中，哪些放入MMMC的hold中？

提示：選擇的SDC要盡量的少，并且盡可能多地覆蓋其他沒有入選的SDC下的時序 難度：4

答案：

這個要從每個SDC的特點著手，個人經(jīng)驗，與設(shè)計有關(guān)，不敢保證使用與所有設(shè)計。1)scan shift：速度很慢，不用太擔心setup，但是hold很重要，一旦hold有問題，所有與scan有關(guān)的測試全泡湯

2)scan capture：也是慢速，但是會有很多hold出來，特別是在不同的function時鐘之間

3)scan at-speed：高速，解決了它的setup，其他DFT的setup基本上就連帶著解決了 4)mbist at-speed：高速，但是涉及的邏輯不多 5)jtag：慢速，很容易與function SDC合并 所有結(jié)論是

MMMC setup：function + scan at-speed MMMC Hold: function（+jtag）+ scan shift + scan capture @@30、Explain SDF and SPEF back annotation timing correlation issue，especially in different STA tools 請解釋反標SDF和SPEF在時序分析時的差異,特別是用不同的STA工具檢查timing時

難度：3 答案：

使用SDF做時序分析，無論使用什么tools，其結(jié)果應該是一樣的，沒有差異 使用SPEF時，因為工具需要把SPEF換算成SDF，這時會產(chǎn)生差異。

所以建議使用一個你信得過的工具生成SDF，然后大家都使用這個SDF做STA和仿真 @@

31、There are 4 power supplies in the design.VDD1/2/3 are different voltage.VDD1 is always on, but VDD2 and VDD3 can be turn off and on.VDD2 to block B and block C don't switch at same time.Please fill in the blank which net needs to be added level shifter and/or isolation cell.If you think Level shifter/isolation cell should be added in netAB at B side, then write B;if you think it's not necessary, write X.如圖，一個設(shè)計中有4個電源，VDD1/2/3的電壓各不相同，VDD1總是開著，其他會有開和關(guān)，并且到模塊B的VDD2和到模塊C的VDD2有各自分別的開關(guān)。請判斷在連接這4個模塊的8條net上，哪些需要level shifter，哪些需要ioslation cell，把結(jié)果填入右邊的表中。

填法如下：假如你認為需要在netAB上加個level shifter，加的位置在模塊B里面，就在netAB的右邊的第一列空格里寫B(tài)。如果什么都不加，就寫X。難度：3 沒做過low power設(shè)計，但是研讀過low power methodology manual for soc這本書。我來說說我的理解，有不對之處請高手指教。

一、電平不同的模塊之間即需要level shifter，故netAB/BA/AD/DA/CD/DC都需要level shifter。至于level shifter的位置是放在src端還是des端。一般來說H2L的由于只包含有des的power rail，所以肯定要放在des端。而L2H則包含有兩種power rail。肯定需要跨電壓域的電源線連接。考慮到output driver需要的電流一般要大于input driver需要的電流。所以也推薦放在des端。在本題中也未提到電平之間的相對大小。所以我都放在des端。

二、有power gated控制的模塊，其輸出都要加上isolation cell，故netBA/BC/CB/CD/DC/DA都需要isolation cell。其位置的擺放也有兩種，一是擺放在ouput端，一是擺放在input端。前者一是可以節(jié)省所需要的isolation cell數(shù)量（考慮一個模塊引腳的輸出連到多個模塊引腳的輸入的情況），二是便于check。后者優(yōu)點是isolation cell需要always-on的power。若放在output端，還需要引always-on的power rail過來。故此例中BA和DA的isolation cell都放在了A模塊中，其它的則放在ouput端。我的答案是：

netAB B X;netBA A A;netBC X B;netCB X C;net CD D C;net DC C D;net DA A A;net AD D X;應該是“后者優(yōu)點是isolation cell不需要always-on的power”吧？

isolation cell理論上可以放在output端，但是考慮power-on rail的走線，isolation cell自身的功耗，一般還是放在input端比較好。你的答案也是正確的！

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32、Continue from #31 question, there is isolation cell on netBA with isolate enable pin.When shutdown the block B, will you enable isolate pin first, or shutdown B first? What order it is during block B power-on?

接著上一題提問，在netBA上有一個isolation cell，isolation cell都會有一個isolate enable端，在模塊B關(guān)斷電源時，是先讓isolate enable端on哪，還是先關(guān)模塊B？反之，在開模塊B的電源時，誰先誰后？難度：2

答案：

先isolate on,再power off,反之先power on,再isolate off @@

33、There are 1000 clocks in a design.You guess the constraint cross the clocks is incomplete, and want to have a list of clocks which has cross clock domain path.How do you find whether there is path between 2 clocks? 設(shè)計中有1000個clock，你懷疑跨時鐘的時序約束有問題，想找出哪些clock之間有real path，請問如何找？難度：2 答案：

check_timing report_timing-clock_from-clock_to 循環(huán)

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34、What are various statistics available in IR-drop analysis reports? IR-drop的分析報告里面都包含哪些內(nèi)容？難度：2 答案： 至少包括

各種mode下的static和dynamic IR-srop report，其中drop的容許范圍可以參考廠家的意見 function mode下的EM report和RJ report @@

35、With respect to clock gate, what are various issues you faced at various stages in the physical design flow? 在后端流程的每步中，如何處理門控時鐘？難度：3 答案：

如果是用latch+and/or在組合成的clock gating cell，比較麻煩，以后估計不多見了，暫不討論。TomPaul提到的問題都很讓人頭痛，特別是做CTS時，如何處理那些個latch的clk pin。Place時，latch和and/or cell一定要靠得很近。一般使用ICG cell時，place：使用clock gating aware placement選項 CTS：主要看工具的本領(lǐng)了，一般是希望在滿足setup的前提下，ICG cell要盡量靠近clock root route：除了clock net優(yōu)先以外，不記得還有什么可做的了

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36、What is SSO? How to calculate the SSO in pad ring design? 什么是SSO，設(shè)計PAD ring時，如何計算SSO？難度：3

答案：

sso，即simultaneous switching ouputs，即允許同時切換的信號IO的數(shù)量。多個信號IO同時切換時，因更多電流流過pad ring，在pad電源IO的bonding wire及片外引線上的電感上，產(chǎn)生Ldi/dt的壓降。也即ssn，同時切換噪聲。主要是會引起地彈，即ground bounce。避免sso有很多方法。如增加供給pad用的電源IO數(shù)量，采用double bonding或triple bonding，采用slew rate control的IO，避免把pad電源IO放在corner上（corner處bonding wire引線最長，L最大），等。

主要還是采用增加pad用電源IO數(shù)量的辦法，計算方法一般foundry會提供，一般是給每個信號PAD一個DF值（還要根據(jù)bonding wire電感值做出選擇），把自己用的所有信號IO的DF值加在一起，能得出所需要的POWER PAD的數(shù)量。

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37、In building the timing constraints, do you need to constrain all IO ports? Can a single port have multi-clocked? How do you set delays for such ports? Can a clock port have multi-clock definition? How do you create clock for this port? 寫時序約束時，是否需要對所有的IO端口加約束？一個信號端口是否可以被多個時鐘約束？應該如何對這種端口設(shè)置delay？一個時鐘端口是否可以定義多個時鐘？應該如何定義這些時鐘？難度：2 答案：

CLOCK ports 不需要加，其他都要 可以，set_input_delay-add_delay 可以，create_clock –add @@

38、What is purpose of lockup latch in scan chain? Does lockup latch always fix the problem of first question? Does lockup latch clk pin connect to the clock of predecessor flop or successor? scan chain中插入lockup latch的目的是什么？是不是lockup latch總能達到那個目的？lockup latch的clk端與前一個flop的clock相連，還是后一個flop的clock相連？

難度:3 答案：

一般scan 用的時鐘樹大部分是與function的共享，所以scan chain的前一段和后一段的clock insertion delay會不一樣，因為scan shift速度很慢，不太用顧及setup，但是要確保hold。所以在前一個FF的clock insertion delay小，后一個大時，插入一個lockup latch，使信號多保持半個周期，以滿足后一個FF的hold要求。它們的時序關(guān)系是

前FF時鐘延遲+1/2 scan時鐘周期 >= 后FF時鐘延遲 + 后FF hold要求 當后FF時鐘延遲太大時，lockup latch也解決不了hold違反的問題 按此分析，lockup latch的clk端是和前一個FF的時鐘相連的。

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39、How is scan DEF generated? scan DEF是怎么生成的？難度：2 在第一次做完scan chain stitch后，讓DFT tool輸出一個scan def @@40、What are pros/cons of using low Vt, high Vt cells? 使用low Vt 和 high Vt cell的優(yōu)缺點?

難度：1 答案：

lvt cell速度快，耗電高，靜態(tài)電流大 hvt cell速度慢，靜態(tài)電流小 這是timing與power的trade off @@

41、How do you reduce standby(leakage)power? How do you reduce dynamic power? 如何減少靜態(tài)功耗？如何減少動態(tài)功耗？

難度：3 答案：

老陳認為，這是最邪惡的一種提問方法！貌似簡單，其實覆蓋范圍很廣。leakage power + dynamic power 不就是 total power 嗎？ 那么這個問題可以換一個說法：如何減少功耗？

這樣可以從系統(tǒng)結(jié)構(gòu)，算法，前端，一直說到后端，即可以羅列幾個大的方向，也可以具體到每個細節(jié)，你也搞不清楚他想問的是那個方面。

反過來說，如果他有意刁難你，就可以用這種問法，反正你答不全，到時就說你水平不夠！

我們就集中在后端的部分（加一小部分前端），而且是細節(jié)討論 樓上幾位說得都對，總結(jié)一下 靜態(tài)功耗：

非關(guān)鍵路徑HVT cell 替換

coarse grain，fine grain，power shutdown 減少decap_cell 散熱降溫 動態(tài)功耗： 降壓

power island DVSF 非關(guān)鍵路徑HVT cell 替換 clock gating memory split signal gating transition time 約束

減小高速信號的走線長度

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42、How do you design PAD ring? 如何設(shè)計PAD ring？

難度：3（又是一道比較邪惡的題目）

大的流程是：

1）根據(jù)系統(tǒng)（其他芯片的）要求，芯片內(nèi)部的floorplan，決定信號PAD的位置 2）計算出power PAD的個數(shù)，插入到信號PAD里面

3）加其他的PAD，比如IO filler，power cut，power on control，corner PAD，ESD等 細節(jié)可以包括：

1）如何計算core power PAD：估算core power，再加50%，算出電流，除以每個core power IO的最大電流，就是大致的PAD個數(shù)。插入到信號PAD ring后，還要再計算power EM，防止一根電源線上的電流過大。

2）如何計算IO power PAD：從信號IO的功耗算起，同時計算SSO，取2個結(jié)果里面較大的

3）在什么地方插入power cut：不同的電壓core電壓和不同的IO電壓之間，power island之間，數(shù)字和模擬電源之間。

4）power on control PAD，一段每個IO ring需要一個 5）ESD一般要加在每個不同的電源之間

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43、In hierarchical design flow, explain block level pin placement flow? What are parameters to decide? 在hierarchical流程中，如何確定block的pin（位置，金屬層）？難度：3 答案：

在top-down流程中

位置 :主要是看與該block相關(guān)的其它block(如ANALOG 等)的interface,一般相關(guān)的PIN/PORT 要比較近,同時也盡量不要使PIN被block內(nèi)部的 memory(一般放在block 的boundary處)等擋到金屬層 :也要看相關(guān)的其它block的PIN/PORT 所出的金屬層,盡量用一致的,同時不用M7.M8等一般用來走power 的金屬層,當然M1 也不用encounter（ICC也應

該是同樣的道理）用flatten的trial route來決定block pin的位置和金屬層。

當然，你可以事先指定，也可以事后修改在bottom-up流程中，主要是人為的規(guī)定了

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44、What does x-talk reports contain? How do you use those reports to improve the design? 分析X-talk后都輸出哪些報告和結(jié)果？如何利用這些結(jié)果改善設(shè)計？ 難度：3 答案：

X-talk的分析結(jié)果中，至少要包含X-talk glitch 和X-talk delay 的報告和數(shù)據(jù)，可以把glitch報告讀回到P&R tool里面，讓tool自動解決這些問題，也可以手動，詳細請參考每日一題（003）

X-talk delay就是incremental delay，反標回網(wǎng)表中以后，再做一次時序優(yōu)化

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45、Explain function and difference of Muxed FF(Multiplexed Flip Flop)/scan FF(with scan_in and scan_en input pins).解釋Muxed FF和scan FF的異同

難度：2 答案：

Scan FF 是Mux FF的子集。Scan DFF 從功能上講，就是Mux+FF 但是一般2者不混用，因為在輸入端的時序要求大不一樣 想問的是 scan FF的內(nèi)部結(jié)構(gòu)以及時序特點

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46、In logic equivalence checking, how do you handle scan_en signal? LEC中如何處理scan_en端？ 難度：3

答案：

如果有scan chain reorder，disable scan_en 如果沒有，enable scan_en @@

47、why optimize leakage power after timing closure? What's happen if doing it with setup violation?（在P&R中）為什么優(yōu)化靜態(tài)功耗要在時序收斂之后做？在有setup違反時做的話，會怎么樣？難度：3 答案：

優(yōu)化靜態(tài)功耗主要是通過換HVT的CELL的方法來做吧。在有setup違反時做自然會使已經(jīng)違反setup的路徑變得更差更難收斂。這里應該先考慮滿足timing,再盡可能降低power @@

48、Does a standard cell leakage power depend on its input patten? 標準單元的leakage功耗與其輸入端的狀態(tài)有關(guān)嗎？不考慮input pin open的情況 難度：2 答案：

有影響的。根據(jù)襯底偏置效應，閾值電壓與Vbs有關(guān)。對于nmos來說，一般B級電平固定接地。s級電平越高，閾值電壓越小。相應漏電流越大。

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49、If you have both IR drop and congestion how will you fix it? 如果設(shè)計中既有IR-drop的問題，又有congestion的問題，你如何解決？ 難度：3 答案：

如果說的是同一塊區(qū)域即有IR 又有congestion的話，把這塊區(qū)域的cell密度降低一點就可以了吧

@@50、紀念每日一題累計到50，發(fā)一組選擇題，從其中選一個最適合的答案，問題太多，不附帶中文了

大致的難度在1和2之間

? 1)Chip utilization depends on ___.a.Only on standard cells b.Standard cells and macros c.Only on macros d.Standard cells macros and IO pads ? 2)In Soft blockages ____ cells are placed.a.Only sequential cells b.No cells c.Only Buffers and Inverters d.Any cells ? 3)Why we have to remove scan chains before placement?

a.Because scan chains are group of flip flop b.It does not have timing critical path c.It is series of flip flop connected in FIFO d.None ? 4)Delay between shortest path and longest path in the clock is called ____.a.Useful skew b.Local skew c.Global skew d.Slack ? 5)Cross talk can be avoided by ___.a.Decreasing the spacing between the metal layers b.Shielding the nets c.Using lower metal layers d.Using long nets ? 6)Prerouting means routing of _____.a.Clock nets b.Signal nets c.IO nets d.the net with special requirement ? 7)Which of the following metal layer has Maximum resistance?

a.Metal1 b.Metal2 c.Metal3 d.Metal4 ? 8)What is the major goal of CTS?

a.Minimum IR Drop b.Minimum EM c.Minimum Skew d.Minimum Slack ? 9)Usually Hold is fixed ___.a.Before Placement b.After Placement c.Before CTS d.After CTS ? a.HVT b.LVT c.RVT d.SVT 10)To achieve better timing ____ cells are placed in the critical path.? 11)Leakage power is inversely proportional to ___.a.Frequency b.Load Capacitance c.Supply voltage d.Threshold Voltage

? 12)Regular filler cells are added ___.a.Before Placement of std cells b.After Placement of Std Cells c.Before Floor planning d.Before Detail Routing ? 13)Search and Repair is used for ___.a.Reducing IR Drop b.Reducing DRC c.Reducing EM violations d.None ? 14)Maximum current density of a metal is available in ___.a..lib b..v c..tf d..sdc ? 15)More IR drop is due to ___.a.Increase in metal width b.Increase in metal length c.Decrease in metal length d.Lot of metal layers ? 16)The minimum height and width a cell can occupy in the design is called as ___.a.Unit Tile cell b.Multi heighten cell c.LVT cell d.HVT cell ? 17)CRPR stands for ___.a.Cell Convergence Pessimism Removal b.Cell Convergence Preset Removal

c.Clock Convergence Pessimism Removal d.Clock Convergence Preset Removal ? 18)In OCV timing check, for setup time, ___.a.Max delay is used for launch path and Min delay for capture path b.Min delay is used for launch path and Max delay for capture path c.Both Max delay is used for launch and Capture path d.Both Min delay is used for both Capture and Launch paths ? 19)“Total metal area and(or)perimeter of conducting layer / gate to gate area” is called ___.a.Utilization b.Aspect Ratio c.OCV d.Antenna Ratio ? 20)The Solution for Antenna effect is ___.a.Diode insertion b.Shielding c.Buffer insertion d.Double spacing ? 21)To avoid cross talk, the shielded net is usually connected to ___.a.floating b.VSS c.Both VDD and VSS d.Clock ? 22)If the data is faster than the clock in Reg to Reg path ___ violation may come.a.Setup b.Hold c.Both d.None

? ? 23)(重復，刪除)24)Which of the following is not present in SDC ___?

a.Max tran b.Max cap c.Max fanout d.Max current density ? 25)Timing sanity check means(with respect to PD)___.a.Checking timing of routed design with out net delays b.Checking Timing of placed design with net delays c.Checking Timing of unplaced design without net delays d.Checking Timing of routed design with net delays ? 26)Which of the following is having highest priority at final stage(post routed)of the design ___?

a.Setup violation b.Hold violation c.Skew d.None ? 27)Which of the following is best suited for CTS?

a.CLKBUF and CLKINV b.BUF c.INV d.all of them ? 28)In Wire bond chip, Max voltage drop will be there at(with out macros)___.a.Left and Right sides b.Bottom and Top sides c.Middle d.None ? 29)Which of the following is preferred while placing macros ___?

a.Macros placed center of the die b.Macros placed left and right side of die c.Macros placed bottom and top sides of die d.Macros placed based on connectivity of the I/O ? 30)Routing congestion can be avoided by ___.a.placing cells closer b.Placing cells at corners c.Distributing cells d.None ? 31)Pitch of the wire is ___.a.Min width b.Min spacing c.Min width-min spacing d.Min width + min spacing ? 32)In Physical Design following step is not there ___.a.Floorplaning b.Placement c.Design Synthesis d.CTS ? 33)In technology file if 7 metals are there then which metals you will use for power?

a.Metal1 and metal2 b.Metal3 and metal4 c.Metal5 and metal6 d.Metal6 and metal7 ? 34)If metal6 and metal7 are used for the power in 7 metal layer process design then which metals you will use for clock ?

a.Metal1 and metal2 b.Metal3 and metal4

c.Metal4 and metal5 d.Metal6 and metal7 ? 35)In a reg to reg timing path Tclocktoq delay is 0.5ns and TCombo delay is 5ns and Tsetup is 0.5ns then the clock period should be ___.a.1ns b.3ns c.5ns d.6ns ? 36)Difference between Clock buff/inverters and normal buff/inverters is __.a.Clock buff/inverters are faster than normal buff/inverters b.Clock buff/inverters are slower than normal buff/inverters c.Clock buff/inverters are having equal rise and fall times with high drive strengths compare to normal buff/inverters d.Normal buff/inverters are having equal rise and fall times with high drive strengths compare to Clock buff/inverters.? 37)Which configuration is more preferred during floorplaning ?

a.Double back with flipped rows b.Double back with non flipped rows c.With channel spacing between rows and no double back d.With channel spacing between rows and double back ? 38)What is the effect of high drive strength buffer when added in long net ?

a.Delay on the net increases b.Capacitance on the net increases c.Delay on the net decreases d.Resistance on the net increases.? 39)Delay of a cell depends on which factors ?

a.Output transition and input load b.Input transition and Output load

c.Input transition and Output transition d.Input load and Output Load.? 40)After the final routing the violations in the design ___.a.There can be no setup, no hold violations b.There can be only setup violation but no hold c.There can be only hold violation not Setup violation d.There can be both violations.? 41)Utilization of the chip after placement optimization will be ___.a.Constant b.Decrease c.Increase d.None of the above ? 42)What is routing congestion in the design?

a.Ratio of required routing tracks to available routing tracks b.Ratio of available routing tracks to required routing tracks c.Depends on the routing layers available d.None of the above 答案：

01-05: d c b c b 06-10: d a c d b 11-15: d d b c b 16-20: a c a d a 21-25: b b x d c 26-30: b a c d c 31-35: d c d c d 36-40: c a c b d 41-42: c a 因為有些問題不十分準確，而且涵蓋的范圍也不全面，并且沒有明顯的難易層次，不要太在意結(jié)果。

一般講，應該在3～4分鐘內(nèi)完成，錯1～2題，可以算粗心

錯3~4題，可能某個基本概念不清 錯5~6題，新白領(lǐng)工人 錯再多，好好努力吧

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51、Why double width(multiple vias)and double spacing are used related to clock? 為什么時鐘走線使用double width和double space？難度：3

答案：

CLock Net是主要的干擾源，增加他與其他Signal Net的Space可以減少因為耦合引起的Cross talk。

Double Width，(multiple vias)減小了電阻---》減小Delay。提高EM能力，提高可靠性。double width之后，EM能力提高，可以使用更大驅(qū)動的clkbuf和更大的fanout，從而減小時鐘樹的level @@

52、How do you palce macros in a full chip design? 如何擺放macro（memory，PLL，ADC，DAC，特殊IO等）？ 難度：3 這題也有一個坑，place macro可以有2類不同級別的問題，一個是總的擺放方法，另一個是具體每個macro擺放時應該注意的問題，你應該問清楚他感興趣的是哪個方面？我們這里就同時問這2個方面。答案：

整體擺放時，應該考慮：

1）PLL，ADC，DAC要按照IO的要求放在邊上 2）macro與IO的關(guān)系，相同功能的要靠近3）要根據(jù)芯片內(nèi)部的數(shù)據(jù)流，按順序擺放

4）如果是IO limit設(shè)計，除PLL/ADC/DAC等與IO相連的macro以外，macro要靠里放。也就是說，把不用的空間留在IO的四周 5）盡量留出比較規(guī)整的區(qū)域給Std cell 細節(jié)部分：

1）共享data/address bus總線的macro，要把data/address pin對其 2）幾個很小的macro，可以盡可能地靠近，共用power ring 3）大的macro之間，為走線和buffer要留一定的空間 4）macro 有 pin的一側(cè)，要盡量對其，以減少走線拐彎

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53、How do you fix the processing antenna problem? 如何修復processing antenna？

難度：1 答案： 1跳線 2 插diode 3.插buffer @@

54、Which PVT condition will give the most leakage power? 那個PVT corner的leakage power最大？ 難度：2

答案： P: FF corner V: High voltage T: High temp.@@

55、In hierarchical design, after finishing block P&R, you will generate ILM(Interface Logic Model).What ILM contains? 在hierarchy P&R流程中，當完成了block的P&R后，會生成ILM，ILM里面都包含什么信息？

難度：3 答案：

ILM里面包含有一下路徑 1）input到reg，2）reg到output，3）input到output，4）clock到以上reg 的下列信息，1）data path 2）clock path 3）SI data 并且支持MMMC方式

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56、How to fix the EM problem in signal net? how to fix it on power net? 如何修復信號線上的EM違反，如何修復電源線上的？ 難度：3 答案：

Signal 上EM：

1.對EM問題的net設(shè)置non default rule，增加繞線寬度 2.減小這些net的load/fanout，比如插入buffer tree power線上的EM：

1.power/ground IO盡量均勻擺放 2.增加power mesh的密度 3.增加power layer的層數(shù)

4.局部EM有問題的話，可以降低std cell的密度，尤其是clk buf/inv不要太集中

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57、What are DFM issues? What is OPC, RET, CMP and Litho physical/electrical analysis? DFM包含什么？什么是OPC, RET, CMP 和 Litho 物理/電子分析? 難度：3 答案：

后端主要是double via，spead wire width/space, 還有add dummy metal，使metal desity更均勻，OPC： optical proximity correction CMP: chemical mechanical planarization RET: resolution enhancement techniques @@

58、what is ESD? Where you need to insert ESD circuit? 什么是ESD? 在什么地方需要插入ESD 電路？ 難度：2

答案：

ESD是指靜電放電。帶有足夠高電荷的電氣絕緣的導體在靠近時，會形成有相反電勢的集成電路，電荷―跨接‖，從而引起靜電放電(ESD)。

ESD是指靜電泄放。一般在IO 的InPut 加ESD電路，在IC 的測試。封裝。運輸。使用等過程中可以把靜電有效泄放避免對CMOS 柵極的損傷，從而有效地保護IC。如果不考慮模擬電路的干擾問題，基本上在各個VDD，VSS之間都要加入back-to-back diode的ESD電路

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59、there are 2 same clock gating cell.The input of clk, output load-A and load-B are 100% same in electronic and physical.There is same X-talk to the instance and nets.Only difference is cntl-A and cntl-B.Question: is the same path delay from clk to load-A and from clk to load-B? Why？

圖示2個相同的clock gating，輸入端clk到2個單元完全相同（電氣特性和物理特性），輸出端load-A和load-B也完全相同，唯一的不同就是cntl-A和 cntl-B。請問,從clk到輸出端load-A的延遲，與clk到load-B的延遲是否相同？為什么？

難度：4 答案： 不一樣

PrimeTime里面把這個叫做Path Base Analysis(PBA)與OCV關(guān)系不大

@@60、There is a PLL clock with 50ps jitter and 5ps duty cycle variation.In the design, there are both of posedge Flips and negdege flips.How to transfer the jitter and duty cycle variation into timing constraint? 有一個PLL的時鐘，jitter是50ps，duty cycle有5ps的漂移。設(shè)計中需要同時用到時鐘的上升沿和下降沿，如何把那個50ps和5ps寫到約束文件里？ 難度：4 答案： 做法有2種 1）

對所有關(guān)連的時鐘，逐一設(shè)定如下 set_clock_uncertainty-rise_to 0.05 set_clock_uncertainty-rise_from 0.05 set_clock_uncertainty-fall_to 0.055 set_clock_uncertainty-fall_from 0.055 2)只對PLL的輸出時鐘

set_clock_latency-source-fall-early-0.005 set_clock_latency-source-fall-late 0.005 set_clock_uncertainty 0.05 @@61、1)how many timing path? 2）after placement, the worst setup and hold slacks are all 0ns.next building clock tree.Assume the tree is balanced and the insertion delay is 0.2ns in WC, 0.1ns in BC.Then checking timing again.Is there any timing violation? how many and how much violations there is? is it real? how to fix it? 上圖是一個block（不是chip），問 1）有多少timing path 2）place之后，假設(shè)setup和hold都正好為0ns，然后插入時鐘樹，樹的完全平衡的，WC的時鐘樹

insertion delay是0.2ns，BC的insertion delay是0.1ns，這時做STA，會看到timing violation嗎？有多少條violation，各違反了多少ns？他們是真的嗎？如何解決？ 難度：4 1）這是一道由淺入深的問題，第一問很簡單，答錯的話，后面就不用問了 答案：4 條timing path 2）

CTS后，是否有違法，違法多少，是中等難度的問題，答對的話，說明有block level P&R的經(jīng)驗

答案：input hold-0.1，output setup 0.2 如何修復違法是有些難度的問題，簡單的回答是

在input delay上加clock insertion delay的值（BC 0.1 WC 0.2），在output delay上減去clock insertion delay的值（BC 0.1 WC 0.2）但是當有上千個input和output port時，做起來比較麻煩，有個非常簡單的方法，想到了，就是滿分！設(shè)一個虛擬時鐘，與clk同頻同相，把所有input，output delay都指定到那個虛擬時鐘上，CTS后，只要在虛擬時鐘上加上（BC 0.1 WC 0.2）的latency就好了

@@62、The timing report is created in PT format.The design is 0.5um old technology.Question: 1)Is there clock tree built in the design? 2)what reasons cause the setup violation? 這是一個PT格式的時序報告，使用的是很老舊的工藝，（所以延遲都比較大，不過不影響下面的問題分析）問題：

1）這個設(shè)計里面有時鐘樹嗎？

2）什么原因造成的setup違反？提示：有多個不同的原因

此帖在EDACN上面發(fā)表過，感覺是一個比較經(jīng)典的后端時序分析的問題，留次存照

1)Yes.It finishes CTS.2)first is clock skew, second is high fanout of U7 , then is long wirelength of net n12.

第二篇：v題型總結(jié)b

1、求100以內(nèi)的素數(shù)。

2、從鍵盤輸入任意長度的字符串，要求將字符順序倒置，例如，將輸入的“ABCDEFG”變換成“GFEDCBA”。

3、計算0~200之間所有能被11或5整除的數(shù)之和v4、輸入一年份，判斷它是否為閏年，并顯示有關(guān)信息。（判斷閏年的條件是：年份能被4整除但不能被100整除，或者能被400整除）

5、已知x,y,z 3個變量中存放了3個不同的數(shù)，比較它們的大小并進行調(diào)整，使得x

6、求s=a+aa+aaa+...aaaaa（n個a），其中a和n的值隨機產(chǎn)生，a的范圍是[1,9]的整數(shù)，n的范圍是[5,10]。如a=3,n=6,則s=3+33+333+3333+33333+333333。編程確定n和a的值，并計算s。

7、計算100~300之間所有能被3和7整除的數(shù)之和。

8、編程求200--400范圍內(nèi)5的倍數(shù)或7的倍數(shù)之和。(一個數(shù)如果同時是7和5的倍數(shù)，則只能加一次。)

9、找出被3、5、7除，余數(shù)為1的最小的5個正整數(shù)。

10、某次歌曲大獎賽，有7個評委。如果分別輸入7個評委對某個參賽者的打分數(shù)，按照去掉一個最高分和一個最低分的計算辦法，求出該參賽者的平均得分。

11、編程顯示100~500之間所有的水仙花數(shù)之和。(水仙花數(shù)是3位數(shù)，其各位數(shù)之和等于該數(shù)本身)

12、隨機產(chǎn)生一個三位正整數(shù)，然后逆序輸出，產(chǎn)生的數(shù)與逆序數(shù)同時顯示。例如，產(chǎn)生246，輸出是642。

13、從鍵盤輸入三角形的三條邊a，b，c的值，根據(jù)其數(shù)值，判斷能否構(gòu)成三角形。

14、已知數(shù)組a()，編程刪除a中第5個元素。數(shù)組a中的元素分別為{12，6，4，89，75，63，100，20，31}。

15、隨機生成一個整型的二維數(shù)組，范圍在[10,20]之間，以上三角形式輸出該數(shù)組。（下三角、全部元素）Dim a%(4, 4)

Dim a%(4, 4)

16、利用隨機函數(shù)生成一個4×4的矩陣(即二維矩陣),范圍是[20,50]內(nèi)的整數(shù),輸出每行中的最大值和下標。

17、利用隨機函數(shù)生成一個4×4的矩陣(即二維矩陣),范圍是[40,80]內(nèi)的整數(shù)，求它的最大值及所對應的下標。

18、輸入一系列字符串，編程求出長度最大的字符串并輸出其所對應的次序。

19、利用隨機函數(shù)生成一個4×4的矩陣(即二維矩陣),范圍是[20,50]內(nèi)的整數(shù),輸出該矩陣所有數(shù)據(jù)之和20、輸入一系列字符串，將字符串按遞減次序排列。請編程實現(xiàn)。

21、隨機產(chǎn)生10個[30,100]內(nèi)的整數(shù)，求最大值、最小值和平均值。

22、定義三個4×4的二維數(shù)組A,B,C，A和B中的元素均隨機生成，數(shù)組A的范圍是1～20，數(shù)組B的范圍是100～200，數(shù)組C是A和B相乘得到的。請編程生成并輸出A,B,C。（相加）Dim a%(3, 3), b%(3, 3), c%(3, 3)

23、隨機產(chǎn)生15個小寫字母，放在字符數(shù)組中。提示：c=chr(int(rnd*26+97))

24、隨機產(chǎn)生10個[30,100]內(nèi)的整數(shù)，求最大值及所對應的下標

25、定義三個4×4的二維數(shù)組A,B,C，A和B中的元素均隨機生成，數(shù)組A范圍是1～20，數(shù)組B的范圍是100～200，數(shù)組C是A和B相加得到的。請編程生成并輸出A,B,C。

26、利用隨機函數(shù)生成一個4×4的矩陣(即二維矩陣),范圍是[20,50]內(nèi)的整數(shù)，求它的兩條對角線上元素之和。

27、利用隨機函數(shù)生成一個4×4的矩陣(即二維矩陣),范圍是[40,80]內(nèi)的整數(shù)，求它的最小值及所對應的下標。

28、隨機生成一個整型的二維數(shù)組，范圍在[10,20]之間，以上三角形式輸出該數(shù)組。（下三角、全部元素）Dim a%(4, 4)

Dim a%(4, 4)

29、有10個評委對歌手進行打分（分數(shù)存在A數(shù)組中）要求編程計算出歌手平均得分（按去掉一個最高分和一個最低分的計算方法計算。）a = Array(98, 97, 95, 91, 90, 99, 93, 94, 93, 96)30、編程輸出n行楊輝三角圖形，n由鍵盤輸入。

31、聲明一個整型的二維數(shù)組a(1 to 4,1 to 4)，用隨機函數(shù)產(chǎn)生各元素，范圍介于[1,20]之間，編程將第1行和第3行對應元素交換。

32、隨機產(chǎn)生15個小寫字母，放在字符數(shù)組中。提示：c=chr(int(rnd*26+97))

33、編寫一個過程計算并輸出區(qū)間[100，1000]內(nèi)所有素數(shù)的和(要求判斷素數(shù)使用過程（函數(shù)或子過程）來實現(xiàn)。調(diào)用該過程。(提示：只能被1和自身整除的自然數(shù)稱為素數(shù)。)

34、隨機產(chǎn)生10個1~100的正整數(shù)放入數(shù)組，顯示產(chǎn)生的數(shù)，求最大值、最小值、平均值。

35、已知一維數(shù)組a()中的元素已排序，分別為{12，15，21，25，27，35，36，39，48，52}，編程將30插入數(shù)組a，并使a依然有序。

37、聲明一個整型的二維數(shù)組a(1 to 4,1 to 4)，用隨機函數(shù)產(chǎn)生各元素，范圍介于[1,20]之間，編程將第2行和第4行對應元素交換。

38、隨機產(chǎn)生10個[30,100]內(nèi)的整數(shù)，求最小值及所對應的下標。

39、編一個判斷宿舍的通用過程（函數(shù)或子過程）。調(diào)用該過程，計算并輸出區(qū)間（1000，,1100）內(nèi)所有素數(shù)的和。40、編一子過程ProcMin,求一維數(shù)組a中的最小值，子過程的形參自己確定。

41、編一個冒泡排序法子過程，對已知的若干整數(shù)按遞減次序排列。提示：子過程的形式為sub sort1(a%())。提示：子過程的形式為sub sort1(a%())。

42、編一個選擇排序法子過程，對已知的若干整數(shù)按遞增次序排列。提示：子過程的形式為sub sort1(a%())。

43、編一個冒泡排序法子過程，對已知的若干整數(shù)按遞增次序排列。提示：子過程的形式為sub sort1(a%())。

1、求100以內(nèi)的素數(shù)。Private Sub Form_Click()Dim i%, j% For i = 2 To 100 For j = 2 To iI + 1, 1)Mid(a, nmin(a Mod 10)c = a 100 m = c + b + d Print m End Sub

13、從鍵盤輸入三角形的三條邊a，b，c的值，根據(jù)其數(shù)值，判斷能否構(gòu)成三角形。Private Sub Form_Click()Dim a%, b%, c% a = Val(InputBox(“input a”))b = Val(InputBox(“input b”))c = Val(InputBox(“input c”))If a + b > c And a + c > b And b + c > a Then MsgBox(“能構(gòu)成三角形”)Else MsgBox(“不能構(gòu)成三角形”)End If End Sub

14、已知數(shù)組a()，編程刪除a中第5個元素。數(shù)組a中的元素分別為{12，6，4，89，75，63，100，20，31}。Private Sub Form_Click()Dim a(), i%, n% a = Array(12, 6, 4, 89, 75, 63, 100, 20, 31)n = UBound(a)For i = 0 To n Print a(i);Next i Print For i = 5 To n a(i1 ReDim Preserve a(n)For i = 0 To n Print a(i);Next i Print End Sub

15、隨機生成一個整型的二維數(shù)組，范圍在[10,20]之間，以上三角形式輸出該數(shù)組。（下三角、全部元素）Dim a%(4, 4)Dim a%(4, 4)Private Sub Command1_Click()Picture1.Cls For i = 0 To 4 For j = i To 4 Picture1.Print Tab(j * 6);a(i, j);Next j Picture1.Print Next i End Sub Private Sub Form_Load()For i = 0 To 4 For j = 0 To 4 a(i, j)= Int(Rnd * 11 + 10)Next j Next i End Sub

16、利用隨機函數(shù)生成一個4×4的矩陣(即二維矩陣),范圍是[20,50]內(nèi)的整數(shù),輸出每行中的最大值和下標。Private Sub Form_Click()Dim a%(3, 3), s0%, s1%, s2%, s3%, b0%, b1%, b2%, b3% Max = 40 For i = 0 To 3 For j = 0 To 3 a(i, j)= Int(Rnd * 31 + 20)Print Tab(j * 5);a(i, j);If a(0, j)>= Max Then s0 = a(0, j): b0 = j If a(1, j)>= Max Then s1 = a(1, j): b1 = j If a(2, j)>= Max Then s2 = a(2, j): b2 = j If a(3, j)>= Max Then s3 = a(3, j): b3 = j Next j Next i Print Print “ 第一行”;s0;“(”;0;b0;“)” Print “ 第二行”;s1;“(”;1;b1;“)” Print “ 第三行”;s2;“(”;2;b2;“)” Print “ 第四行”;s3;“(”;3;b3;“)” End Sub

17、利用隨機函數(shù)生成一個4×4的矩陣(即二維矩陣),范圍是[40,80]內(nèi)的整數(shù)，求它的最大值及所對應的下標。Private Sub Form_Click()Dim a%(3, 3)Min = 80 For i = 0 To 3 For j = 0 To 3 a(i, j)= Int(Rnd * 41 + 40)Print Tab(j * 5);a(i, j);If a(i, j)<= Min Then Min = a(i, j): b = i: c = j End If Next j Next i Print Print “最小值為”;Min Print “其下標為”;“(”;b, c;“)” End Sub

18、輸入一系列字符串，編程求出長度最大的字符串并輸出其所對應的次序。Private Sub Form_Click()Dim a(5)as string,b(4)as integer,t%,max%,imax% For i =1 to 5 a(i)=inputbox(“a”)Next i For i =0 to 4 b(i)=len(trim(a(i)))Next i Max=1 For i =0 to 4 If max

19、利用隨機函數(shù)生成一個4×4的矩陣(即二維矩陣),范圍是[20,50]內(nèi)的整數(shù),輸出該矩陣所有數(shù)據(jù)之和 Private Sub Form_Click()Dim a%(3, 3)For i = 0 To 3 For j = 0 To 3 a(i, j)= Int(Rnd * 31 + 20)Print Tab(j * 5);a(i, j);Next j Next i s = a(0, 0)+ a(1, 1)+ a(2, 2)+ a(3, 3)+ a(3, 0)+ a(2, 1)+ a(1, 2)+ a(0, 3)Print s;End Sub 20、輸入一系列字符串，將字符串按遞減次序排列。請編程實現(xiàn)。Dim a()As String, n%, i%, j% Private Sub Command1_Click()n = Text1 ReDim a(1 To n)As String For i = LBound(a)To UBound(a)a(i)= InputBox(“請輸入字符串”)Picture1.Print a(i);Spc(1);Next i End Sub Private Sub Command2_Click()For i = 1 To n For j = 1 To n1)= a(i)Next i ReDim Preserve a(n1 If a(i)> max Then max = a(i): imax = i Next i Print “max=”;“imax=”;imax ReDim Preserve a(n2 s = s + a(i)Print a(i);Next i Print Print “avr=”;s /(n1, j1, j)Next j Next i For i = 1 To n For j = 1 To i Picture1.Print a(i, j);“ ”;Next j Picture1.Print Next i End Sub

31、聲明一個整型的二維數(shù)組a(1 to 4,1 to 4)，用隨機函數(shù)產(chǎn)生各元素，范圍介于[1,20]之間，編程將第1行和第3行對應元素交換。

Dim a%(1 To 4, 1 To 4), t% Private Sub Command1_Click()Picture1.Cls For i = 1 To 4 For j = 1 To 4 Picture1.Print Tab(j * 4);a(i, j);Next j Picture1.Print Next i End Sub Private Sub Command2_Click()For i = 1 To 4 For j = 1 To 4 t = a(1, j): a(1, j)= a(3, j): a(3, j)= t Picture2.Print Tab(j * 4);a(i, j);Next j Picture2.Print Next i End Sub Private Sub Form_Load()For i = 1 To 4 For j = 1 To 4 a(i, j)= Int(Rnd * 20 + 1)Next j Next i End Sub

32、隨機產(chǎn)生15個小寫字母，放在字符數(shù)組中。提示：c=chr(int(rnd*26+97))Private Sub Command1_Click()Dim c$(14), i% Picture1.Cls For i = 0 To 14 c(i)= Chr(Int(Rnd * 26 + 97))Next i For i = 0 To 14 Picture1.Print c(i);Next i End Sub

33、編寫一個過程計算并輸出區(qū)間[100，1000]內(nèi)所有素數(shù)的和(要求判斷素數(shù)使用過程（函數(shù)或子過程）來實現(xiàn)。調(diào)用該過程。(提示：只能被1和自身整除的自然數(shù)稱為素數(shù)。)Function sushu%(ByVal x%)Dim m%, Tag As Boolean, i% m = Val(x)Tag = True For i = 2 To m1 Sum = Sum + Val(List1.List(k))Next k Label1 = “［100，1000］內(nèi)所有素數(shù)和為:” & Sum End Sub

34、隨機產(chǎn)生10個1~100的正整數(shù)放入數(shù)組，顯示產(chǎn)生的數(shù)，求最大值、最小值、平均值。Private Sub Form_Click()Dim a(1 To 10)As Integer, i%, maxa%, mina%, suma% For i = 1 To 10 a(i)= Int(Rnd * 71 + 30)Next i mina = a(1)maxa = a(1)suma = a(1)For i = 2 To 10 If a(i)> maxa Then maxa = a(i)If a(i)< mina Then mina = a(i)suma = suma + a(i)Next i For i = 1 To 10 Print a(i);Next i Print Print “max=”;maxa, “min=”;mina;“aver=”;suma / 10 End Sub

35、已知一維數(shù)組a()中的元素已排序，分別為{12，15，21，25，27，35，36，39，48，52}，編程將30插入數(shù)組a，并使a依然有序。

Private Sub Command1_Click()Dim a(), i%, k%, x%, n% a = Array(12, 15, 21, 25, 27, 35, 36, 39, 48, 52)n = UBound(a)x = Val(Text1)For k = 0 To n If x < a(k)Then Exit For Next k ReDim Preserve a(n + 1)For i = n To k Step-1 a(i + 1)= a(i)Next i a(k)= x For i = 0 To n + 1 Print a(i);Next i End Sub

37、聲明一個整型的二維數(shù)組a(1 to 4,1 to 4)，用隨機函數(shù)產(chǎn)生各元素，范圍介于[1,20]之間，編程將第2行和第4行對應元素交換。

Private Sub Form_Click()Dim a(0 To 3, 0 To 3), i%, j%, t For i = 0 To 3 For j = 0 To 3 a(i, j)= Int(Rnd * 21 + 1)Print Tab(j * 5);a(i, j)Next j Next i Print Print For j = 0 To 3 t = a(1, j): a(1, j)= a(3, j): a(3, j)= t Next j For i = 0 To 3 For j = 0 To 3 Print Tab(j * 5);a(i, j)Next j Next i End Sub

38、隨機產(chǎn)生10個[30,100]內(nèi)的整數(shù)，求最小值及所對應的下標。Private Sub Form_Click()Dim a(1 To 10)As Integer, i%, mina%, m% For i = 1 To 10 a(i)= Int(Rnd * 70)+ 30 Next i mina = a(1)For i = 2 To 10 If a(i)< a(1)Then mina = a(i): m = i ElseIf a(i)= a(1)Then mina = a(i): m = i End If Next i For i = 1 To 10 Print a(i);Next i Print “mina=” & mina;“下標為” & m End Sub

39、編一個判斷宿舍的通用過程（函數(shù)或子過程）。調(diào)用該過程，計算并輸出區(qū)間（1000，,1100）內(nèi)所有素數(shù)的和。Function ss(n)As Integer Dim i%, tag As Boolean tag = True For i = 3 To n / 2 If(n Mod i)= 0 Then tag = False Next i If tag Then ss = n End Function Private Sub Picture1_Click()Dim i%, avera avera = 0 For i = 1000 To 1100 If ss(i)<> 0 Then Print ss(i)avera = avera + ss(i)Next i Picture1.Print avera End Sub 40、編一子過程ProcMin,求一維數(shù)組a中的最小值，子過程的形參自己確定。Private Sub Form_Click()Dim a(1 To 10), amin, i% For i = 1 To 10 a(i)= Int(Rnd * 101)Print a(i);Next i Call ProcMin(a(), amin)Print Print “amin =”;amin End Sub Sub ProcMin(b(), min)Dim i% min = b(LBound(b))For i = LBound(b)+ 1 To UBound(b)If b(i)< min Then min = b(i)Next i End Sub

41、編一個冒泡排序法子過程，對已知的若干整數(shù)按遞減次序排列。提示：子過程的形式為sub sort1(a%())。提示：子過程的形式為sub sort1(a%())。Private Sub Command1_Click()Dim b%(10), i% Print “排序前” For i = 0 To 9 b(i)= Int(Rnd * 100)Print b(i);Next i Print Print “排序后” Call sort(b())End Sub Sub sort(a%())Dim i%, m%, n%, min%, j% n = UBound(a)For i = 0 To n11 Print a(i);Next i End Sub

42、編一個選擇排序法子過程，對已知的若干整數(shù)按遞增次序排列。提示：子過程的形式為sub sort1(a%())。Private Sub Command1_Click()Dim b%(10), i% Print “排序前” For i = 1 To 10 b(i)= Int(Rnd * 100)Print b(i);Next i Print Print “排序后” Call sort(b())End Sub Sub sort(a%())Dim i%, m%, n%, min%, t% n = UBound(a)For i = 0 To n1 For j = 0 To ni If a(j)> a(j + 1)Then m = a(j): a(j)= a(j + 1): a(j + 1)= m Next j Next i For i = LBound(a)+ 1 To UBound(a)Print a(i);Next i End Sub

第三篇：科學計劃總結(jié)v

小學四年級下冊科學教學計劃

伍超

學情分析：

通過四年級上冊的科學課教學，學生對科學課的認識得到了一定提高，部分學生已學會了自己收集資料和進行課堂記錄的習慣，大部分學生已會進行仔細的觀察，學生在實驗前已具備了提出假設(shè)，然后設(shè)計實驗計劃，最后進行實驗驗證，具備了初步的探究能力。學生小組內(nèi)的合作交流也有了基礎(chǔ)。

兩個班級的學生都喜歡實驗，但孩子們只是憑自己的興趣邊玩邊做，導致于觀察不仔細，實驗無序操作，科學探究的習慣尚未養(yǎng)成，也常常使學習任務難已按教學計劃完成，逼迫老師調(diào)整課時；而且學生在作業(yè)習慣方面較差，特別是課外布置的收集資料、觀察任務大多不能自覺完成，導致期末考核評價差異較大。

本期改進措施：

1、課堂常規(guī)常抓不懈，強化訓練（提問、猜想、設(shè)計、驗證、分析、結(jié)論）形成科學課堂教學的模式。

2、強化四人小組的合作學習模式，養(yǎng)成良好的探究素養(yǎng)；

3、加強每單元課堂作業(yè)與課后觀察、調(diào)查作業(yè)的檢查評價；促使課堂教學效率的提高。

二、教材分析：

1、本冊教材主要內(nèi)容特點及設(shè)計思路《科學》四年級下冊包括《電》、《新的生命》、《食物》、《巖石和礦物》四個單元。

《電》單元包括用電安全事項、點亮我的小燈泡、簡單電路、做個電路檢測器、導體和絕緣體、做個小開關(guān)、推測4接頭和6接頭接線盒的電路連接方法、電池和燈泡的串聯(lián)和并聯(lián)等十分豐富的有關(guān)電的內(nèi)容。

《新的生命》單元以觀察油菜花為引子，展開了花的專題觀察，從對花的構(gòu)造的研究過渡到對果實和種子的研究，又從植物的繁殖方式延伸到觀察動物的繁殖活動。

《食物》單元突破了學科的界限，緊緊貼近小學生的生活實際，設(shè)計了探索食物的營養(yǎng)成分、觀察生和熟的食物、變質(zhì)的食物，討論儲存食物的方法、獲取食品包裝袋上的信息等活動，從多個角度引導學生以食物為主題展開研究。

《巖石和礦物》單元則將培養(yǎng)小學生的科學探究能力作為主要目標，把對巖石和礦物的觀察和描述作為基礎(chǔ)活動，采取分類、猜測和實驗的方式，引導學生認識巖石的形成和變化原因。教材總的特點仍是以活動為主線，以結(jié)構(gòu)為連接，以培養(yǎng)小學生的科學素養(yǎng)為宗旨。教材的外線是活動，內(nèi)線則是追求學生科學探究能力的發(fā)展。

2、本冊教材在設(shè)計思路上主要體現(xiàn)了以下特點：

（一）、適當擴大單元規(guī)模，使學生能夠在一段較長的時期內(nèi)深入研究。四下教材在呈現(xiàn)方式上的最大特點就是采用大單元的模式，這是在尊重學生的主體地位、滿足學生發(fā)展需要的前提下做出的改進。新教材理念追求的是“一英寸寬、一英里深”的探究活動，這對激發(fā)學生持續(xù)的研究興趣、經(jīng)歷較為完整的探究過程，以及實現(xiàn)科學教育目標的多元整合都是十分有利的。大單元的設(shè)計，可以使學生在持續(xù)一個月的主題學習中學習興趣不斷得到激發(fā)，探究活動不斷深入，學習活動能夠向著更多、更廣闊的領(lǐng)域拓展，獲得更為全面和豐富的學習體驗。所以，我們在教學中要注意活動之間的結(jié)構(gòu)聯(lián)系，促使學生不斷產(chǎn)生新的問題，以問題推動探究活動的逐步深入。

（二）、更加注重科學素養(yǎng)的培養(yǎng)，探究方法不斷豐富。在三年級的科學教學中，強調(diào)科學探究始于觀察。確實，對于四年級的孩子來說，他們總是對周圍的世界充滿了極大的好奇心。科學上的發(fā)明、發(fā)現(xiàn)也往往正是由觀察邁出的第一步。所以把觀察作為進行科學探究活動的第一個重要方法加以強調(diào)是完全正確的，也符合兒童的認知規(guī)律。隨著科學探究活動的逐步深入，探究的方法自然應該得到不斷豐富。其中的猜想和推測，是科學研究過程中兩個重要的環(huán)節(jié)。本冊教材在這兩方面就是有所側(cè)重的。隨著探究方法的豐富，探究的模式也跟著豐富起來：如觀察-統(tǒng)計-比較-分析-結(jié)論、觀察-假設(shè)（推測）-驗證（測量、實驗）-分析-結(jié)論等。

（三）、加強對學習主體的研究，構(gòu)建以兒童心理發(fā)展為線索的科學探究體系。本冊教材是以兒童的心理發(fā)展為基礎(chǔ)構(gòu)建的，所有的活動都在對兒童認識問題的規(guī)律和特點深入理解的基礎(chǔ)上進行設(shè)計的。具體說，就是活動設(shè)計充分遵循了兒童認識發(fā)展的順序，從學生們可觀察到的微小變化開始，從關(guān)注學生身邊的事物開始，用學生的眼光去看待事物，努力促進他們?nèi)ソ⒆约旱挠^點和概念。

一、教學措施：

為了較好完成本學期的教學目標，突破難點，解決重點，結(jié)合學生實際，我擬定了如下的教學措施：（老師和學生同時遵守）

1．課堂常規(guī)有序：課本、筆記本擺放在書桌角上，邊邊重合，文具盒擺放在自己的正前方，鈴停準時上（下）課，互不侵占時間。

2、課堂中隨時評價給分：加分內(nèi)容（發(fā)言、傾聽、猜想、敢于提出不同意見、合理的建議、創(chuàng)新的設(shè)計等），進行及時評價反饋，讓學生即時掌握自己的平時情況。

3、實驗實行評分考核：為了使每位學生的能力都得到發(fā)展，實行小組長、實驗員、記錄員輪流制，實驗記錄考核制.4、要求學生平時多觀察生活中的科學現(xiàn)象，并且能用所學知識解決一個或幾個生活問題，最后寫成科學小論文，真正實現(xiàn)科學的生活化。

5、實行單元一練的課堂作業(yè)，及時批改，讓學生養(yǎng)成及時完成作業(yè)的習慣，而且作業(yè)也實施星級評定。

二、教學進度安排

周課 題單 元 宣傳考核評價方案（1課時）電 2《電和我們的生活》 《點亮我的小燈泡》 3《讓更多的燈泡亮起來》 《電路出故障了》 4《導體和絕緣體》 《我來做個小開關(guān)》 5《里面是怎樣連接的》 單元練習

6《我們選擇了什么》 《油菜花開了》 新的生命 7《各種各樣的花》 《花、果實和種子》 8《豌豆莢里的豌豆》 《把種子撒播到遠處》 9《萌發(fā)的種子》 《動物的卵》 單元練習周課 題單 元

10《一天的食物》 《我們的身體從食物中獲得什么》 食物

11《吃什么和還吃什么》 《生的食物和熟的食物》 12《減慢食物變質(zhì)的速度》《食物包裝上的信息》單元練習13《各種各樣的巖石》 《進一步觀察巖石》巖石和礦物 14《巖石的組成》 《怎樣觀察、描述礦物》

15《巖石會改變模樣嗎》《巖石、礦物和我們》單元練習16考核評價資料整理、考核評價資料整理、總復習階段 17總復習1總復習2......18科學四下期末檢測（開卷）

四年級上冊科學教學總結(jié)

伍超

一、時間過得真快轉(zhuǎn)眼一學期又結(jié)束了，隨著學期的結(jié)束，我們科學教學也告一段落，在此我們對四年級科學教學做一個總結(jié)。

二、學生情況分析：

學生經(jīng)歷了一年的科學學習，對科學課的學習已經(jīng)有了一定的基礎(chǔ)。比如，對周遍的事物有了一定的科學認識；初步掌握了科學學習的方法，尤其是觀察的方法；學生的求知欲和參與科學活動的愿望明顯增強。因此，這一學年是培養(yǎng)學生科學素養(yǎng)的至關(guān)重要的時期。本學期，四年級有3個班級，我擔任的是四年級3班，班級學生數(shù)51。據(jù)初步了解，學生中部分好動、思維活躍、積極性高，這也為科學課程的教學打下了較好的基礎(chǔ)。但是也有部分學生基礎(chǔ)薄，學習習慣有待于改進，家庭條件和環(huán)境不夠，給科學的教學帶來了一定的難度。

三、對教材的運用和教法

本冊教材有四個單元“天氣”、“溶解”、“聲音”、“我們的身體”。覆蓋了生命科學、物質(zhì)科學和地球與宇宙科學三大領(lǐng)域，具體為：生命科學（生命體的結(jié)構(gòu)與功能）《我們的身體》；物質(zhì)科學（物體與材料的特性）《溶解》；《聲音》；地球與空間（地球和天空的變化）《天氣》。調(diào)整后的新教材，內(nèi)容體系更加科學、合理。每個單元都有七個教學內(nèi)容，一般每個教學內(nèi)容為一個課時。根據(jù)教學建議，對典型的過程和方法展開充分的探究，不以1課時為限制。加強單元后的總結(jié)性教學，幫助學生梳理概念、澄清觀點。

在教天氣一單元時，我把學生帶到教室外，觀測天空中的云彩判斷什么積云和卷云等等天氣現(xiàn)象，了解云與下雨的關(guān)系，并要學生自己把雨量器放到室外，了解測量降水量的情況，在教學溶解單元時，我把學生帶到實驗室，分組讓他們做好溶解的試驗，讓學生了解了不同物質(zhì)在水中的溶解能力。也讓他們知道100毫升水里面到底能溶解多少克食鹽，提高了他們實驗的興趣，也了解了那些物質(zhì)不能溶解哪些物質(zhì)能溶解的性質(zhì)。特別是教聲音這一課，學生通過做實驗，了解了震動產(chǎn)生聲音，了解了聲音與震動的快慢有關(guān)系，特別實制作土電話，學生們興趣很高，他們通過實驗，了解了聲音的傳播與很多因素有關(guān)系，比如 “空氣 物質(zhì)”等。在教我們的身體這一課時，由于每個人都有身體，學生對這課比較容易掌握，消化系統(tǒng)，呼吸系統(tǒng)，以及人體各部分的構(gòu)造等，懂得要如何保護好身體，也懂得人與水的關(guān)系了，了解人體器官如骨骼、關(guān)節(jié)和肌肉等之間的協(xié)作。

四、所得經(jīng)驗：

充分了解學生對所學科學問題的初始想法，特別是一些概念理解過程中出現(xiàn)的想法。有些問題必須指導學生反復進行控制變量的實驗。（控制變量實驗要加以指導），引導學生在觀察和實驗的過程中做好記錄。引導學生對觀察和實驗結(jié)果進行整理和加工，形成正確的解釋。引導學生從日常的學習、生活習慣著手，養(yǎng)成良好的觀察、思考、記錄等良好的學習習慣。這樣才會增強學生探究科學的積極性。

今后一定順應學生的學習積極性，多做實驗，多讓學生了解親身體驗的東西，并引導去發(fā)現(xiàn)科學原理，爭取在科學教學中取得更好的成績。

第四篇：V臺詞[推薦]

V臺詞

Hungary

2006年4月20日

俄羅斯

Russia

2006年4月20日

日本

Japan

2006年4月29日 [編輯本段]〖劇情介紹〗

影片講述的故事發(fā)生在虛擬的未來世界，那時的英國變成了一個由獨裁者薩特勒(約翰·赫特飾)所統(tǒng)治的法西斯極權(quán)主義國家，人民生活方在殘暴的統(tǒng)治下，疾病、饑荒、灰暗，且秘密警察無處不在。在這里，外國人、同性戀者和反對人士都會被抓入集中營處死。

艾維(娜塔莉·波特曼飾)是生活在這個國度的一個柔軟的少女，在一次宵禁她不幸落入了政府爪牙的魔爪，就在生死危急的關(guān)頭，一個頭帶一張露齒而笑的面具，身披斗蓬的神秘怪人(雨果·維文飾)將她拯救了出來，臨走時這個神秘怪人告訴艾維他叫作“V”。“v”的出現(xiàn)引起了當局的注意，馬上派人搜查，這時“v”出現(xiàn)在了電視臺，播放了不惜用恐怖主義也要推行所謂“暴力革命”的演講，此時，有人追查到艾維的單位，即這個電視臺。“v”在逃走過程中得到了艾維的幫助自己卻受傷昏迷，v把艾維到他的家，在他家里，“v”告訴艾維，自己是一個用極端暴力和恐怖主義手段對抗政府的所謂“斗士”，目前正在策劃一個計劃，他準備效仿1605年的蓋伊·福克斯，在11月5日炸毀國會大廈。(1605年，蓋伊·福克斯和同伴在國會大廈下面埋了36桶炸藥企圖將當時的殘酷的獨裁政權(quán)轟掉，但計劃敗露，被英王詹姆斯于當年11月5日絞死。)而他所帶的面具就是英國人一眼就能認出了蓋伊·福克斯。艾維想離開那里，所以答應“v”協(xié)助他去暗殺一位色魔主教，在色魔主教被干掉的過程中，艾維逃到了她的同事戈登的家，在那里，戈登表現(xiàn)得很崇拜“v”，戈登拍的諷刺首相的節(jié)目令他被秘密警察要了命。艾維在逃跑的時候被抓了，她的頭發(fā)被剃光了，她受盡各種折磨。最后她被放出來了，結(jié)果她發(fā)現(xiàn)抓她的和折磨她的都是“v”。而“v”的目的只是讓艾維戰(zhàn)勝恐懼。

艾維還是離開了那里，在外面的所見所聞（政府的暴政、人們對政府的痛恨、人們對“v”的崇拜）和對那里的留戀，讓艾維再次回到那里，“v”贈送她一件禮物，一列裝滿炸藥準備炸掉國會大廈的地鐵。“v”去和克里蒂作交易，殺了首相，但是也身受重傷，“v”告訴艾維愛上了她，但是最后還是死在了艾維的懷里。

艾維把“v”安放在地鐵上，這時偵探先生趕到，不過最后艾維還是在11月5日的鐘聲敲響后啟動了地鐵，象征獨裁的國會大廈倒下了，美麗的焰火給暴政下的人們帶來了希望，讓他們永遠記住了11月5日這個特殊的日子。

“v”認為他所做的一切不光是為了自己的復

仇，也為了國家和人民。而這一點在對恐怖主義極為敏感的西方國家引起極大的爭議，為此影片不得不推遲上映整整一年時間，并且首映改在了德國。[編輯本段]〖相關(guān)評論〗

《V自仇殺隊》是一部非常值得觀看的電影，它引人深思。

——CBN新聞

完美的鏡頭，精彩的故事，不容錯過。

——DVD評論

《V字仇殺隊》是一部關(guān)于英雄的恐怖主義者電影：美麗，深刻，引人入勝。

——時代周刊

這是一部能夠讓你發(fā)問的電影：誰想出了這么好的主意？

——聲音與畫面

這是本好萊塢制作的最怪異的電影，你要么觀看，要么拒絕觀看。

——時代周刊

〖幕后制作〗

[關(guān)于編劇和導演]

對于《V字仇殺隊》來說，最值得關(guān)注的很顯然是它的編劇，而不是導演。因為出現(xiàn)在本片編劇位置上的名字是沃卓斯基兄弟，他們以一部驚動天下的科幻電影《黑客帝國》為他們贏得了巨大的名聲和財富。而在本片中，他們卻反而退居編劇位置，而是影片由不太著名的詹姆斯·麥克特格來擔任導演。這是詹姆斯·麥克特格第一次擔任導演一職，在此之前，他僅僅在在《黑客帝國》三部曲及《星戰(zhàn)前傳1、2》中擔任過副導演。不過，由于背后有沃卓斯基兄弟的強力支持，他順利地并出色地完成了本片的導演工作。此外，本片的制片人也是來自《黑客帝國》系列的喬·西佛。事實上，《V字仇殺隊》的故事早在九十年代中期就吸引了沃卓斯基兄弟的目光，他們甚至寫出了劇本的初稿。然而，那時他們正全心拍攝《黑客帝國》三部曲。幾年過去了，《黑客帝國》已經(jīng)成為了科幻片的扛鼎之作，沃卓斯基兄弟也名利雙收，但他們對《V字仇殺隊》的仍然懷有濃濃的興趣，不過，這次他們選擇了幕后工作，而將導演的重任交給了他們得力的助手詹姆斯·麥克特格。其他的制作部門，包括監(jiān)制、美術(shù)、視覺效果，也完全是《黑客帝國》的原班人馬。

[關(guān)于電影]

毫無疑問，《V字仇殺隊》是2005到2006年間最值得期待的宏大電影之一。本片根據(jù)著名作家阿蘭·摩爾同名繪畫本小說改編而成，講述的是在未來英國的極權(quán)統(tǒng)治下，一位名叫伊芙·哈蒙的溫柔年輕女子死里逃生，被一名叫V的帶著面具警員救出，V具有不可思議的戰(zhàn)斗能力，其詭計變化多端，手段極其殘忍。當他摧毀了倫敦兩個標志性建筑并控制了被政府擺布的電視廣播以后，一場革命爆發(fā)了。市民被煽動，并企圖以起義來對抗政府的專治與鎮(zhèn)壓。不料，伊芙意外的得知了V的神秘背景，同時也發(fā)現(xiàn)了關(guān)于自己的一個巨大真相，給人們帶來的正

義與自由卻把整個社會推向殘酷與墮落的深淵。

本片的故事背景被設(shè)置在未來倫敦，美術(shù)設(shè)計歐文·皮特森的首要任務是要營造一個沒有靈魂的未來倫敦市，他與服裝設(shè)計薩米·謝爾頓采用了灰白色作為電影美術(shù)布景及服裝的主調(diào)，影片中所營造出來的極權(quán)統(tǒng)治下的社會沉悶而單調(diào)，極富特色。

影片大多場景都在德國柏林的片廠拍攝，其中Stage 2片廠更是德國科幻電影《大都會》的拍攝場地，主角V的巢穴The Shadow Gallery就被設(shè)置在那里。The Shadow Gallery大概位于今日圣保羅大教堂的地下，是個充滿著秘道的革命地下總部。影片的V是個文化藝術(shù)的守護者，故他的藏身地點也藏有大量文化產(chǎn)品。例如畢加索等眾多現(xiàn)代藝術(shù)品，布景設(shè)計師花了很多時間去搜購不同類型的經(jīng)典作品，當然也付出了龐大的復制版權(quán)費。

V的造型，首要是他的面具標志，由于在一次革命行動中被火燒傷，他被迫要戴上以16世紀英雄蓋·福克斯樣貌的面具，這個面具成為了他獨特的標志。影片的面具造型沿襲漫畫原著，導演麥提格不想借助CG特效，而采用基本的泥漿倒模效果制成，再配合燈光與攝影技巧去表達V的各種神態(tài)，主角雨果·維文躲在面具后演戲難度更高，他需要后期參與配音以傳達V在面具后發(fā)聲的更佳效果。

V的戰(zhàn)衣植根于16世紀，再結(jié)合現(xiàn)代剪裁，令外型看來有點后現(xiàn)代感。他的戰(zhàn)袍內(nèi)藏有六把飛刀，并有刀套附在內(nèi)衣上。至于V每次行動完后必留下的紅玫瑰，影片用到的玫瑰屬于名貴的Grand Prix品種，道具部每日都有人新鮮采購，以確每日都有盛放的玫瑰可供拍攝之用。

[關(guān)于演員]

本片的男主角原來選定的是詹姆斯·普瑞弗伊，但后來他在影片開拍4周后，因為不明原因退出了劇組。于是，在《黑客帝國》中成功扮演特工史密斯、在《指環(huán)王》中有出色表演的澳大利亞演員雨果·維文臨危受命，在影片中出演“V”這一角色。這一次，雨果·維文必須摘下他在Matrix中一直戴著的墨鏡，而要戴上面具，只憑聲音演出。導演詹姆士·麥克特格對雨果出演這一角色十分滿意，他說：“雨果一戴上面具，我們就知道影片會成功了。他有過舞臺演出的經(jīng)歷，這對塑造這個角色很關(guān)鍵。此外，他的動作表演也很精彩，聲音也很棒。”在《星戰(zhàn)前傳3：西斯的復仇》中扮演阿米拉達女王的美國女演員娜塔麗·波特曼則在這部影片中扮演女主角伊芙·哈蒙。娜塔莉·波特曼為了本片拍攝，甚至不惜剃光頭發(fā)。影片中，伊芙是V的革命伴侶，她在片中被V所救，由一個女工成為反抗極權(quán)的革命份子。為了演好片中角色，娜塔莉·波特曼搜集了很多參考書

，甚至包括一本六七十年代美國激進份子劫獄行動書籍《地下的處境》，以及一本有關(guān)1605蓋·福克斯革命行動紀錄的《信任與反叛》。[編輯本段]〖原聲音樂專輯曲目〗

1.Remember Remember

2.Cry Me A RiverCat Power

10.England Prevails

11.The Dominoes Fall

12.Bird Gerhl-Antony & The Johnson

13.Knives And Bullets(And Cannons Too)[編輯本段]〖精彩花絮〗

·在1999年拍攝《黑客帝國》之前，沃卓斯基就寫出了本片劇本的第一稿，因此這部影片在主題上與《黑客帝國》有重合之處。

·娜塔麗·波特曼戰(zhàn)勝斯佳麗·約翰遜和布魯斯·達拉斯·霍華德被選為伊芙角色的扮演者。

·制作組被允許從午夜到早上四點鐘在靠近英國國會和大本鐘附近拍攝。而且，有一次，他們還被允許中斷了交通四分鐘。

·本片很大程度上應該歸功于它的攝影師阿德里安·彼德，他在2005年12月逝世。

·娜塔麗·波特曼為了演好拷打場景里的伊芙·哈蒙這個角色，剃光了自己的頭發(fā)。她說，她只想做得更好。

·詹姆斯·普洱弗伊(James Purefoy)原計劃出演本片，但由于檔期問題，他的位置被雨果·維文(Hugo Weaving)取代。

·拍攝期間，娜塔麗·波特曼曾與巴巴拉·博克利(Barbara Berkery)一起工作。巴巴拉·博克利是一位方言專家，他也曾格溫妮絲·帕特洛(Gwyneth Paltrow)一起工作，以便糾正她的英語口音。

·“V”在原著和影片中都有多重含義，最淺顯的意思自然是“勝利”(Victory)，但它顯然是起源于“V”在Larkhill集中營的經(jīng)歷——當時他就住在意為羅馬數(shù)字“五”的“V”字號牢房。事實上，“V”在片中還有更多含義，當“V”與伊芙第一次見面時，他就以完整的句子一口氣說出了很多個以“V”開頭的詞。

·阿蘭·摩爾的原著初見于1982至1985年的《武士》(Warrior)雜志，原本是黑白插圖。該雜志1985年停刊，《V》的故事當時還沒有結(jié)束。1988年美國的DC公司購得版權(quán)并以彩色版重新刊出十期《V字仇殺隊》，同時也給該故事畫上了圓滿的句號。后來，DC公司又以圖畫小說的形式集結(jié)出版。

·由于動筆于上世紀八十年代初，原著中故事開始的時間——也就是“V”初次露面展開“恐怖行動”的時間，是1997年11月4日晚至5日凌晨，電影版因為顯而易見的原因，將這一時間改到了2020年的同一時日。

·阿蘭·摩爾的小說文本里，并沒有具體描繪“V”所戴的面具，是畫師大衛(wèi)利

奧德(David Lloyd)出的主意：以歷史上的Guy Fawkes為原型打造面具。

·本片宣傳語，同時也是本片第一句臺詞，是“Remember, remember the 5th of November”，這來源于至今在英國仍然存在的“Guy Fawkes之夜”。實際上，歷史上的Guy Fawkes就是在1605年11月4日至5日的子夜被抓住的，他的謀反行動被稱之為“火藥陰謀”(Gunpowder Plot)，后人為了紀念這次事件——事實上是為了慶祝抓住Guy Fawkes——在每年的11月4日晚，在愛爾蘭和不列顛島的部分地區(qū)，都會有游行活動，通常會焚燒一個Guy Fawkes的布偶或者紙偶為標志。同時，小孩們還會唱些歌謠，名為“The Bonfire Prayer”。

·Valerie，這個原著與電影中不得不提的超重要配角，正是她的故事打動了“V”，也打動了伊芙，并最終促成他們兩人的“重生”。

·電影最后“全民皆V”的場景，顯然是個理想化的鏡頭，象征意義多于畫面可行性，因為當所有人都脫去面具時，在那鏡頭短暫停留的時間里，我們會驚訝地發(fā)現(xiàn)那些在電影中死去的角色又“復活”了，如velerie，女醫(yī)生，近視眼小女孩，伊芙的父母等??電影時空里不可能加入游行隊伍的同志們也在其中，例如芬奇的助手多米尼克??

·電影對原著作了諸多改動，時間設(shè)定就不必說了，警察芬奇的角色也有所變動，電影中他最終“理解”了，而沒有像原著中那樣搞掂了“V”。原著與電影中“V”所摧毀的倫敦名建筑的順序也是相反的，而且，原著中伊芙最后代替“V”炸掉的是“唐寧街10號”——歷任英國政府首相官邸。

穿幫鏡頭

·當V說他從來未曾對著他的自動唱片點唱機的任何歌曲跳舞的時候，一首歌曲在背景中響了起來，但是在點唱機上看不到任何唱片。甚至在V按下唱機按鈕之后，唱機上仍然沒有唱片。

[編輯本段]〖精彩對白〗

Evey Hammond： You're getting back at them for what they did to you.伊芙·哈蒙：你將回到他們那里，因為他們要對你做些什么。

V： What was done to me was monstrous.V：對我所作的事情都是怪異的。

Evey Hammond： Then they created a monster.伊芙·哈蒙：那么，他們就創(chuàng)造了一個怪物。

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V： Remember, remember, the fifth of November, The gunpowder treason and plot.I know of no reason why gunpowder treason should ever be forgot.V：記住，記住，十一月五號，火藥叛亂和陰謀。我不知道火藥叛亂為什么曾經(jīng)被忘記。

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Evey Hammond： Who--who are you?

伊芙·哈蒙：誰——你是誰？

V： Wh

o? Who is but the form following the function of what...and what I am is a man in a mask.V：誰？身份僅僅只是伴隨著本質(zhì)的形式??我的本質(zhì)是一個帶著面具的人。

Evey Hammond： I can see that.伊芙·哈蒙：我能夠看到。

V： Of course you can.I'm not questioning your powers of observation, I'm merely remarking on the paradox of asking a masked man who he is.V：你當然能。我不會懷疑你的觀察能力，問一個帶著面具的人是誰有意義嗎？

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Lewis Prothero： Oh my god...it is you!

路易斯·普若瑟羅：哦天哪??是你！

V： The ghost of Christmas past.V：昔日圣誕節(jié)幽靈。

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Lewis Prothero： England Prevails!

路易斯·普若瑟羅：英格蘭勝利了!

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Evey Hammond： V, I can't stay here.伊芙·哈蒙：V，我不能呆在這兒。

V： I know.You won't find anymore locked doors here.V：我知道。在這兒，你找不到任何上鎖的門。

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V： There is no such thing as coincidence, just the illusion of coincidence itself.V：這里沒有任何事物是一致的，僅僅是一致本身的幻覺。

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V： Behind this mask is a man, and behind this man is an idea.And ideas are bulletproof.V：這張面具之下不止是肉體，這張面具之下是一種 思想，克里蒂先生。而思想，是殺不死的。

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V： When all your bullets are gone, I better not be standing, because you'll all be dead before you reload.V：當你的子彈用光的時候，我不會站在這里，因為在你重新裝上子彈之前，你就已經(jīng)死了。

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Bishop： Please!Mercy!

主教：求求你！寬恕我吧！

V： No mercy for you today, bishop.V：今天對你不會有寬恕，主教。

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V： The only verdict is vengeance, a vendetta, held as a votive not in vain.V：唯一的結(jié)論就是復仇，一種仇恨，作為一種虛無的奉獻。

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V： After a VERY long, very alliterative introduction, it is my very great pleasure to meet you, and you may call me V.V：在經(jīng)過

漫長的時間之后，在經(jīng)過頭韻的引介之后，我非常高興遇到你，你可以稱我為V。

Evey Hammond： Are you like a crazy person?

伊芙·哈蒙：你就像一個瘋?cè)藛幔?/p>

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[Standing in the Rain After Coming Out of the Simulated Detention Camp]

[在即將出現(xiàn)的模擬拘留營之前，站在雨中]

Evey Hammond： The God is in the rain.伊芙·哈蒙：上帝在雨中。

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Delia Surridge： Are you going to kill me now?

迪利亞·薩瑞吉：你現(xiàn)在要殺死我嗎？

V： No.I killed you ten minutes ago while you were sleeping.V：不。我十分鐘之前就已經(jīng)殺死了你，那時你正要入睡。

Delia Surridge： Will it be painful?

迪利亞·薩瑞吉：是不是很痛？

V： No.V：不。

Delia Surridge： Thank you.Is it too late to apologize?

迪利亞·薩瑞吉：謝謝你。道歉還來得及嗎？

V： Never.V：當然。

Delia Surridge： I'm so sorry.迪利亞·薩瑞吉：我很抱歉。

Why? Because while the truncheon may be used in lieu of conversation......words will always retain their power

因為盡管沉默代替了談話 言語卻總是能保持它的力量

I dare do all that may become a man.Who dares more is none.只要是男子漢做的事，我都敢做 沒有人比我有更大的膽量

,藝術(shù)家用謊言道出真相，政客用謊言掩蓋真相 [編輯本段]

二、同名漫畫

[編輯本段]〖出版背景〗

V for Vendetta最初在Warrior雜志以黑白方式于1982到1985之間發(fā)行.這是當時最出名的作品之一,在26期Warrior中做過好幾次封面。

Alan Moore和David Lloyd受60年代著名的漫畫形象影響,還有Night Raven(Lloyd以前和他還有作家Steve Parkhouse一起合作過)的影響開始構(gòu)思這一套黑暗冒險歷程.其名字V for Vendetta是剪輯師Dez Skinn的主意,是對60年代的IPC漫畫的致敬.Lloyd采用Moore的意見,讓V穿的像Guy Fawkes(我查了一下,這家伙曾經(jīng)試圖炸毀英國國會大廈)。

當Warrior在1985年被取消(當時還有一整集沒有發(fā)行),有幾個公司試圖讓Moore和Lloyd同意讓他們發(fā)行.直到1988年,DC Comics準備再版十期彩色的Warrior,然后使這個系列得以完成.第一次新材料出現(xiàn)在第7期,包括了Warrior第27期的內(nèi)容和還沒有發(fā)表的那集.Tony Weare畫了一章(“Vincent”)還投稿了兩張附加的(“Valerie”和“The Vacation”);Steve Whitaker和Siobhan Dodds是整個系列的上色師.這個系列后來被收集成繪圖小說,在美國由DC's Vertigo出版(ISBN 0930289528),在英國由Titan Books出版(ISBN 1852862912)。

[編輯本段]〖故事主題〗

背景

設(shè)置在虛構(gòu)的未來英國,在1983年,工黨勝利后,核武器就被從這個國家去除.在限制核攻擊下,這個國家得以保持完整.這時一個極端右翼法西斯黨派叫做Norsefire,靠在核冬天限制食物,政府控制的媒體,秘密警察,計劃經(jīng)濟,技術(shù)支撐的集中營崛起,特別是George Orwell's1984遙控閉路電視(Moore在創(chuàng)作這個系列的時候,閉路電視在英國還不普遍,現(xiàn)在倫敦是世界上閉路電視最集中的地方).當故事開始時,政治沖突結(jié)束,集中營結(jié)束了任務被關(guān)閉了,公眾都很滿意.直到V--一個恐怖分子,自稱無政府主義者,穿戴像Guy Fawkes一樣的人.靠不可思議的戰(zhàn)斗能力和變化多端的詭計,開始了一個周密的,猛烈的,戲劇性的戰(zhàn)役來打倒政府。

V本身就是個謎,他的背景只能靠暗示來猜測;有很明顯的暗示V的身體上和心理上都不正常.故事的大部分都由其他角色來描述:V的仰慕者,學徒Evey,16歲的火柴廠工人;Eric Finch,一個厭世的追捕V的警察;還有法西斯政黨內(nèi)部的競爭者.V的破壞性舉動是精神控制,這個系列的主要思想是為了更高的目的--穩(wěn)定和自由--使暴力合理化.這個角色是無政府主義的鼓吹者,沿襲傳統(tǒng)無政府主義的恐怖分子,混亂無政府主義的提倡者。

V和5(V是第五個羅馬數(shù)字)都有很多的含義.比如人物V引用自Thomas Pynchon的小說V.貝多芬的第五交響曲(前四個記錄可以用V以摩斯密碼的形式表示).V經(jīng)常以五個音節(jié)的短句介紹自己:“You can call me V.”“Remember, remember, the fifth of November”也可作為參考,這是為Guy Fawkes設(shè)計的童謠的第一句.而且每一章的名字都以V開頭.另一個鏈接至“Prisoner of Room Five”,后來改編為電視劇。

接下來是Evey,V的學徒,名字有4個字母.她的名字含有EVE,是神的新文明之母.在這系列的末尾,Evey完成了V的最終恐怖行動,她毀掉了英國權(quán)威的心臟,使未來沒有了定數(shù).就像圣經(jīng)的夏娃,她的行為產(chǎn)生了一個新的社會。

這是Moore第一個運用大量詳細的敘述和會引起讀者注意的多重故事主線的系列,背景經(jīng)常充滿線索;文學上的暗示和文字游戲非常卓越,表現(xiàn)在章節(jié)名都以V開頭還有V的講話(幾乎總是五步音的格律,使用每行五個重音節(jié)的詩音步)。

這部書的結(jié)構(gòu)有幾處直接與Gaston Leroux的<劇院魅影>相對應:Shadow Gallery替換了Phantom's Lair,Evey的誘導和Christine Daae的re-education mirrors。[編輯本段]〖故事大綱〗

第一卷：統(tǒng)治期的歐洲

1997年11月5日,倫敦.V從一幫叫做Fingerman的秘密警察手中援救了一名年輕女子Evey Hammond.當時他們因為Evey試圖懇求他們而準備強奸并殺害她.在炸毀國會大廈之后,V把她帶回自己的秘密老窩,他管它叫“the Shadow Gallery”.Evey告訴了V她自己的故事,講述了80年代的核戰(zhàn)以及他父

親是如何因為加入社會主義者而成為政治犯的。

對爆炸案進行調(diào)查工作的任務被分配給了Eric Finch,一個經(jīng)驗豐富的調(diào)查員.通過他,我們遇見了這個腐敗政府的其他人物,包括領(lǐng)導人,Adam James Susan,一個專注于極權(quán)國家電腦系統(tǒng)Fate的隱遁者。

V接下來炸掉了倫敦刑事法庭,對抗三個黨派中的人物:Lewis Prothero,天主教會的廣播員,職務是“voice of Fate”,通過折磨和毀壞他的洋娃娃收藏品,V在殺死他之前使得Prothero成了神經(jīng)病;Bishop Lilliman,神職人員中的孌童癖代表,V用刀尖逼他吃下帶有氰化物的薄餅而殺死了他;Delia Surridge,一個表面上不關(guān)心政治的醫(yī)生,實際上和Finch有私人關(guān)系.Finch的調(diào)查,在Surridge的日記中告一段落,其中表明這三個受害者都是臭名昭著的Larkhill集中營的官員,而且其他的官員也在幾年前都死了,顯然都是V殺的.V是這個地方唯一的幸存者,而且沒有他的真名記錄.只知道他曾在這里接受過醫(yī)學實驗,使他成為智慧而殘暴的復仇者。

第二卷：不道德的歌舞表演

六個月后,V闖入政府的廣播站,發(fā)表無政府演講,號召人民控制自己的生活;他靠一個殘酷而致命的詭計逃脫,使Eric Finch的行動延緩。

Evey對V十分依賴,但也開始挑戰(zhàn)V的道德.在Shadow Gallery的對質(zhì)后,她發(fā)現(xiàn)自己被拋在了街上,找不到V了.她被Gordon,一個小罪犯,帶走.他們偶然遇到了Rose Almond.Rose Almond是一個被V殺死的警察的遺孀;Rose曾被迫做舞女,因而對這個政府產(chǎn)生了憎恨.Creedy,一個秘密警察的小頭頭,開始組建私人民兵,希望靠V對政府的動搖力來反對統(tǒng)治者.V,保持監(jiān)視所有的小團體,開始使他們互相對抗。

當Gordon被Creedy雇用的歹徒殺死后,Evey試圖報仇,但是被逮捕,拘留,受折磨.在她的牢房里找到了一張以前同室者寫的信,Valerie,一個因同性戀而被監(jiān)禁的女演員.Evey的質(zhì)問員給她選擇--合作或是死亡,在受到Valerie的影響下,她拒絕投降,于是被告知自由了.她感到很驚訝,明白了這其實是V的計劃,V使她經(jīng)歷和自己一樣的精神考驗.他說Valerie是另一個Larkhill的囚犯,就死在他的隔壁.Evey讀到的就是V所讀到的.Evey的憤怒使她接受了自己的身份和自由。

第三卷：做自己想做的事的樂土

1998年11月,V毀掉了政府的通訊和監(jiān)視中心,刺激了一波荒唐的暴力襲擊和快樂主義,受到Creedy街頭黑幫的殘暴鎮(zhèn)壓.同時,V注意到這不是自己設(shè)想的“做自己想做的事”的樂土,但這僅僅是“搶自己想要的”的混亂,這是他計劃的無政府狀態(tài)--自然有序社會--的中間狀態(tài).Finch的助手Dominic發(fā)現(xiàn)V在一開始就有權(quán)限使用Fate計算機系統(tǒng),解釋了他為什么總是有遠見;這個消息加速了統(tǒng)治者的精神崩潰。

Finch到被拋棄的Wiltshire Downs的Larkhi

ll遺址,在那里,他服用了迷幻劑.他的幻覺使他直接了解了V.回到倫敦后,他發(fā)現(xiàn)Shadow Gallery在維多利亞車站,那是倫敦被拋棄的地鐵系統(tǒng)的一部分.Finch進入了他的基地,致命的擊傷了V,V逃脫了,最后死在了Evey的懷里.Evey除下了他的面具,但不是為了知道他的身份,她戴上了面具穿上了V的備用服裝.此時,Rose Almond的私人報復使她刺殺了統(tǒng)治者.在接下來的混亂中,在Finch報道V已經(jīng)死了的時候,Creedy被自己人殺了.當Evey以V的身份出現(xiàn)在群眾面前的時候,起義開始了。

Evey完成了V最后的恐怖襲擊,炸毀了唐寧街10號.用充滿炸藥的地鐵把V的遺體送到目的地引爆,給她的導師一個“海盜葬禮”.Evey從一幫暴徒中救出Dominic,把他帶回了Shadow Gallery.暗示她要訓練他為她的繼承者,發(fā)誓幫助人民創(chuàng)造一個V設(shè)想的社會.在推翻了舊的極權(quán)政府之后,不需要破壞了.Finch看到城市里的暴力混亂,逃往鄉(xiāng)村.英國所有的權(quán)威都沒有了;未來沒有了定數(shù)。

第五篇：離婚協(xié)議書v

離婚協(xié)議書

男方：

女方：

男方與女方于2005年 10認識，2006年10 月 26日記結(jié)婚，婚后生育一男孩，名盧宇軒，一女孩名盧梓軒。因夫妻感情破裂，已無和好可能，現(xiàn)經(jīng)夫妻雙方 自愿協(xié)商達成一致意見，訂立離婚協(xié)議如下：

一、男女雙方自愿離婚。

二、子女撫養(yǎng)、及探望權(quán)：

男孩由男方撫養(yǎng)，隨同男方生活。在不影響孩子學習、生活的情況下，女方可隨時探望男方撫養(yǎng)的孩子。

女孩由女方撫養(yǎng)，隨同女方生活。在不影響孩子學習、生活的情況下，女方可隨時探望男方撫養(yǎng)的孩子。

三、夫妻共同財產(chǎn)的處理：

⑴存款：無⑵房屋：無

⑶其他財產(chǎn)：五

四、本協(xié)議一式三份，自婚姻登記機頒發(fā)《離婚證》之日起生效，男、女雙方各執(zhí)一份，婚姻登記機關(guān)存檔一份。

六、如本協(xié)議生效后在執(zhí)行中發(fā)生爭議的，雙方應協(xié)商解決，協(xié)商不成，任何一方均可向人民法院起訴。

男方：

女方：

年月日