第一篇：數(shù)字電子線路教案18

6.4 異步計(jì)數(shù)器

? 本次重點(diǎn)內(nèi)容：

1、異步時(shí)序電路的分析方法。

2、異步時(shí)序電路的時(shí)序圖。? 教學(xué)過程

一、異步二進(jìn)制計(jì)數(shù)器

1．異步二進(jìn)制加法計(jì)數(shù)

根據(jù)學(xué)生的程度，有時(shí)也可以從設(shè)計(jì)的角度，討論異步二進(jìn)制加法計(jì)數(shù)器的設(shè)計(jì)思想。

復(fù)習(xí)（提問）：1 怎樣由JK F/F、D F/F實(shí)現(xiàn)T′F/F？ 2 二進(jìn)制加法的進(jìn)位規(guī)則？

[必須滿足二進(jìn)制加法原則：逢二進(jìn)一（1+1=10，即Q由1加1→0時(shí)有進(jìn)位）； 各觸發(fā)器應(yīng)滿足兩個(gè)條件：

每當(dāng)CP有效觸發(fā)沿到來時(shí)，觸發(fā)器翻轉(zhuǎn)一次，即用T′觸發(fā)器。

控制觸發(fā)器的CP端，只有當(dāng)?shù)臀挥|發(fā)器Q由1→0（下降沿）時(shí)，應(yīng)向高位CP端輸出一個(gè)進(jìn)位信號（有效觸發(fā)沿），高位觸發(fā)器翻轉(zhuǎn)，計(jì)數(shù)加1。] 由JK觸發(fā)器組成4位異步二進(jìn)制加法計(jì)數(shù)器 ① 邏輯電路

JK觸發(fā)器都接成T′觸發(fā)器，下降沿觸發(fā)。

② 工作原理

異步置0端上加負(fù)脈沖，各觸發(fā)器都為0狀態(tài)，即Q3Q2Q1Q0＝0000狀態(tài)。在計(jì)數(shù)過程中，為高電平。

只要低位觸發(fā)器由1狀態(tài)翻到0狀態(tài)，相鄰高位觸發(fā)器接收到有效CP觸發(fā)沿，T′的狀態(tài)便翻轉(zhuǎn)。

③ 狀態(tài)轉(zhuǎn)換順序表7.3.1所示。電路為十六進(jìn)制計(jì)數(shù)器。

④ 工作波形（又稱時(shí)序圖或時(shí)序波形）

輸入的計(jì)數(shù)脈沖每經(jīng)一級觸發(fā)器，其周期增加一倍，即頻率降低一半。一位二進(jìn)制計(jì)數(shù)器就是一個(gè)2分頻器，16進(jìn)制計(jì)數(shù)器即是一個(gè)16分頻器。

四位二進(jìn)制加法計(jì)數(shù)器 狀態(tài)轉(zhuǎn)換順序表如下。

由D觸發(fā)器組成的4位異步二進(jìn)制加法計(jì)數(shù)器的邏輯圖如下。

由于D觸發(fā)器用輸入脈沖的上升沿觸發(fā)，因此，每個(gè)觸發(fā)器的進(jìn)位信號由 端輸出。

其工作原理類似，讓學(xué)生課后自行分析。

2．異步二進(jìn)制減法計(jì)數(shù)器 根據(jù)學(xué)生的程度，有時(shí)也可以從設(shè)計(jì)的角度，討論異步二進(jìn)制減法計(jì)數(shù)器的設(shè)計(jì)思想。

[二進(jìn)制數(shù)的減法運(yùn)算規(guī)則：1－1＝0，0—1不夠，向相鄰高位借位，10－1＝1； 各觸發(fā)器應(yīng)滿足兩個(gè)條件：

每當(dāng)CP有效觸發(fā)沿到來時(shí)，觸發(fā)器翻轉(zhuǎn)一次，即用T′觸發(fā)器。

控制觸發(fā)器的CP端，只有當(dāng)?shù)臀挥|發(fā)器Q由0→1（上升沿）時(shí)，應(yīng)向高位CP端輸出一個(gè)借位信號（有效觸發(fā)沿），高位觸發(fā)器翻轉(zhuǎn)，計(jì)數(shù)減1。] 由JK觸發(fā)器組成的4位二進(jìn)制減法計(jì)數(shù)器 ① 邏輯圖。

FF3～FF0都為T′觸發(fā)器，下降沿觸發(fā)。

低位觸發(fā)器由0→ 1（上升沿）時(shí)，應(yīng)向高位CP端輸出一個(gè)借位信號（有效觸發(fā)沿），而觸發(fā)器為下降沿觸發(fā)，低位觸發(fā)器應(yīng)從 端輸出借位信號。② 工作原理

四位二進(jìn)制減法計(jì)數(shù)器計(jì)數(shù)狀態(tài)順序表如下

二、異步十進(jìn)制加法計(jì)數(shù)器

學(xué)習(xí)要點(diǎn)：十進(jìn)制計(jì)數(shù)器的邏輯功能，即計(jì)數(shù)狀態(tài)順序表、工作波形。具體電路不要求掌握其電路形式，了解其電路工作原理（較復(fù)雜）。異步十進(jìn)制加法計(jì)數(shù)器是在4位異步二進(jìn)制加法計(jì)數(shù)器的基礎(chǔ)上經(jīng)過適當(dāng)修改獲得的。它跳過了1010～1111六個(gè)狀態(tài)，利用自然二進(jìn)制數(shù)的前十個(gè)狀態(tài)0000～1001實(shí)現(xiàn)十進(jìn)制計(jì)數(shù)。

4個(gè)JK觸發(fā)器組成的8421BCD碼異步十進(jìn)制計(jì)數(shù)器 1．計(jì)數(shù)狀態(tài)順序表

十進(jìn)制計(jì)數(shù)器狀態(tài)順序表如下

2．邏輯電路圖

3．工作原理 FF0和FF2為T′觸發(fā)器。

設(shè)計(jì)數(shù)器從Q3Q2Q1Q0＝0000狀態(tài)開始計(jì)數(shù)。這時(shí)J1==1，F(xiàn)F1也為T′觸發(fā)器。

因此，輸入前8個(gè)計(jì)數(shù)脈沖時(shí)，計(jì)數(shù)器按異步二進(jìn)制加法計(jì)數(shù)規(guī)律計(jì)數(shù)。在輸入第7個(gè)計(jì)數(shù)脈沖時(shí)，計(jì)數(shù)器的狀態(tài)為Q3Q2Q1Q0＝0111。這時(shí)，J3＝Q2Q1＝

1、K3＝1。

輸入第8個(gè)計(jì)數(shù)脈沖時(shí)，F(xiàn)F0由1狀態(tài)翻到0狀態(tài)，Q0輸出的負(fù)躍變。一方面使FF3由0狀態(tài)翻到1狀態(tài)；與此同時(shí)，Q0輸出的負(fù)躍變也使FF1由1狀態(tài)翻到0狀態(tài)，F(xiàn)F2也隨之翻到0狀態(tài)。這時(shí)計(jì)數(shù)器的狀態(tài)為Q3Q2Q1Q0＝1000，=0使J1==0。因此，在Q3＝1時(shí)，F(xiàn)F1只能保持在0狀態(tài)，不可能再次翻轉(zhuǎn)。

輸入第9個(gè)計(jì)數(shù)脈沖時(shí)，計(jì)數(shù)器的狀態(tài)為Q3Q2Q1Q0＝1001。這時(shí)，J3＝0、K3＝1。輸入第10個(gè)計(jì)數(shù)脈沖時(shí)，計(jì)數(shù)器從1001狀態(tài)返回到初始的0000狀態(tài)，電路從而跳過了1010～1111六個(gè)狀態(tài)，實(shí)現(xiàn)了十進(jìn)制計(jì)數(shù)，同時(shí)Q3端輸出一個(gè)負(fù)躍變的進(jìn)位信號。

4．工作波形。

討論：若考慮延遲時(shí)間，異步計(jì)數(shù)器的狀態(tài)從1111→0000的過程？

可見，異步計(jì)數(shù)器存在過渡過程，若將狀態(tài)直接輸出到譯碼器，將會產(chǎn)生錯(cuò)誤的譯碼，造成誤動作。

第二篇：《數(shù)字電子線路》課程教案6

3.3 TTL反相器的輸入輸出特性

? 本次重點(diǎn)內(nèi)容： TTL反相器的電壓傳輸特性 ? 教學(xué)過程

一.工作原理

TTL反相器的電路如圖1所示，當(dāng)輸入端為高電平時(shí)，的BE結(jié)都不導(dǎo)通，而BE結(jié)相當(dāng)于一個(gè)正向?qū)ǖ亩O管，給 提供基極電流，使 導(dǎo)通，進(jìn)而 導(dǎo)通，和 截止，輸出低電平。~ 各極電位如下表所示。

圖2-1 TTL反相器的電路圖

當(dāng)輸入端為低電平（0.3V）時(shí)，中的BE結(jié)導(dǎo)通，的基極電位為 V+0.7V=1V，它不能使 的BC結(jié)和 的BE結(jié)正向?qū)ǎ虼?和 截止, 和 導(dǎo)通，輸出高電平。~ 各極電位如下表所示。

根據(jù)表1和表2可列出該電路輸入、輸出電平關(guān)系，因此它是一個(gè)非門。

二、TTL反相器的外特性及主要電器參數(shù)

了解門電路的外特性，進(jìn)而理解電路的主要電氣參數(shù)是正確使用數(shù)字集成電路的基礎(chǔ)。現(xiàn)仍以TTL反相器為例來討論門電路的各種外特性以及有關(guān)的電氣參數(shù)。

1.電壓傳輸特性

電壓傳輸特性描述了輸出電壓與輸入電壓的函數(shù)關(guān)系，即。對于圖2-1所示的典型反相器，其電壓傳輸性如圖2-2所示，其中 是加在多射極晶體管 某個(gè)發(fā)射極的輸入電壓，是輸入電壓。

圖2-2 TTL反相器的電壓傳輸特性 電壓傳輸特性分為以下幾部分： ① 段（截止區(qū)）當(dāng) ＜0.6V時(shí)，、截止,輸出高電平。

② 段（線性區(qū)）當(dāng)0.6V≤ ＜1.3V時(shí)，此時(shí) 導(dǎo)通，隨 升高而下降，經(jīng)過、兩級射隨器使 下降。仍截止。

③ 段（轉(zhuǎn)折區(qū)）當(dāng) ≥1.3V時(shí)，隨著輸入電壓略微升高，輸出電壓急劇下降。這是由于此時(shí) 開始導(dǎo)通，尚未飽和，、、和 均處于放大狀態(tài)，故 稍有提高，均可使 很快下降。所以 的斜率比 段要大的多。通常把電壓傳輸特性曲線上轉(zhuǎn)折區(qū)中點(diǎn)所對應(yīng)的輸入電壓稱為門檻電壓（或閾值電壓），以 表示。對于典型的TTL反相器，=1.3~1.4V，可以粗略地認(rèn)為，當(dāng) ＜ 時(shí)，反相器將截止，輸出高電平。

④ de段（轉(zhuǎn)折區(qū)）當(dāng) ≥1.4V時(shí)，2.1V，此時(shí) 和 飽和，截止，輸出低電平，=3V，且輸出電平基本不隨 的增大而變化。

由電壓傳輸特性可得反相器的幾個(gè)重要參數(shù)：輸出的高電平，輸出低電平、關(guān)門電平、開門電平、下限抗干擾電壓容限、上限抗干電壓擾容限 等。

① 和

電壓傳輸特性曲線截止區(qū)所對應(yīng)的輸出電壓為，飽和區(qū)所對應(yīng)的輸出電壓為。

② 和 和 是兩個(gè)很重要的參數(shù)。首先引入額定高電平和額定低電平的概念。由于各器件的 和 總存在差異（離散性），通常要規(guī)定一個(gè)額定值。TTL反相器的額定高電平為3V，額定低電平為0.35V。任何一個(gè)實(shí)際的反相器只要 ≥3V，≤0.35V，它的這兩個(gè)參數(shù)就是合格的。開門電平是指輸出電平達(dá)到額定低電平（0.35V）時(shí)，所允許的輸入高電平的最小值。通常認(rèn)為，只有當(dāng) ≥ 時(shí)，輸出才是低電平； ＜ 時(shí)，輸出將不是低電平。在特性曲線上，是輸出電壓為0.35V時(shí)所對應(yīng)的輸入電壓。的典型值為1.4V，一般要求小于1.8V。

關(guān)門電平是在保證輸出電壓為額定高電平的90%（即2.7V）時(shí)，所允許的輸入低電平的最大值。通常認(rèn)為，只有，輸出才是高電平，否則將不是高電平。的典型值為1.0V，一般要求大于0.8V。

③ 抗干擾能力 和

一般用噪聲容限的數(shù)值來表明電路的抗干擾能力。在輸入為低電平時(shí)，輸出應(yīng)為高電平，如果這時(shí)輸入端引入了一個(gè)正向干擾，當(dāng)它疊加到輸入低電平上，使總和超過 時(shí)，就不能保證輸出為高電平。輸入為低電平時(shí)，在保證輸出仍為高電平的條件下，所允許的最大正向干擾幅度即為該電路的底電平噪聲容限（下限抗干擾電壓容限）以 表示。顯然有 其中 為輸入低電平的上限。

同理，當(dāng)輸入為高電平的下限值 時(shí)，在保證輸出為低電平的前提下，輸入端所允許的最大負(fù)向干擾幅度即為該電路的高電平噪聲容限（上限抗干擾電壓容限），以 表示，從而。

2.輸入特性

TTL反相器的輸入特性是指輸入電流 與輸入電壓 間的函數(shù)關(guān)系

。假定電流 由信號源流入 的發(fā)射極時(shí)方向?yàn)檎粗疄樨?fù)。典型TTL反相器的輸入特性如下圖所示。

圖2-3 TTL反相器的輸入特性

由輸入特性可得參數(shù)： ① 輸入短路電流 當(dāng) 時(shí)，對應(yīng)特性曲線上的Ｍ點(diǎn)，該電流稱為輸入短路電流，記作。若該門的輸入端由前級TTL驅(qū)動，這個(gè)電流將是前級門的灌電流負(fù)載之一，它將流入前級門的 管。

② 反向漏電流

當(dāng) 時(shí)，流入 管，且，該電流稱為反向漏電流，記作。它是輸入端為高電平時(shí)從該輸入端流入 的電流，由前級門的輸出級供給。

必須注意的是，當(dāng) Ｖ時(shí)，管的CE結(jié)將會被擊穿，使 猛增。另外，當(dāng) ≤-1V時(shí)，的BE結(jié)也可能被燒壞。這兩種情況下，都會使反相器損壞。因此在使用時(shí)，尤其在混合使用電源電壓不同的集成電路時(shí)，應(yīng)采取相應(yīng)措施，將輸入電平鉗制在安全工作區(qū)域內(nèi)。

3.輸入負(fù)載特性

稱為輸入負(fù)載特性，其中 是外接于反相器輸入端（即 發(fā)射極）的電阻，是由 基極電流流過 時(shí)產(chǎn)生的壓降，它不是外加電壓。TTL反相器輸入負(fù)載特性及測試方法如圖2-18所示。

圖2-4 TTL反相器的的輸入負(fù)載特性

2-18左圖可以看出，當(dāng) 增加時(shí) 也增高。當(dāng) 由時(shí)，此時(shí)反相器輸入電平為關(guān)門電平，將此時(shí)的 記作（關(guān)門電阻）。由此，可以粗略地認(rèn)為，當(dāng) 時(shí)，輸入電平為低電平，反相器截止，輸出高電平；當(dāng) 時(shí)，將因輸入電平高于 而使輸出電平降低。愈大，輸出電平將愈低，直至。因此，當(dāng)TTL電路的輸入端開路時(shí)，認(rèn)為該輸入端接邏輯高電平。通常，TTL電路的多余輸入端一般不宜開路，以免引入干擾信號。對多余輸入端有三種處理方法：與信號端并接使用；對于要求保持高電平的多余端經(jīng)一個(gè) 的電阻接電源正極；對于要求保持低電平的多余端接地。

圖2-6 TTL反相器的低電平輸出特性 圖2-7 TTL反相器的高電平輸出特性 4.輸出特性

TTL反相器的輸出特性反映了輸出電壓 與輸出電流 的關(guān)系，如圖2-

6、2-7。圖中的電流方向是拉電流為負(fù)，灌電流為正。由典型的TTL反相器可知，在輸出 為低電平時(shí)，隨著灌入 的負(fù)載電流的增大，的飽和程度將減輕，從而 將略有增大，如圖2-19中的CA段所示。此時(shí)的輸出等效電路如圖2-20（a）所示，輸出阻抗。當(dāng)灌入電流達(dá)到（約為40mA）后，可能脫離飽和進(jìn)入放大狀態(tài)，將增大很多。此時(shí)，理應(yīng)為邏輯0的低電平可能會被抬高到同代表邏輯1的高電平差不多大小，從而引起邏輯上的失效。所以不允許反相器工作在AB段。

圖2-8 TTL反相器的的等效輸出電路

當(dāng)反相器截止時(shí)，輸出為高電平，此時(shí)負(fù)載電流為拉式電流，輸出阻抗

。等效電路如圖2-20（b）所示。顯然拉電流增大時(shí)，將壓下降，當(dāng)

= 時(shí)輸出電平為。通常不允許 ＞。5.扇出系數(shù)

輸入特性和輸出特性反映了驅(qū)動門與負(fù)載門之間的相互影響，當(dāng)門電路級聯(lián)使用時(shí)，必須注意這個(gè)問題。通常用扇出系數(shù) 來描述門電路驅(qū)動同類電路的個(gè)數(shù)。

由于 ＜＜，故通常有 ＞，即把反相器輸出低電平時(shí)的管電流負(fù)載能力當(dāng)作反相器的扇出系數(shù)。

6.空載功耗

當(dāng)輸出端空載，反相器輸出低電平時(shí)，電路的功耗稱為空載導(dǎo)通功耗，其測試電路如圖2-21（a）所示。，為空載導(dǎo)通時(shí)的電源電流。

當(dāng)輸出端空載，反相器輸出高電平時(shí)，電路的功耗稱為空載截止功耗，其測試電路如圖2-21（b）所示。，為空載截止時(shí)的電源電流。

圖2-9 TTL反相器的TTL反相器空載功耗

由于

比 大，因此一般用 表示門電路的功耗。7.平均傳輸延遲時(shí)間

在實(shí)際邏輯電路中，一級門的輸出往往就是下級門的輸入。由于晶體管的接通時(shí)間 和關(guān)閉時(shí)間 均不為0，也就是說它們的導(dǎo)通、截止過程都需要一定的時(shí)間，所以當(dāng)TTL反相器的輸入信號發(fā)生變化時(shí)，它的輸出不能立即變化，而存在一定的延遲時(shí)間，如圖2-22所示。圖中，輸出波形下降沿的50%處（點(diǎn)）與輸入波形上沿的50%處（A電）的時(shí)間間隔稱為導(dǎo)通延遲時(shí)間 輸出波形上升沿的50%處（點(diǎn)）與輸入波形下沿的50%處（B點(diǎn)）的時(shí)間間隔稱為截止延遲時(shí)間。與 的平均值稱為平均傳輸延遲時(shí)間（簡稱傳輸延遲），即

它是衡量門電路開關(guān)速度的一個(gè)重要指標(biāo)。典型TTL反相器的 約為10ns。

圖2-10 TTL反相器的TTL反相器平均傳輸延遲時(shí)間

第三篇：《數(shù)字電子線路》課程教案5

? 本次重點(diǎn)內(nèi)容：

1、二極管門電路的工作原理。

2、門電路的延遲時(shí)間。? 教學(xué)過程

第3章 邏輯門電路

3.1 概述

門電路——用以實(shí)現(xiàn)各種基本邏輯關(guān)系的電子電路

正邏輯——用1表示高電平、用0表示低電平的情況； 負(fù)邏輯——用0表示高電平、用1表示低電子的情況。（此處用數(shù)字電路網(wǎng)絡(luò)課程或PowerPoint）

二、動態(tài)開關(guān)特性（PowerPoint）

在高速開關(guān)電路中，需要了解二極管導(dǎo)通與截止間的快速轉(zhuǎn)換過程。

當(dāng)輸入電壓UI 由正值UF 躍變?yōu)樨?fù)值UR 的瞬間，VD 并不能立刻截止，而是在外加反向電壓 UR作用下，產(chǎn)生了很大的反向電流IR，這時(shí) iD＝ IR≈-UR／R，經(jīng)一段時(shí)間 trr后二極管VD 才進(jìn)人截止?fàn)顟B(tài)，如圖3.2.3(c)所示。通常將trr 稱作反向恢復(fù)時(shí)間。

產(chǎn)生 trr的主要原因是由于二極管在正向?qū)〞r(shí)，P區(qū)的多數(shù)載流子空穴大量流入N區(qū)，N區(qū)的多數(shù)載流子電子大量流入P區(qū)，在P區(qū)和N區(qū)中分別存儲了大量的電子和空穴，統(tǒng)稱為存儲電荷。當(dāng)UI 由UF 躍變?yōu)樨?fù)值 UR時(shí)，上述存儲電荷不會立刻消失，在反向電壓的作用下形成了較大的反向電流 IR，隨著存儲電荷的不斷消散，反向電流 也隨之減少，最終二極管VD 轉(zhuǎn)為截止。當(dāng)二極管VD 由截止轉(zhuǎn)為導(dǎo)通時(shí)，在P區(qū)和N區(qū)中積累電荷所需的時(shí)間遠(yuǎn)比trr 小得多，故可以忽略。

3.2.2 三極管的開關(guān)特性

一、靜態(tài)開關(guān)特性及開關(guān)等效電路

3.2.3 二極管門電路 一、二極管與門電路 二、二極管或門電路

表3.2.3 或門輸入和輸出的邏輯電平表

表3.2.5 非門的真值表

表3.2.4 或門的真值

二、或非門電路 列出其真值表

第四篇：《數(shù)字電子線路》課程教案4

2.6 邏輯函數(shù)與邏輯圖

? 本次重點(diǎn)內(nèi)容：

1、用與非門實(shí)現(xiàn)邏輯函數(shù)

2、用或非門實(shí)現(xiàn)函數(shù)。

3、工程最簡與數(shù)學(xué)最簡。

? 教學(xué)過程

1、用與非門實(shí)現(xiàn)函數(shù)

例：用與非門實(shí)現(xiàn)函數(shù) Y?AB?BCU?A

。Y?AB?BC?AB?BC74F04U?A74LS00U?A74LS00Y?AB?BCU?AS0074L。A

＆1AB＆BCBY＆BC。用與非門實(shí)現(xiàn)函數(shù)的一般方法

⑴、將函數(shù)化為最簡與或式。

。⑵、對最簡與或式兩次求非，變換為最簡與非-與非式。

2、用或非門實(shí)現(xiàn)函數(shù)

Y?（A?B）（A?C）（B?C）Y?（A?B）（A?C）（B?C）

Y?（A?B）（A?C）（B?C）

用或非門實(shí)現(xiàn)函數(shù)的一般方法 ⑴、將函數(shù)的非函數(shù)化為最簡與或式。

⑵、對最簡與或式求非（用摩根定理），求得函數(shù)的最簡或與式.⑶、對最簡或與式兩次求非，變換為最簡或非-或非式。

3、用與-或-非門實(shí)現(xiàn)函數(shù) 用與-或-非門實(shí)現(xiàn)函數(shù)的一般方法 ⑴、將函數(shù)非函數(shù)化為最簡與或式。

⑵、對最簡與或式求非，得到其原函數(shù)的最簡與-或-非式，即可用與-或-非門實(shí)現(xiàn)之。

4、本章小結(jié)

（1）幾種常用的數(shù)制：二進(jìn)制、八進(jìn)制、十六進(jìn)制和十進(jìn)制以及相互間的轉(zhuǎn)換（2）碼制部分：自然二進(jìn)制碼、格雷碼、和常用的BCD碼（3）分析和設(shè)計(jì)邏輯電路的重要數(shù)學(xué)工具：邏輯代數(shù)（布爾代數(shù)）（4）邏輯問題的描述可用真值表、函數(shù)式、邏輯圖、卡諾圖和時(shí)序圖

5、幾個(gè)典型例題

第五篇：《數(shù)字電子線路》課程教案9

第四章 組合邏輯電路

? 本次重點(diǎn)內(nèi)容：

1、組合電路的分析與設(shè)計(jì)方法。

2、邏輯函數(shù)的變換。? 教學(xué)過程

一、概述

組合邏輯電路：在任何時(shí)刻的輸出狀態(tài)只取決于這一時(shí)刻的輸入狀態(tài)，而與電路的原來狀態(tài)無關(guān)的電路。

生活中組合電路的實(shí)例（電子密碼鎖，銀行取款機(jī)等）電路結(jié)構(gòu)：由邏輯門電路組成。

電路特點(diǎn)：沒有記憶單元，沒有從輸出反饋到輸入的回路。說明：本節(jié)討論的是SSI電路的分析和設(shè)計(jì)方法。

二、組合邏輯電路的分析方法

提問：1.描述組合邏輯電路邏輯功能的方法主要有？（邏輯表達(dá)式、真值表、卡諾圖和邏輯圖等。）2.各種表示法之間的相互轉(zhuǎn)換？

組合邏輯電路的分析與設(shè)計(jì)相當(dāng)于是各種表示法之間的相互轉(zhuǎn)換。基本分析方法

分析：給定邏輯電路，求邏輯功能。步驟：

1．給定邏輯電路→輸出邏輯函數(shù)式

一般從輸入端向輸出端逐級寫出各個(gè)門輸出對其輸入的邏輯表達(dá)式，從而寫出整個(gè)邏輯電路的輸出對輸入變量的邏輯函數(shù)式。必要時(shí)，可進(jìn)行化簡，求出最簡輸出邏輯函數(shù)式。2．列真值表

將輸入變量的狀態(tài)以自然二進(jìn)制數(shù)順序的各種取值組合代入輸出邏輯函數(shù)式，求出相應(yīng)的輸出狀態(tài)，并填入表中，即得真值表。3．分析邏輯功能

通常通過分析真值表的特點(diǎn)來說明電路的邏輯功能。

二、分析舉例

[例3.1] 分析圖3.1所示邏輯電路的功能。解：分析步驟

輸出邏輯函數(shù)表達(dá)式（逐級寫，并且變成便于寫真值表的形式）

（2）列真值表。將A、B、C各種取值組合代入式中，可列出真值表。

（3）邏輯功能分析。

由真值表可看出：在輸入A、B、C三個(gè)變量中，有奇數(shù)個(gè)1時(shí)，輸出Y為1，否則Y為0，因此，圖6.2.1所示電路為三位判奇電路，又稱為奇校驗(yàn)電路。

［例3.2］分析圖3.2所示電路的邏輯功能，并指出該電路設(shè)計(jì)是否合理。

解：分析步驟

（l）輸出邏輯函數(shù)表達(dá)式

（2）真值表。

（3）邏輯功能分析。由表3.2可看出，圖3.2所示電路的A、B、C三個(gè)輸入中有偶數(shù)個(gè)1時(shí)，輸出Y為1，否則Y為0。因此，圖6.2.2所示電路為三位判偶電路，又稱偶校驗(yàn)電路。

（4）改進(jìn)：這個(gè)電路使用門的數(shù)量太多，設(shè)計(jì)并不合理，可用較少的門電路來實(shí)現(xiàn)。變換表達(dá)式

可用異或門和同或門實(shí)現(xiàn)，電路如圖3.3所示。歸納總結(jié)：1 各步驟間不一定每步都要，如： 省略化簡（本已經(jīng)成為最簡）

由表達(dá)式直接概述功能，不一定列真值表。不是每個(gè)電路均可用簡煉的文字來描述其功能。如Y=AB+CD

三、組合邏輯電路的設(shè)計(jì)方法

一、基本設(shè)計(jì)方法

設(shè)計(jì)：設(shè)計(jì)要求→邏輯圖。步驟（與分析相反）: 1．分析設(shè)計(jì)要求→列真值表

根據(jù)題意設(shè)輸入變量和輸出函數(shù)并邏輯賦值，確定它們相互間的關(guān)系，然后將輸入變量以自然二進(jìn)制數(shù)順序的各種取值組合排列，列出真值表。2．根據(jù)真值表→寫出輸出邏輯函數(shù)表達(dá)式 3．對輸出邏輯函數(shù)進(jìn)行化簡 代數(shù)法或卡諾圖法

4．根據(jù)最簡輸出邏輯函數(shù)式→畫邏輯圖。

最簡與一或表達(dá)式、與非表達(dá)式、或非表達(dá)式、與或非表達(dá)式、其它表達(dá)式

二、設(shè)計(jì)舉例

1．單輸出組合邏輯電路的設(shè)計(jì)

［例3.3］ 設(shè)計(jì)一個(gè)A、B、C三人表決電路。當(dāng)表決某個(gè)提案時(shí)，多數(shù)人同意，提案通過，同時(shí)A具有否決權(quán)。用與非門實(shí)現(xiàn)。解：設(shè)計(jì)步驟（1）真值表

設(shè)A、B、C三個(gè)人，表決同意用1表示，不同意時(shí)用0表示； Y為表決結(jié)果，提案通過用1表示，通不過用0表示，同時(shí)還應(yīng)考慮A具有否決權(quán)。

（3）畫邏輯圖，如圖3.5所示 2．多輸出組合邏輯電路的設(shè)計(jì)

［例3.4］ 設(shè)計(jì)一個(gè)將余3碼變換為8421BCD碼的組合邏輯電路。解：設(shè)計(jì)步驟（1）真值表

輸入：余3碼，用A3、A2、A1 和A0 表示，輸出：8421BCD碼，用Y3、Y2、Y1 和Y0 表示。余3碼有六個(gè)狀態(tài)不用，不會出現(xiàn)，作任意項(xiàng)處理。（2）卡諾圖化簡。見教材中圖

應(yīng)畫四張卡諾圖分別求出Y3、Y2、Y1 和Y0 的最簡輸出邏輯函數(shù)。含有最小項(xiàng)的方格填1，沒有最小項(xiàng)的方格填0，任意項(xiàng)的方格填×。由卡諾圖可寫出 Y0、Y1、Y2 和Y3 的最簡邏輯函數(shù)

（3）畫邏輯圖。

將余3碼變換為8421BCD碼的真值表