第一篇：EDA實訓報告

《EDA技術及其應用》

實 訓 報 告

班 級 08級電子信息工程技術2班 姓 名 學 號

指導教師

2010年 5 月 26 日 鄭州信息科技職業(yè)學院 機械電子工程系

目錄

一、實訓名稱????????????????3

二、實訓目的????????????????3

三、實訓器材、場地?????????????3

四、設計思想????????????????3

五、設計任務與要求、設計源程序與模塊????31、2、3、4、5、設計任務????????????????3 設計要求????????????????4 設計源程序及生成模塊??????????4 模塊連接????????????????14 引腳綁定????????????????15

六、實訓方法????????????????16

七、實訓心得體會??????????????16

一、實訓名稱：百年歷的設計與制作

二、實訓目的：1、2、3、4、5、掌握VHDL設計數(shù)字系統(tǒng)的應用。掌握宏功能模塊的應用。

掌握系統(tǒng)存儲器數(shù)據讀寫編輯器的應用。

明確設計任務和要求，了解EDA技術的基本應用過程及領域。

理解百年歷的設計原理及分析方法。

三、實訓器材與場地：

EDA實驗箱、計算機，EDA實驗室

四、設計思路：

先設計“秒”、“分”、“時”、“日”、“月”、“年”、“選擇”及“調整”等模塊，然后把各模塊按照生活中日歷時鐘走動的規(guī)律連接在一起，最后調試并下載、綁定引腳、調整。

五、設計任務與要求、設計原理與模塊

設計任務：1、2、3、4、5、6、7、8、9、用VHDL語言設計“秒鐘”即六十進制計數(shù)器。用VHDL語言設計“分鐘” 即六十進制計數(shù)器。用VHDL語言設計“時鐘” 即二十四進制計數(shù)器。用VHDL語言設計“日”系統(tǒng)。用VHDL語言設計“月”系統(tǒng)。用VHDL語言設計“年”系統(tǒng)。用VHDL語言設計“選擇”系統(tǒng)。用VHDL語言設計“調整”系統(tǒng)。

調用以上模塊，在Block Diagram/Schematic File 中編輯窗口中把它們按一定規(guī)律連接起來即百年歷系統(tǒng)。

設計要求：

在現(xiàn)實生活中，年份有平閏之分，當平年的2月份有28天，閏年的2月份29天，每年的1、3、5、7、8、10、12月份都是31天，4、6、9、11月份都是30天，故在設計“年、月、日”系統(tǒng)時必須考慮它們之間的關系，由于手中的EDA實驗箱上的數(shù)碼管不足，必須設計一個“選擇”系統(tǒng)，讓“年月日時分秒”分成兩屏顯示。在現(xiàn)實生活中，日期和時間在不同的地方時間不同，故需設計一個“調整”系統(tǒng)用來調整日期及時間。設計源程序及其生成的模塊：

1、六十進制計數(shù)器源程序及其模塊

library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt60 is port(clk:in std_logic;

m1:out std_logic_vector(3 downto 0);

m2:out std_logic_vector(3 downto 0);

cout:out std_logic);end cnt60;architecture behav of cnt60 is begin process(clk)variable cq1,cq2:std_logic_vector(3 downto 0);begin if clk'event and clk='1' then cq1:=cq1+1;if cq1>9 then cq1:=“0000”;cq2:=cq2+1;end if;if cq2=5 and cq1=9 then cq2:=“0000”;cq1:=“0000”;cout<='1';else cout<='0';

end if;end if;m1<=cq1;m2<=cq2;end process;end;

2、二十四進制計數(shù)器源程序及其模塊

library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt24 is port(clk:in std_logic;

q1:out std_logic_vector(3 downto 0);

q2:out std_logic_vector(3 downto 0);

cout:out std_logic);end cnt24;architecture behav of cnt24 is begin process(clk)variable cq1,cq2:std_logic_vector(3 downto 0);begin if clk'event and clk='1' then cq1:=cq1+1;

if cq1>9 then cq1:=“0000”;cq2:=cq2+1;end if;if cq2=2 and cq1>3 then cq2:=“0000”;cq1:=“0000”;cout<='1';else cout<='0';end if;end if;q1<=cq1;q2<=cq2;end process;end;

3、“日”系統(tǒng)源程序及其模塊

library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity tian is

port(clk:in std_logic;

a: in std_logic;

b:in std_logic;

t1:out std_logic_vector(3 downto 0);

t2:out std_logic_vector(3 downto 0);

cout:out std_logic);end tian;architecture behav of tian is signal Q1,Q2: std_logic_vector(3 downto 0);

signal ab: std_logic_vector(1 downto 0);begin process(clk,a,b)begin if clk'event and clk='1'

then Q1<=Q1+1;

if Q1=9 then Q1<=“0000”;Q2<=Q2+1;

end if;

ab<=a&b;

case ab is

when“00” =>

if Q2=3 and Q1=1 then Q2<=“0000”;Q1<=“0001”;cout<='1';

else cout<='0';

end if;

when“01” =>

if Q2=3 and Q1=0 then Q2<=“0000”;Q1<=“0001”;cout<='1';

else cout<='0';

end if;

when“10” =>

if Q2=2 and Q1=8 then Q2<=“0000”;Q1<=“0001”;cout<='1';

else cout<='0';

end if;

when“11” =>

if Q2=2 and Q1=9 then Q2<=“0000”;Q1<=“0001”;cout<='1';

else cout<='0';

end if;

when others =>null;

end case;

end if;

end process;

t1<=Q1;t2<=Q2;end;

4、“月”系統(tǒng)源程序及其模塊

library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity yue is

port(clk:in std_logic;

run:in std_logic;

y1:out std_logic_vector(3 downto 0);

y2:out std_logic_vector(3 downto 0);

a,b,cout:out std_logic);end yue;architecture behav of yue is signal q1,q2 : std_logic_vector(3 downto 0);signal q1q2 : std_logic_vector(7 downto 0);begin process(clk)

begin

if clk'event and clk='1' then

q1<=q1+1;

if q1=9 then q1<=(others=>'0');

q2<=q2+1;

end if;

if q2=1 and q1=2 then q1<=“0001”;q2<=(others=>'0');

cout<='1';

else cout<='0';

end if;

end if;end process;process(clk)begin

q1q2<=q1&q2;case q1q2 is

when “00000001” => a<='0';b<='0';

when “00000010” =>

if run='0' then a<='1';b<='0';

else a<='1';b<='1';

end if;when “00000011” => a<='0';b<='0';when “00000100” => a<='0';b<='1';when “00000101” => a<='0';b<='0';when “00000110” => a<='0';b<='1';when “00000111” => a<='0';b<='0';when “00001000” => a<='0';b<='0';when “00001001” => a<='0';b<='1';when “00010000” => a<='0';b<='0';when “00010001” => a<='0';b<='1';when “00010010” => a<='0';b<='0';when others =>NULL;end case;end process;y1<=q1;

y2<=q2;end behav;

5、“年”系統(tǒng)源程序及其模塊

library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity nian is

port(clk:in std_logic;

run:out std_logic;

n1:out std_logic_vector(3 downto 0);

n2:out std_logic_vector(3 downto 0));end nian;architecture behav of nian is signal q1,q2,q: std_logic_vector(3 downto 0);begin process(clk)

begin

if clk'event and clk='1' then

q1<=q1+1;

if q1=9 then q1<=(others=>'0');

q2<=q2+1;

if q1=9 and q2=9

then q1<=“0000”;q2<=“0000”;

end if;

end if;

end if;end process;process(clk)

begin if clk'event and clk='1' then

q<=q+1;

if q=4 then run<='1';q<=“0000”;

else run<='0';

end if;

end if;end process;n1<=q1;n2<=q2;

end;

6、“調整”系統(tǒng)源程序及其模塊

library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity tiao is

port(m0,f0,s0,t0,y0:in std_logic;

k2:in std_logic;

k3:in std_logic;

fi,si,ti,yi,ni:out std_logic;

l2,l3,l4,l5,l6:out std_logic);end;architecture behav of tiao is signal a:std_logic_vector(3 downto 0);begin process(k2)begin if k2'event and k2='1' then

a<=a+1;

if a=5

then a<=“0000”;

end if;end if;case a is

when “0000”=>fi<=m0;si<=f0;ti<=s0;yi<=t0;ni<=y0;l2<='0';l3<='0';l4<='0';l5<='0';l6<='0';when “0001”=>fi<=k3;si<='0';ti<='0';yi<='0';ni<='0';l2<='1';l3<='0';l4<='0';l5<='0';l6<='0';when “0010”=>fi<='0';si<=k3;ti<='0';yi<='0';ni<='0';l2<='0';l3<='1';l4<='0';l5<='0';l6<='0';when “0011”=>fi<='0';si<='0';ti<=k3;yi<='0';ni<='0';l2<='0';l3<='0';l4<='1';l5<='0';l6<='0';when “0100”=>fi<='0';si<='0';ti<='0';yi<=k3;ni<='0';l2<='0';l3<='0';l4<='0';l5<='1';l6<='0';when “0101”=>fi<='0';si<='0';ti<='0';yi<='0';ni<=k3;l2<='0';l3<='0';l4<='0';l5<='0';l6<='1';when others=>null;end case;end process;end;12

7、“選擇”系統(tǒng)源程序及其模塊

library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity kong is port(k:in std_logic;

s1,s2,f1,f2,m1,m2,n1,n2,y1,y2,t1,t2:in std_logic_vector(3 downto 0);

q:out std_logic;

a0,a1,a2,a3,a4,a5:out std_logic_vector(3 downto 0));end;architecture behav of kong is begin process(k)begin if k='1' then

a0<=m1;a1<=m2;a2<=f1;a3<=f2;a4<=s1;a5<=s2;q<='0';else

a0<=t1;a1<=t2;a2<=y1;a3<=y2;a4<=n1;a5<=n2;q<='1';end if;end process;13

end;

模塊連接截圖：

模塊是按照生活中的日歷與時鐘的走動規(guī)律來連接的，“選擇”模塊的作用是讓時間和日期分屏顯示，“調整”模塊的作用是調整時間和日期的。

引腳綁定圖：

經過分析，我們選擇按照實驗電路結構圖No.7進行引腳的綁定，可知每個控制引腳在EDA實驗箱上對應的按鍵。

六、實訓方法

1、設計每個小系統(tǒng)，調試、仿真、生成模塊。

2、按照各模塊的功能連接，調試。

3、引腳綁定，下載，調試。

4、調整，把日期時間調整到現(xiàn)在的日期時間上。按選擇鍵切換屏顯時間和日期。

七、實訓心得體會：

通過本次EDA課程設計實訓，在了解到百年歷的基本原理的同時，我還熟練掌握了Quartus II 軟件的使用方法，學會了怎么設計一個完整的系統(tǒng)，并且意識到作為二十一世紀的跨世紀電子信息工程專業(yè)人才，這些軟硬件的應用操作常識是必不可少的。在此次實訓的過程中，我雖然碰到不少困難和問題，到最后還是經過自己的不懈努力和在老師的指導與幫助下全部解決了。這次實訓給我的最深的印象就是擴大自己的知識面，了解更多與本專業(yè)有關的科技信息，與時代共同進步，才能在將來成為有用的科技人才。

第二篇：EDA實訓報告總結

實訓心得

短暫的一周實訓已經過去了，對于我來說這一周的實訓賦予了我太多實用的東西了，不僅讓我更深層次的對課本的理論知識深入了理解，而且還讓我對分析事物的邏輯思維能力得到了鍛煉，提高了實際動手能力，下面談一下就這一周實訓中我自己的一些心得體會。一周的實訓已經過去了，我們在老師提供的實踐平臺上通過自己的實踐學到了很多課本上學不到的寶貴東西，熟悉了對quartus ⅱ軟件的一般項目的操作和學到了處理簡單問題的基本方法，更重要的是掌握了vhdl語言的基本設計思路和方法，我想這些會對我今后的學習起到很大的助推作用。此外，還要在今后的課本理論知識學習過程中要一步一個腳印的扎實學習，靈活的掌握和運用專業(yè)理論知識這樣才能在以后出去工作的實踐過程中有所成果。

最后還要感謝學校為我們提供這樣專業(yè)的實踐平臺還有甕老師在一周實訓以來的不斷指導和同學的熱情幫助。總的來說，這次實訓我收獲很大。

同時，感謝大專兩年來所有的老師，是你們?yōu)槲医饣笫軜I(yè)，不僅教授我專業(yè)知識，更教會我做人的道理。

這次eda實訓讓我感覺收獲頗多，在這一周的實訓中我們不僅鞏固了以前學過的知識，而且還學到了怎樣運用ｅｄａ設計三種波形的整個過程和思路，更加強了我們動手能力，同時也提高了我們的思考能力的鍛煉，我們在寫程序的同時還要學會要改程序，根據錯誤的地方去修改程序。

本文基于verilog hdl的乒乓球游戲機設計，利用verilog hdl語言編寫程序實現(xiàn)其波形數(shù)據功能在分析了cpld技術的基礎上，利用cpld開發(fā)工具對電路進行了設計和仿真，從分離器件到系統(tǒng)的分布，每一步都經過嚴格的波形仿真，以確保功能正常。

從整體上看來，實訓課題的內容實現(xiàn)的功能都能實現(xiàn)，但也存在著不足和需要進一步改進的地方，為我今后的學習和工作奠下了堅實的基礎。通過此次的實訓課題，掌握了制作乒乓球游戲機技術的原理及設計要領，學習并掌握了可編程邏輯電路的設計，掌握了軟件、cpld元件的應用，受益匪淺，非常感謝甕老師這一學期來的指導與教誨，感謝老師在學習上給予的指導，老師平常的工作也很忙，但是在我們學習的過程中，重來沒有耽擱過，我們遇到問題問他，他重來都是很有耐心，不管問的學生有多少，他都細心的為每個學生講解，學生們遇到的不能解決的，他都配合同學極力解決。最后祝愿甕老師身體健康，全家幸福。

通過這次課程設計，我進一步熟悉了verilog hdl語言的結構，語言規(guī)則和語言類型。對編程軟件的界面及操作有了更好的熟悉。在編程過程中，我們雖然碰到了很多困難和問題,到最后還是靠自己的努力與堅持獨立的完成了任務。當遇到了自己無法解決的困難與問題的時候，要有耐心，要學會一步步的去找問題的根源，才能解決問題，還請教老師給予指導和幫助。這次實訓給我最深的印象就是擴大自己的知識面，知道要培養(yǎng)哪些技能對我們的專業(yè)很重要。通過這次課程設計，培養(yǎng)了我們共同合作的能力。但是此次設計中參考了其他程序段實際思想，顯示出我們在程序設計方面還有不足之處。

在此次實訓的過程中，我了解到了要加強培養(yǎng)動手能力，要明白理論與實踐結合的重要性，只有理論知識也是不夠的，只有把理論知識和實踐相結合，才能真正提高我們的實際動手能力與獨立思考的能力。感謝學院給我們提供這次實訓的機會，感謝甕老師對我們的指導，他是為了教會我們如何運用所學的知識去解決實際的問題，此外，還得出一個結論：知識必須通過應用才能實現(xiàn)其價值！有些東西以為學會了，但真正到用的時候才發(fā)現(xiàn)是兩回事，所以我認為只有到真正會用的時候才是真的學會了。

本次設計過程中得到我們老師的悉心指導。甕老師多次詢問設計進程，并為我們指點迷津，幫助我們理順設計思路，精心點撥。甕老師一絲不茍的作風，嚴謹求實的態(tài)度，踏踏實實的精神，不僅授我以文，并將積極影響我今后的學習和工作。在此誠摯地向甕老師致謝。篇二：南京理工大學eda設計實驗報告

摘 要

通過實驗學習和訓練，掌握基于計算機和信息技術的電路系統(tǒng)設計和仿真方法。要求：1.熟悉multisim軟件的使用，包括電路圖編輯、虛擬儀器儀表的使用和掌握常見電路分析方法。2.能夠運用multisim軟件對模擬電路進行設計和性能分析，掌握eda設計的基本方法和步驟。multisim常用分析方法：直流工作點分析、直流掃描分析、交流分析。掌握設計電路參數(shù)的方法。復習鞏固單級放大電路的工作原理，掌握靜態(tài)工作點的選擇對電路的影響。了解負反饋對兩級放大電路的影響，掌握階梯波的產生原理及產生過程。

關鍵字：電路 仿真 multisim 負反饋 階梯波

目 次

實驗一?????????????????????????????????? 1 實驗二??????????????????????????????? 11 實驗三?????????????????????????????? 17 實驗一 單級放大電路的設計與仿真

一、實驗目的

1.設計一個分壓偏置的單管電壓放大電路，要求信號源頻率5khz(峰值10mv)，負載電阻5.1kω，電壓增益大于50。2.調節(jié)電路靜態(tài)工作點(調節(jié)電位計)，觀察電路出現(xiàn)飽和失真和截止失真的輸出

信號波形，并測試對應的靜態(tài)工作點值。3.調節(jié)電路靜態(tài)工作點(調節(jié)電位計)，使電路輸出信號不失真，并且幅度盡可能

大。在此狀態(tài)下測試：

① 電路靜態(tài)工作點值；

② 三極管的輸入、輸出特性曲線和?、rbe、rce值； ③ 電路的輸入電阻、輸出電阻和電壓增益； ④ 電路的頻率響應曲線和fl、fh值。

二、實驗要求

1.給出單級放大電路原理圖。2.給出電路飽和失真、截止失真和不失真且信號幅度盡可能大時的輸出信號波形

圖，并給出三種狀態(tài)下電路靜態(tài)工作點值。3.給出測試三極管輸入、輸出特性曲線和?、rbe、rce值的實驗圖，并給出

測試結果。

4.給出正常放大時測量輸入電阻、輸出電阻和電壓增益的實驗圖，給出測試結果

并和理論計算值進行比較。5.給出電路的幅頻和相頻特性曲線，并給出電路的fl、fh值。6.分析實驗結果。

三、實驗步驟

實驗原理圖：

飽和失真時波形：

此時靜態(tài)工作點為：

所以，i（bq）=4.76685ua

i(cq)=958.06700ua

u(beq)=0.62676v u(ceq)=0.31402v 截止失真時波形：

此時靜態(tài)工作點為：

所以，i(bq)=2.07543ua

i(cq)=440.85400ua

u(beq)=0.60519v u(ceq)=5.54322v 最大不失真時波形：篇三：eda實驗總結報告 數(shù)字eda實驗 實驗報告

學院： 計算機科學與工程學院 專業(yè)： 通信工程 學號： 0941903207 姓名： 薛蕾 指導老師： 錢強

實驗一 四選一數(shù)據選擇器的設計

一、實驗目的

1、熟悉quartus ii軟件的使用。

2、了解數(shù)據選擇器的工作原理。

3、熟悉eda開發(fā)的基本流程。

二、實驗原理及內容

實驗原理

數(shù)據選擇器在實際中得到了廣泛的應用，尤其是在通信中為了利用多路信號中的一路，可以采用數(shù)據選擇器進行選擇再對該路信號加以利用。從多路輸入信號中選擇其中一路進行輸出的電路稱為數(shù)據選擇器。或：在地址信號控制下，從多路輸入信息中選擇其中的某一路信息作為輸出的電路稱為數(shù)據選擇器。數(shù)據選擇器又叫多路選擇器，簡稱mux。4選1數(shù)據選擇器：

（1）原理框圖：如右圖。

d0、d1、d2、d3 ：輸入數(shù)據 a1、a0 ：地址變量

由地址碼決定從４路輸入中選擇哪１路輸出。

（2）真值表如下圖：

（3）邏輯圖

數(shù)據選擇器的原理比較簡單，首先必須設置一個選擇標志信號，目的就是為了從多路信號中選擇所需要的一路信號，選擇標志信號的一種狀態(tài)對應著一路信號。在應用中，設置一定的選擇標志信號狀態(tài)即可得到相應的某一路信號。這就是數(shù)據選擇器的實現(xiàn)原理。

三．實驗內容

1、分別采用原理圖和vhdl語言的形式設計4選1數(shù)據選擇器

2、對所涉及的電路進行編譯及正確的仿真。電路圖：

四、實驗程序 library ieee;use ieee.std_logic_1164.all;entity mux4 is port(a0, a1, a2, a3 :in std_logic;s :in std_logic_vector(1 downto 0);y :out std_logic);end mux4;architecture archmux of mux4 is begin y <= a0 when s = 00 else--當s=00時，y=a0 a1 when s = 01 else--當s=01時，y=a1 a2 when s = 10 else--當s=10時，y=a2 a3;--當s取其它值時，y=a2 end archmux;

五、運行結果

六．實驗總結

真值表分析：

當js=0時，a1,a0取00,01,10,11時，分別可取d0,d1,d2,d3.篇四：eda實習報告

中國地質大學（武漢）實習名稱 ：

專 業(yè)： 班級序號： 姓 名： 指導教師：

實驗一 3/8 譯碼器的實現(xiàn)

一． 實驗目的

1． 學習quartusⅱ 的基本操作； 2． 熟悉教學實驗箱的使用； 3． 設計一個3/8 譯碼器； 4． 初步掌握vhdl語言和原理圖的設計輸入，編譯，仿真和調試過程；

二． 實驗說明

.本次實驗要求應用vhdl語言實現(xiàn)一個3/8 譯碼器。3/8 譯碼器的邏輯功能如下

：

本實驗要求使用vhdl語言描述3/8譯碼器，并在實驗平臺上面實現(xiàn)這個譯碼器。描述的時候要注意vhdl語言的結構和語法，并熟悉quartusⅱ的文本編輯器的使用方法。嘗試使用不同的vhdl語言描述語句實現(xiàn)3/8譯碼器，并查看其rtl結構區(qū)別，理解不同描述方法對綜合結果的影響。將程序下載到實驗箱上分別用按鍵和led作為輸入和輸出對結果進行驗證，進一步熟悉所用eda實驗箱系統(tǒng)。所用器件eda實驗箱、ep1k10tc100-3器件。

三 ． 實驗步驟

按照教學課件《quartus ii 使用方法》，學習quartusⅱ 軟件的使用方法： 1．在windows 界面雙擊quartusⅱ 圖標進入quartusⅱ環(huán)境； 2．單擊file 菜單下的new project wizard: introduction 按照向導里面的介紹新

建一個工程并把它保存到自己的路徑下面。）3．單擊file 菜單下的new，選擇vhdl file，后單擊ok，就能創(chuàng)建一個后綴名為.vhd（*.bdf）的文本（原理圖）文件。此vhd文件名必須與設計實體名相同。另外，如果已經有設計文件存在，可以按file 菜單里面的open 來選擇你的文件。4.輸入完成后檢查并保存，編譯。5.改錯并重新編譯； 6.建立仿真波形文件并進行仿真。單擊 file 菜單下的 new，選擇 vector waveformfile，單擊 ok，創(chuàng)建一個后綴名為*.vwf 的仿真波形文件，按照課件上的方法編輯輸入波形，保存，進行仿真，驗證仿真結果是否正確； 7.選擇器件及分配引腳，重新編譯； 8.根據引腳分配在試驗箱上進行連線，使用 led 進行顯示； 9.程序下載，觀察實驗結果并記錄；

四． 實驗要求

1．用vhdl語言編寫3/8譯碼器； 2．編寫3/8譯碼器模塊的源程序； 3．在quartusii平臺上仿真； 4．在實驗板上面實現(xiàn)這個3/8譯碼器。

五、ｖｈｄｌ源程序： library ieee;use ieee.std_logic_1164.all;entity deco3to8 is port(s:in std_logic_vector(2 downto 0);--輸入端3個端口 y:out std_logic_vector(7 downto 0));--輸出端7個端口 end entity;architecture behave of deco3to8 is begin with s select y<=00000001when000,--當s2，s1，s0是000時，第一個led燈亮 00000010when001,--當s2，s1，s0是001時，第二個ｌｅｄ燈亮 00000100when010,--當s2，s1，s0是010時，第三個ｌｅｄ燈亮 00001000when011,--當s2，s1，s0是011時，第四個ｌｅｄ燈亮 00010000when100,--當s2，s1，s0是100時，第五個ｌｅｄ燈亮 00100000when101,--當s2，s1，s0是101時，第六個ｌｅｄ燈亮 01000000when110,--當s2，s1，s0是110時，第七個ｌｅｄ燈亮 10000000when111,--當s2，s1，s0是111時，第八個ｌｅｄ燈亮 zzzzzzzzwhen others;end behave;仿真波形：

通過在實驗板上的操作，可以看到當改變s2，s1，s0的值時，對應的led燈會亮。心得體會

在本次實驗中我學會了用vhdl語言編寫簡單的程序，檢查程序的錯誤，如何仿真程序以及如何用實驗箱觀察實驗結果。在本次實驗中我覺得軟件應用仿真比較簡單，只是實驗箱不好用，找了好幾個才找到一個能用的實驗箱，浪費了好多時間。在以后的實習中一定要先找好好用的實驗箱。

實驗二 bcd 七段顯示譯碼器實驗

一． 實驗目的

1．了解和熟悉組合邏輯電路的設計方法和特點； 2.掌握led顯示器的工作原理； 3．設計一個bcd七段顯示的譯碼器，并在實驗箱上面實現(xiàn)你的譯碼器。

二． 實驗說明 led數(shù)碼顯示器是數(shù)字系統(tǒng)實驗里面經常使用的一種顯示器件，因為它經常顯 示的是十進制或十六進制的數(shù)，所以我們就要對實驗里面所用到的二進制數(shù)進行譯碼，將它們轉換成十進制的或是十六進制的數(shù)。led數(shù)碼顯示器分為共陰和共陽兩種，本實驗使用的是共陰的連接，高電平有效。輸入信號為d0，d1，d2，d3，相應的輸出8段為a、b、c、d、e、f、g、dp。它們的關系表格如下：

下圖為譯碼器邏輯圖，請按圖進行連線。篇五：eda實訓報告

課程名稱 ：指導教師 ： 曹老師

班 級 ： 10電子1班

姓 名 ： 余振

日 期 ： 8路彩燈控制器

一：實訓題目************************ 二：實訓內容************************ 三：實訓目的************************ 四：實訓過程************************ 五：實訓環(huán)境************************ 六：實訓總結************************ 下面就從這幾個方面進行論述：

ⅰ：實訓項目 ：8路彩燈控制器的設計。

ⅱ：實訓內容：

1、彩燈明暗變換節(jié)拍為0.25s和0.5s，兩種節(jié)拍交替運行。

2、演示花型3種：(1)從左向右順次序亮，全亮后逆次序漸滅；(2)從中間到兩邊對稱地漸亮，全亮后仍由中間向兩邊滅；(3)8路燈分兩半，從左向右順次漸亮，全亮后則全滅。

ⅲ：實訓目的：

1、熟練掌握模擬電路、數(shù)字邏輯電路的設計、分析、仿真及調試的方法。

2、掌握使用eda（電子設計自動化）工具設計模擬電路、數(shù)字電路的方法，了解系統(tǒng)設計的全過程。

3、熟練掌握multisim 2001軟件的基本操作及繪制原理圖和進行電路仿真的一般方法

4、通過對系統(tǒng)電路設計與制作，進一步鞏固所學的理論知識，提高分析問題和解決問題的能力。

5、通過此次實訓，引導學生提高和培養(yǎng)自身創(chuàng)新能力，為后續(xù)課程的學習，畢業(yè)設計制作以及畢業(yè)后的工作打下堅實的基礎。·

ⅳ：實訓過程

1． 設計方案：

總體方案設計如上圖，其中振蕩器產生一個時鐘信號，然后控制器由這個時鐘信號觸發(fā)而產生已如“10000000”等的序列信號，信號通過二級管就可以控制燈的亮暗了。序列信號規(guī)律的不同便會產生不同的花型。彩燈控制器是以高低電平來控制彩燈的亮與滅。如果以某種節(jié)拍按一定規(guī)律改變彩燈的輸入電平值，控制才等的亮與滅，即可以按預定規(guī)則就顯示一定的花型。因此彩燈控制電路需要一個能夠按一定規(guī)律輸出不同高低電平編碼信號的編碼發(fā)生器，同時還需要編碼發(fā)生器所要求的時序信號和控制信號。綜上所述，彩燈控制器應該由定時電路、控制電路、編碼發(fā)生器電路以及驅動電路組成。2.電路方案論證： 74ls194具有雙向移位，并行輸入/輸出，保持數(shù)據和請您功能，其中s1,s0為工作方式控制端，sl/sr為左移/右移數(shù)據輸入端，d0.d1.d2.d3,為并行數(shù)據輸入端，q0---q3依次為由低位到高位的4位輸出端，當cr非等于零時，清零，無論其他輸入如何，寄存器清零，由4 中工作方式：當cr非等于1時，s1=s2=0，且cp為低電平，保持功能q0---q3保持不變，且與cp,sr,sl信號無關。s1=0.s0=1(cp為高電

平)有一功能，從sr端串入數(shù)據給q0，然后按q0-q1-q2-q3依次右移。s1=1,s0=0(cp為高電平)左移功能，從sl端線串入數(shù)據給q3，然后按q3-q2-q1-q0依次左移。s1=s0=1(cp為高電平),并行輸入功能，一片74ls194，只能寄存4為數(shù)據，而這個實驗是8 路彩燈，那么就需要用量片或多篇74ls194級聯(lián)策劃了個多位寄存器，由于74ls194功能齊全，在實際中得到廣泛應用，該寄存器在工作控制端的作用下，能實現(xiàn)穿行輸入并行輸出的轉換，當s0s1=00.01.10.11時，分別執(zhí)行保持，右移，左移，并行輸入操作，右移時，串行信號從地4位片的sr輸入，左移時，串行信號從高4位片的sl輸入。

第三篇：EDA實訓心得

實訓心得

短暫的一周實訓已經過去了，對于我來說這一周的實訓賦予了我太多實用的東西了，不僅讓我更深層次的對課本的理論知識深入了理解，而且還讓我對分析事物的邏輯思維能力得到了鍛煉，提高了實際動手能力，下面談一下就這一周實訓中我自己的一些心得體會。

一周的實訓已經過去了，我們在老師提供的實踐平臺上通過自己的實踐學到了很多課本上學不到的寶貴東西，熟悉了對Quartus Ⅱ軟件的一般項目的操作和學到了處理簡單問題的基本方法，更重要的是掌握了VHDL語言的基本設計思路和方法，我想這些會對我今后的學習起到很大的助推作用。此外，還要在今后的課本理論知識學習過程中要一步一個腳印的扎實學習，靈活的掌握和運用專業(yè)理論知識這樣才能在以后出去工作的實踐過程中有所成果。

最后還要感謝學校為我們提供這樣專業(yè)的實踐平臺還有甕老師在一周實訓以來的不斷指導和同學的熱情幫助。總的來說，這次實訓我收獲很大。

同時，感謝大專兩年來所有的老師，是你們?yōu)槲医饣笫軜I(yè)，不僅教授我專業(yè)知識，更教會我做人的道理。

實訓心得

這次EDA實訓讓我感覺收獲頗多，在這一周的實訓中我們不僅鞏固了以前學過的知識，而且還學到了怎樣運用ＥＤＡ設計三種波形的整個過程和思路，更加強了我們動手能力，同時也提高了我們的思考能力的鍛煉，我們在寫程序的同時還要學會要改程序，根據錯誤的地方去修改程序。

本文基于Verilog HDL的乒乓球游戲機設計，利用Verilog HDL語言編寫程序實現(xiàn)其波形數(shù)據功能在分析了CPLD技術的基礎上，利用CPLD開發(fā)工具對電路進行了設計和仿真，從分離器件到系統(tǒng)的分布，每一步都經過嚴格的波形仿真，以確保功能正常。

從整體上看來，實訓課題的內容實現(xiàn)的功能都能實現(xiàn)，但也存在著不足和需要進一步改進的地方，為我今后的學習和工作奠下了堅實的基礎。通過此次的實訓課題，掌握了制作乒乓球游戲機技術的原理及設計要領，學習并掌握了可編程邏輯電路的設計，掌握了軟件、CPLD元件的應用，受益匪淺，非常感謝甕老師這一學期來的指導與教誨，感謝老師在學習上給予的指導，老師平常的工作也很忙，但是在我們學習的過程中，重來沒有耽擱過，我們遇到問題問他，他重來都是很有耐心，不管問的學生有多少，他都細心的為每個學生講解，學生們遇到的不能解決的，他都配合同學極力解決。最后祝愿甕老師身體健康，全家幸福。

實訓心得

通過這次課程設計，我進一步熟悉了Verilog HDL語言的結構，語言規(guī)則和語言類型。對編程軟件的界面及操作有了更好的熟悉。在編程過程中，我們雖然碰到了很多困難和問題,到最后還是靠自己的努力與堅持獨立的完成了任務。當遇到了自己無法解決的困難與問題的時候，要有耐心，要學會一步步的去找問題的根源，才能解決問題，還請教老師給予指導和幫助。這次實訓給我最深的印象就是擴大自己的知識面，知道要培養(yǎng)哪些技能對我們的專業(yè)很重要。通過這次課程設計，培養(yǎng)了我們共同合作的能力。但是此次設計中參考了其他程序段實際思想，顯示出我們在程序設計方面還有不足之處。

在此次實訓的過程中，我了解到了要加強培養(yǎng)動手能力，要明白理論與實踐結合的重要性，只有理論知識也是不夠的，只有把理論知識和實踐相結合，才能真正提高我們的實際動手能力與獨立思考的能力。感謝學院給我們提供這次實訓的機會，感謝甕老師對我們的指導，他是為了教會我們如何運用所學的知識去解決實際的問題，此外，還得出一個結論：知識必須通過應用才能實現(xiàn)其價值！有些東西以為學會了，但真正到用的時候才發(fā)現(xiàn)是兩回事，所以我認為只有到真正會用的時候才是真的學會了。

本次設計過程中得到我們老師的悉心指導。甕老師多次詢問設計進程，并為我們指點迷津，幫助我們理順設計思路，精心點撥。甕老師一絲不茍的作風，嚴謹求實的態(tài)度，踏踏實實的精神，不僅授我以文，并將積極影響我今后的學習和工作。在此誠摯地向甕老師致謝。

第四篇：EDA實訓心得體會

EDA實訓心得體會

經過一周的EDA實訓，我也基本掌握了這個軟件的使用方法，也體會到了這款軟件的實用性。如下是小編給大家整理的EDA實訓心得體會，希望對大家有所作用。

EDA實訓心得體會篇【一】

大三時候開始了專業(yè)課的學習，其中EDA就是要學的一門專業(yè)課，課程剛開始的時候，對EDA技術很陌生，也感到很茫然，也非常沒有信心，當接觸到可編程器件的時候，看到大家同樣感到很迷惘。首先，通過對這門課程相關理論的學習，我掌握了EDA的一些基本的的知識，現(xiàn)代電子產品的性能越來越高，復雜度越來越大，更新步伐也越來越快。實現(xiàn)這種進步的主要原因就是微電子技術和電子技術的發(fā)展。前者以微細加工技術為代表，目前已進入超深亞微米階段，可以在幾平方厘米的芯片上集成幾千萬個晶體管；后者的核心就是電子設計自動化EDA技術,由于本門課程是一門硬件學習課程，所以實驗必不可少。通過課程最后實驗，我體會一些VHDL語言相對于其他編程語言的特點。

在接觸VHDL語言之前，我已經學習了C語言，匯編語言，而相對于這些語言的學習，VHDL 具有明顯的特點。這不僅僅是由于VHDL 作為一種硬件描述語言的學習需要了解較多的數(shù)字邏輯方面的硬件電路知識，包括目標芯片基本結構方面的知識更重要的是由于VHDL 描述的對象始終是客觀的電路系統(tǒng)。由于電路系統(tǒng)內部的子系統(tǒng)乃至部分元器件的工作狀態(tài)和工作方式可以是相互獨立、互不相關的，也可以是互為因果的。這表明，在任一時刻，電路系統(tǒng)可以有許多相關和不相關的事件同時并行發(fā)生。因此，任何復雜的程序在一個單CPU 的計算機中的運行，永遠是單向和一維的。因而程序設計者也幾乎只需以一維的思維模式就可以編程和工作了。

在學習的過程中，我深深體會到，學習不單單要將理論知識學扎實了，更重要的是實際動手操作能力，學完了課本知識，我并沒有覺得自己有多大的提高，感覺學到的很沒用，我們現(xiàn)在學到的還很少，只是編寫一些簡單的程序。相反的，每次做完實驗之后，都會感覺自己收獲不少，每次都會有問題，因此，我認為在老師今后的教學當中，應當更加注重動手實驗，把理論與實踐很好的結合起來，才能使同學融會貫通。現(xiàn)在感覺到對這門課還只有很少的認識，所以希望很認真的續(xù)下去。

EDA實訓心得體會篇【二】

短暫的一周實訓已經過去了，對于我來說這一周的實訓賦予了我太多實用的東西了，不僅讓我更深層次的對課本的理論知識深入了理解，而且還讓我對分析事物的邏輯思維能力得到了鍛煉，提高了實際動手能力，下面談一下就這一周實訓中我自己的一些心得體會。一周的實訓已經過去了，我們在老師提供的實踐平臺上通過自己的實踐學到了很多課本上學不到的寶貴東西，熟悉了對Quartus Ⅱ軟件的一般項目的操作和學到了處理簡單問題的基本方法，更重要的是掌握了VHDL語言的基本設計思路和方法，我想這些會對我今后的學習起到很大的助推作用。此外，還要在今后的課本理論知識學習過程中要一步一個腳印的扎實學習，靈活的掌握和運用專業(yè)理論知識這樣才能在以后出去工作的實踐過程中有所成果。

最后還要感謝學校為我們提供這樣專業(yè)的實踐平臺還有甕老師在一周實訓以來的不斷指導和同學的熱情幫助。總的來說，這次實訓我收獲很大。

同時，感謝大專兩年來所有的老師，是你們?yōu)槲医饣笫軜I(yè)，不僅教授我專業(yè)知識，更教會我做人的道理。

這次EDA實訓讓我感覺收獲頗多，在這一周的實訓中我們不僅鞏固了以前學過的知識，而且還學到了怎樣運用ＥＤＡ設計三種波形的整個過程和思路，更加強了我們動手能力，同時也提高了我們的思考能力的鍛煉，我們在寫程序的同時還要學會要改程序，根據錯誤的地方去修改程序。

本文基于Verilog HDL的乒乓球游戲機設計，利用Verilog HDL語言編寫程序實現(xiàn)其波形數(shù)據功能在分析了CPLD技術的基礎上，利用CPLD開發(fā)工具對電路進行了設計和仿真，從分離器件到系統(tǒng)的分布，每一步都經過嚴格的波形仿真，以確保功能正常。

從整體上看來，實訓課題的內容實現(xiàn)的功能都能實現(xiàn)，但也存在著不足和需要進一步改進的地方，為我今后的學習和工作奠下了堅實的基礎。通過此次的實訓課題，掌握了制作乒乓球游戲機技術的原理及設計要領，學習并掌握了可編程邏輯電路的設計，掌握了軟件、CPLD元件的應用，受益匪淺，非常感謝甕老師這一學期來的指導與教誨，感謝老師在學習上給予的指導，老師平常的工作也很忙，但是在我們學習的過程中，重來沒有耽擱過，我們遇到問題問他，他重來都是很有耐心，不管問的學生有多少，他都細心的為每個學生講解，學生們遇到的不能解決的，他都配合同學極力解決。最后祝愿甕老師身體健康，全家幸福。

通過這次課程設計，我進一步熟悉了Verilog HDL語言的結構，語言規(guī)則和語言類型。對編程軟件的界面及操作有了更好的熟悉。在編程過程中，我們雖然碰到了很多困難和問題,到最后還是靠自己的努力與堅持獨立的完成了任務。當遇到了自己無法解決的困難與問題的時候，要有耐心，要學會一步步的去找問題的根源，才能解決問題，還請教老師給予指導和幫助。這次實訓給我最深的印象就是擴大自己的知識面，知道要培養(yǎng)哪些技能對我們的專業(yè)很重要。通過這次課程設計，培養(yǎng)了我們共同合作的能力。但是此次設計中參考了其他程序段實際思想，顯示出我們在程序設計方面還有不足之處。

在此次實訓的過程中，我了解到了要加強培養(yǎng)動手能力，要明白理論與實踐結合的重要性，只有理論知識也是不夠的，只有把理論知識和實踐相結合，才能真正提高我們的實際動手能力與獨立思考的能力。感謝學院給我們提供這次實訓的機會，感謝甕老師對我們的指導，他是為了教會我們如何運用所學的知識去解決實際的問題，此外，還得出一個結論：知識必須通過應用才能實現(xiàn)其價值！有些東西以為學會了，但真正到用的時候才發(fā)現(xiàn)是兩回事，所以我認為只有到真正會用的時候才是真的學會了。

本次設計過程中得到我們老師的悉心指導。甕老師多次詢問設計進程，并為我們指點迷津，幫助我們理順設計思路，精心點撥。甕老師一絲不茍的作風，嚴謹求實的態(tài)度，踏踏實實的精神，不僅授我以文，并將積極影響我今后的學習和工作。在此誠摯地向甕老師致謝。

第五篇：EDA實訓心得

實訓心得

本學期末我們進行了EDA實訓，我們組做的是四路智能搶答器，不過本次實訓與以往最大的不同是在熟練并掌握Verilog硬件描述語言的基礎上，運用Quartus軟件,對其進行波形以及功能的仿真。我們組搶答器的設計要求是：可容納四組參賽者，每組設置一個搶答按鈕供搶答者使用，電路具有第一搶答信號的鑒別和鎖存功能，系統(tǒng)具有計分、倒計時和倒計時鎖存等電路，輸入信號有：各組的搶答按鈕A、B、C、D，系統(tǒng)清零信號CLR，系統(tǒng)時鐘信號CLK，計分復位端RST，加分按鈕端ADD，計時預置控制端LDN，計時使能端EN，計時預置數(shù)據調整按鈕可以用如TA、TB表示；系統(tǒng)的輸出信號有：四個組搶答成功與否的指示燈控制信號輸出口可用如LEDA、LEDB、LEDC、LEDD表示，四個組搶答時的計時數(shù)碼顯示控制信號若干，搶答成功組別顯示的控制信號若干，各組計分動態(tài)顯示的控制信號若干。整個系統(tǒng)至少有三個主要模塊：搶答鑒別模塊、搶答計時模塊、搶答計分模塊。

實訓的第一天我們組三個人就開始對搶答器的各部分源程序進行調試，由于剛開始對于quartus2軟件用的不是很熟練，所以在第一天幾乎上沒有啥大的進展，一直都在改程序中的錯誤。在不停的重復的編譯、改錯。拿著EDA修改稿、資料書檢查出錯的地方，一邊又一遍的校對分析其中的錯誤。

在實訓中我們遇到了很多的問題。為了解決這些問題我和他們

兩個都在的想辦法通過各種渠道尋找解決問題的方法。上網查資料、問同學、圖書館查資料、問老師、自己想辦法，其實最有效的方法還是自己去想那樣學到的東西才會更加的深刻記得時間也是最長的，他人的幫助當然是很好的，但只是暫時的要想真正的學到東西還是要靠自己去想辦法。不能一有問題就希望要他人幫忙，一定自己先好好想想實在解決不了的再去問老師找同學。

由于在一開始的時候對quartus2軟件的不熟悉耽誤了很多的時間，在接下來的幾天里遇到了不少的問題。剛開始的時候是源程序中的錯誤一直在那改，好不容易幾個模塊中的錯誤都一個個排除了，但當把他們放到一起時問題就又出現(xiàn)了。于是又開始了檢查修改，可是弄了好長時間也沒有弄明白，最后找了一個在實驗室的同學說是頂層文件有問題。于是晚上又找了些關于頂層文件資料還有課本上的例子。最后對步驟已經有了很熟練的掌握，很快就完成了程序編譯、仿真、下載到最后的調試。

“紙上談來終覺淺，絕知此事要躬行。”在這短暫的兩周實訓中深深的感覺到了自己要學的東西實在是太多了，自己知道的是多么的有限，由于自身專業(yè)知識的欠缺導致了這次實訓不是進行的很順利，通過這次實訓暴露了我們自身的諸多的不足之處，我們會引以為鑒，在以后的生活中更應該努力的學習。

雖然實訓僅僅進行了兩個星期就匆匆的結束了，但在這兩個星期中收獲還是很多的。實訓的目的是要把學過的東西拿出來用這一個星期的實訓中不僅用了而且對于quartus2軟件的使用也更加的得

心應手，這次實訓提高了我們的動手能力、理論聯(lián)系實際的能力、發(fā)現(xiàn)問題分析問題解決問題的能力。實訓只要你認真做了都是對自己能力一次很大的提高。

本次設計過程中得到我們老師的悉心指導。甕老師多次詢問設計進程，并為我們指點迷津，幫助我們理順設計思路，精心點撥，時刻在幫助著我們去提高自己。甕老師一絲不茍的作風，嚴謹求實的態(tài)度，踏踏實實的精神，不僅是我學習的楷模，并將積極影響我今后的學習和工作。在此誠摯地向甕老師致謝。