第一篇：EDA實訓總結報告

合肥學院學生EDA實訓總結報告

合肥學院電子系

EDA實訓總結報告

系

別電子系 專

業電子信息工程 班級

姓

名年少輕狂 學號 指導老師 成績

2011年9 月 8 日

EDA實訓總結報告

合肥學院電子系 09級電子信息工程,姓名：李金山學號：0905075006 摘要：經過兩周的EDA實訓，我也基本掌握了這個軟件的使用方法，也體會到了這款軟件的實用性。我也通過練習，熟練地掌握了一些畫圖技巧，下面我模仿練習的一款時鐘電路，通過繪制及制作時鐘電路，通過繪制時鐘電路的原理圖，制作PCB板，布線等，我也發現了自己的一些不足，有了更深的體會。

一、電路原理圖及元器件庫設計 1.原理圖設計

電路原理圖的設計主要是protel 99 se的原理圖設計系統（Advanced Schematic）來繪制一張電路原理圖。在這一過程中，要充分利用protel 99 se所提供的各種原理圖繪圖工具、各種編輯功能，來實現我們的目的，即得到一張正確、精美的電路原理圖。

繪制簡單電路原理圖過程:首先，構思好零件圖，設計好圖紙大小，設置合適的圖紙大小；然后，設置protel 99 se/Schematic設計環境；再者，放置零件，并對放置零件的序號、零件封裝進行定義和設定等工作；然后，將圖紙上的元件用具有電氣意義的導線、符號連接起來，構成一個完整的原理圖；然后，根據需要調整電路；再者，創建網絡表；最后，加載網絡表。

例如如下時鐘電路原理圖：

當然，這還不算完整，然后對已經完成的電路原理圖，進行電氣規則測試，找出錯誤原因，并改正。生成網絡表和元器件材料清單。

電氣規則測試：

分析檢查報告內容，修改錯誤。

時鐘電路網絡表

2.元器件庫設計

在繪制電路原理圖時，難免會遇到元器件庫中沒有的元器件，這時，我們需要用繪圖工具，學會繪制元器件。我在繪制時鐘電路原理圖時，也曾遇到過這種情況，所以這就需要我們自己繪制自己所需的元器件圖。

如：

我們可以根據所需建立一個自己的元器件庫，當我們需要時，就可添加進去，直接使用即可。

二、PCB板圖及封裝庫設計

用印制電路板編輯器，設置工作層面和電路板畫圖環境，用Protel 99SE設計印刷電路板過程如下：1.啟動印刷電路板設計服務器；2.規劃電路板；3.設置參數；4裝入元件封裝庫；5..裝入網絡表；6.元器件布局；7.自動布線。

電路板尺寸規劃：

加載網絡表：

當制作電路板時，發現尺寸不合適時，要加以修正，然后，在進行下一步。調整之后，自動布線后生成PCB板圖如下：

印制電路板3D效果顯示如下：

三、總結

通過這短短兩周的學習，我對protel也有了一定的認識與體會。在學習的過程中，我也遇到了好多問題，我也領悟了許多，原理圖中開始設計的運放的型號在仿真元件庫中找不到。要得到PCB板就要對各個原器件進行封裝，一個原器件可以有不同的封裝號，一個封裝號也可以封裝不同的原器件。上圖中，我就是利用一個封裝號可以封裝不同的原器件的方式給元器件進行封裝的。還有就是，如果不對原器件進行封裝，生成PCB板時會出現找不到原器件等一連串錯誤。當原器件封裝后，生成PCB板時出現找不到節點的錯誤，這是因為封裝器件的管腳標號和原理圖中對應原器件的管腳標號不同，此時只需要在PCB元件庫中改變對應元件的管腳標號即可。這些都是我在學習這款軟件中發現的問題，也是我以前不明白的地方。在PCB板這方面，我覺得通過這次實訓，了解到的東西還很少，對一些錯誤的處理方法也不熟悉，要想熟練靈活的使用protel還需要今后大量的學習和練習。

為期兩個星期的protel 99SE實訓就這樣結束了，雖然我對protel 99SE的了解還不是很深，可能還沒有體會到他的功能之強大。在制作原理圖，尤其是制作PCB板圖時，我可能會出現一些問題，但是我對PCB板圖還是蠻有興趣的。老師上課的講解，再加上以后我的多加練習，我相信我一定可以把這款軟件學的很好的。

四、參考文獻

[1].《protel99SE原理圖與PCB設計教程》,胡燁等編著，機械工業出版社，2005年.

第二篇：EDA實訓心得

實訓心得

短暫的一周實訓已經過去了，對于我來說這一周的實訓賦予了我太多實用的東西了，不僅讓我更深層次的對課本的理論知識深入了理解，而且還讓我對分析事物的邏輯思維能力得到了鍛煉，提高了實際動手能力，下面談一下就這一周實訓中我自己的一些心得體會。

一周的實訓已經過去了，我們在老師提供的實踐平臺上通過自己的實踐學到了很多課本上學不到的寶貴東西，熟悉了對Quartus Ⅱ軟件的一般項目的操作和學到了處理簡單問題的基本方法，更重要的是掌握了VHDL語言的基本設計思路和方法，我想這些會對我今后的學習起到很大的助推作用。此外，還要在今后的課本理論知識學習過程中要一步一個腳印的扎實學習，靈活的掌握和運用專業理論知識這樣才能在以后出去工作的實踐過程中有所成果。

最后還要感謝學校為我們提供這樣專業的實踐平臺還有甕老師在一周實訓以來的不斷指導和同學的熱情幫助。總的來說，這次實訓我收獲很大。

同時，感謝大專兩年來所有的老師，是你們為我解惑受業，不僅教授我專業知識，更教會我做人的道理。

實訓心得

這次EDA實訓讓我感覺收獲頗多，在這一周的實訓中我們不僅鞏固了以前學過的知識，而且還學到了怎樣運用ＥＤＡ設計三種波形的整個過程和思路，更加強了我們動手能力，同時也提高了我們的思考能力的鍛煉，我們在寫程序的同時還要學會要改程序，根據錯誤的地方去修改程序。

本文基于Verilog HDL的乒乓球游戲機設計，利用Verilog HDL語言編寫程序實現其波形數據功能在分析了CPLD技術的基礎上，利用CPLD開發工具對電路進行了設計和仿真，從分離器件到系統的分布，每一步都經過嚴格的波形仿真，以確保功能正常。

從整體上看來，實訓課題的內容實現的功能都能實現，但也存在著不足和需要進一步改進的地方，為我今后的學習和工作奠下了堅實的基礎。通過此次的實訓課題，掌握了制作乒乓球游戲機技術的原理及設計要領，學習并掌握了可編程邏輯電路的設計，掌握了軟件、CPLD元件的應用，受益匪淺，非常感謝甕老師這一學期來的指導與教誨，感謝老師在學習上給予的指導，老師平常的工作也很忙，但是在我們學習的過程中，重來沒有耽擱過，我們遇到問題問他，他重來都是很有耐心，不管問的學生有多少，他都細心的為每個學生講解，學生們遇到的不能解決的，他都配合同學極力解決。最后祝愿甕老師身體健康，全家幸福。

實訓心得

通過這次課程設計，我進一步熟悉了Verilog HDL語言的結構，語言規則和語言類型。對編程軟件的界面及操作有了更好的熟悉。在編程過程中，我們雖然碰到了很多困難和問題,到最后還是靠自己的努力與堅持獨立的完成了任務。當遇到了自己無法解決的困難與問題的時候，要有耐心，要學會一步步的去找問題的根源，才能解決問題，還請教老師給予指導和幫助。這次實訓給我最深的印象就是擴大自己的知識面，知道要培養哪些技能對我們的專業很重要。通過這次課程設計，培養了我們共同合作的能力。但是此次設計中參考了其他程序段實際思想，顯示出我們在程序設計方面還有不足之處。

在此次實訓的過程中，我了解到了要加強培養動手能力，要明白理論與實踐結合的重要性，只有理論知識也是不夠的，只有把理論知識和實踐相結合，才能真正提高我們的實際動手能力與獨立思考的能力。感謝學院給我們提供這次實訓的機會，感謝甕老師對我們的指導，他是為了教會我們如何運用所學的知識去解決實際的問題，此外，還得出一個結論：知識必須通過應用才能實現其價值！有些東西以為學會了，但真正到用的時候才發現是兩回事，所以我認為只有到真正會用的時候才是真的學會了。

本次設計過程中得到我們老師的悉心指導。甕老師多次詢問設計進程，并為我們指點迷津，幫助我們理順設計思路，精心點撥。甕老師一絲不茍的作風，嚴謹求實的態度，踏踏實實的精神，不僅授我以文，并將積極影響我今后的學習和工作。在此誠摯地向甕老師致謝。

第三篇：EDA實訓心得體會

EDA實訓心得體會

經過一周的EDA實訓，我也基本掌握了這個軟件的使用方法，也體會到了這款軟件的實用性。如下是小編給大家整理的EDA實訓心得體會，希望對大家有所作用。

EDA實訓心得體會篇【一】

大三時候開始了專業課的學習，其中EDA就是要學的一門專業課，課程剛開始的時候，對EDA技術很陌生，也感到很茫然，也非常沒有信心，當接觸到可編程器件的時候，看到大家同樣感到很迷惘。首先，通過對這門課程相關理論的學習，我掌握了EDA的一些基本的的知識，現代電子產品的性能越來越高，復雜度越來越大，更新步伐也越來越快。實現這種進步的主要原因就是微電子技術和電子技術的發展。前者以微細加工技術為代表，目前已進入超深亞微米階段，可以在幾平方厘米的芯片上集成幾千萬個晶體管；后者的核心就是電子設計自動化EDA技術,由于本門課程是一門硬件學習課程，所以實驗必不可少。通過課程最后實驗，我體會一些VHDL語言相對于其他編程語言的特點。

在接觸VHDL語言之前，我已經學習了C語言，匯編語言，而相對于這些語言的學習，VHDL 具有明顯的特點。這不僅僅是由于VHDL 作為一種硬件描述語言的學習需要了解較多的數字邏輯方面的硬件電路知識，包括目標芯片基本結構方面的知識更重要的是由于VHDL 描述的對象始終是客觀的電路系統。由于電路系統內部的子系統乃至部分元器件的工作狀態和工作方式可以是相互獨立、互不相關的，也可以是互為因果的。這表明，在任一時刻，電路系統可以有許多相關和不相關的事件同時并行發生。因此，任何復雜的程序在一個單CPU 的計算機中的運行，永遠是單向和一維的。因而程序設計者也幾乎只需以一維的思維模式就可以編程和工作了。

在學習的過程中，我深深體會到，學習不單單要將理論知識學扎實了，更重要的是實際動手操作能力，學完了課本知識，我并沒有覺得自己有多大的提高，感覺學到的很沒用，我們現在學到的還很少，只是編寫一些簡單的程序。相反的，每次做完實驗之后，都會感覺自己收獲不少，每次都會有問題，因此，我認為在老師今后的教學當中，應當更加注重動手實驗，把理論與實踐很好的結合起來，才能使同學融會貫通。現在感覺到對這門課還只有很少的認識，所以希望很認真的續下去。

EDA實訓心得體會篇【二】

短暫的一周實訓已經過去了，對于我來說這一周的實訓賦予了我太多實用的東西了，不僅讓我更深層次的對課本的理論知識深入了理解，而且還讓我對分析事物的邏輯思維能力得到了鍛煉，提高了實際動手能力，下面談一下就這一周實訓中我自己的一些心得體會。一周的實訓已經過去了，我們在老師提供的實踐平臺上通過自己的實踐學到了很多課本上學不到的寶貴東西，熟悉了對Quartus Ⅱ軟件的一般項目的操作和學到了處理簡單問題的基本方法，更重要的是掌握了VHDL語言的基本設計思路和方法，我想這些會對我今后的學習起到很大的助推作用。此外，還要在今后的課本理論知識學習過程中要一步一個腳印的扎實學習，靈活的掌握和運用專業理論知識這樣才能在以后出去工作的實踐過程中有所成果。

最后還要感謝學校為我們提供這樣專業的實踐平臺還有甕老師在一周實訓以來的不斷指導和同學的熱情幫助。總的來說，這次實訓我收獲很大。

同時，感謝大專兩年來所有的老師，是你們為我解惑受業，不僅教授我專業知識，更教會我做人的道理。

這次EDA實訓讓我感覺收獲頗多，在這一周的實訓中我們不僅鞏固了以前學過的知識，而且還學到了怎樣運用ＥＤＡ設計三種波形的整個過程和思路，更加強了我們動手能力，同時也提高了我們的思考能力的鍛煉，我們在寫程序的同時還要學會要改程序，根據錯誤的地方去修改程序。

本文基于Verilog HDL的乒乓球游戲機設計，利用Verilog HDL語言編寫程序實現其波形數據功能在分析了CPLD技術的基礎上，利用CPLD開發工具對電路進行了設計和仿真，從分離器件到系統的分布，每一步都經過嚴格的波形仿真，以確保功能正常。

從整體上看來，實訓課題的內容實現的功能都能實現，但也存在著不足和需要進一步改進的地方，為我今后的學習和工作奠下了堅實的基礎。通過此次的實訓課題，掌握了制作乒乓球游戲機技術的原理及設計要領，學習并掌握了可編程邏輯電路的設計，掌握了軟件、CPLD元件的應用，受益匪淺，非常感謝甕老師這一學期來的指導與教誨，感謝老師在學習上給予的指導，老師平常的工作也很忙，但是在我們學習的過程中，重來沒有耽擱過，我們遇到問題問他，他重來都是很有耐心，不管問的學生有多少，他都細心的為每個學生講解，學生們遇到的不能解決的，他都配合同學極力解決。最后祝愿甕老師身體健康，全家幸福。

通過這次課程設計，我進一步熟悉了Verilog HDL語言的結構，語言規則和語言類型。對編程軟件的界面及操作有了更好的熟悉。在編程過程中，我們雖然碰到了很多困難和問題,到最后還是靠自己的努力與堅持獨立的完成了任務。當遇到了自己無法解決的困難與問題的時候，要有耐心，要學會一步步的去找問題的根源，才能解決問題，還請教老師給予指導和幫助。這次實訓給我最深的印象就是擴大自己的知識面，知道要培養哪些技能對我們的專業很重要。通過這次課程設計，培養了我們共同合作的能力。但是此次設計中參考了其他程序段實際思想，顯示出我們在程序設計方面還有不足之處。

在此次實訓的過程中，我了解到了要加強培養動手能力，要明白理論與實踐結合的重要性，只有理論知識也是不夠的，只有把理論知識和實踐相結合，才能真正提高我們的實際動手能力與獨立思考的能力。感謝學院給我們提供這次實訓的機會，感謝甕老師對我們的指導，他是為了教會我們如何運用所學的知識去解決實際的問題，此外，還得出一個結論：知識必須通過應用才能實現其價值！有些東西以為學會了，但真正到用的時候才發現是兩回事，所以我認為只有到真正會用的時候才是真的學會了。

本次設計過程中得到我們老師的悉心指導。甕老師多次詢問設計進程，并為我們指點迷津，幫助我們理順設計思路，精心點撥。甕老師一絲不茍的作風，嚴謹求實的態度，踏踏實實的精神，不僅授我以文，并將積極影響我今后的學習和工作。在此誠摯地向甕老師致謝。

第四篇：EDA實訓報告

《EDA技術及其應用》

實 訓 報 告

班 級 08級電子信息工程技術2班 姓 名 學 號

指導教師

2010年 5 月 26 日 鄭州信息科技職業學院 機械電子工程系

目錄

一、實訓名稱????????????????3

二、實訓目的????????????????3

三、實訓器材、場地?????????????3

四、設計思想????????????????3

五、設計任務與要求、設計源程序與模塊????31、2、3、4、5、設計任務????????????????3 設計要求????????????????4 設計源程序及生成模塊??????????4 模塊連接????????????????14 引腳綁定????????????????15

六、實訓方法????????????????16

七、實訓心得體會??????????????16

一、實訓名稱：百年歷的設計與制作

二、實訓目的：1、2、3、4、5、掌握VHDL設計數字系統的應用。掌握宏功能模塊的應用。

掌握系統存儲器數據讀寫編輯器的應用。

明確設計任務和要求，了解EDA技術的基本應用過程及領域。

理解百年歷的設計原理及分析方法。

三、實訓器材與場地：

EDA實驗箱、計算機，EDA實驗室

四、設計思路：

先設計“秒”、“分”、“時”、“日”、“月”、“年”、“選擇”及“調整”等模塊，然后把各模塊按照生活中日歷時鐘走動的規律連接在一起，最后調試并下載、綁定引腳、調整。

五、設計任務與要求、設計原理與模塊

設計任務：1、2、3、4、5、6、7、8、9、用VHDL語言設計“秒鐘”即六十進制計數器。用VHDL語言設計“分鐘” 即六十進制計數器。用VHDL語言設計“時鐘” 即二十四進制計數器。用VHDL語言設計“日”系統。用VHDL語言設計“月”系統。用VHDL語言設計“年”系統。用VHDL語言設計“選擇”系統。用VHDL語言設計“調整”系統。

調用以上模塊，在Block Diagram/Schematic File 中編輯窗口中把它們按一定規律連接起來即百年歷系統。

設計要求：

在現實生活中，年份有平閏之分，當平年的2月份有28天，閏年的2月份29天，每年的1、3、5、7、8、10、12月份都是31天，4、6、9、11月份都是30天，故在設計“年、月、日”系統時必須考慮它們之間的關系，由于手中的EDA實驗箱上的數碼管不足，必須設計一個“選擇”系統，讓“年月日時分秒”分成兩屏顯示。在現實生活中，日期和時間在不同的地方時間不同，故需設計一個“調整”系統用來調整日期及時間。設計源程序及其生成的模塊：

1、六十進制計數器源程序及其模塊

library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt60 is port(clk:in std_logic;

m1:out std_logic_vector(3 downto 0);

m2:out std_logic_vector(3 downto 0);

cout:out std_logic);end cnt60;architecture behav of cnt60 is begin process(clk)variable cq1,cq2:std_logic_vector(3 downto 0);begin if clk'event and clk='1' then cq1:=cq1+1;if cq1>9 then cq1:=“0000”;cq2:=cq2+1;end if;if cq2=5 and cq1=9 then cq2:=“0000”;cq1:=“0000”;cout<='1';else cout<='0';

end if;end if;m1<=cq1;m2<=cq2;end process;end;

2、二十四進制計數器源程序及其模塊

library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt24 is port(clk:in std_logic;

q1:out std_logic_vector(3 downto 0);

q2:out std_logic_vector(3 downto 0);

cout:out std_logic);end cnt24;architecture behav of cnt24 is begin process(clk)variable cq1,cq2:std_logic_vector(3 downto 0);begin if clk'event and clk='1' then cq1:=cq1+1;

if cq1>9 then cq1:=“0000”;cq2:=cq2+1;end if;if cq2=2 and cq1>3 then cq2:=“0000”;cq1:=“0000”;cout<='1';else cout<='0';end if;end if;q1<=cq1;q2<=cq2;end process;end;

3、“日”系統源程序及其模塊

library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity tian is

port(clk:in std_logic;

a: in std_logic;

b:in std_logic;

t1:out std_logic_vector(3 downto 0);

t2:out std_logic_vector(3 downto 0);

cout:out std_logic);end tian;architecture behav of tian is signal Q1,Q2: std_logic_vector(3 downto 0);

signal ab: std_logic_vector(1 downto 0);begin process(clk,a,b)begin if clk'event and clk='1'

then Q1<=Q1+1;

if Q1=9 then Q1<=“0000”;Q2<=Q2+1;

end if;

ab<=a&b;

case ab is

when“00” =>

if Q2=3 and Q1=1 then Q2<=“0000”;Q1<=“0001”;cout<='1';

else cout<='0';

end if;

when“01” =>

if Q2=3 and Q1=0 then Q2<=“0000”;Q1<=“0001”;cout<='1';

else cout<='0';

end if;

when“10” =>

if Q2=2 and Q1=8 then Q2<=“0000”;Q1<=“0001”;cout<='1';

else cout<='0';

end if;

when“11” =>

if Q2=2 and Q1=9 then Q2<=“0000”;Q1<=“0001”;cout<='1';

else cout<='0';

end if;

when others =>null;

end case;

end if;

end process;

t1<=Q1;t2<=Q2;end;

4、“月”系統源程序及其模塊

library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity yue is

port(clk:in std_logic;

run:in std_logic;

y1:out std_logic_vector(3 downto 0);

y2:out std_logic_vector(3 downto 0);

a,b,cout:out std_logic);end yue;architecture behav of yue is signal q1,q2 : std_logic_vector(3 downto 0);signal q1q2 : std_logic_vector(7 downto 0);begin process(clk)

begin

if clk'event and clk='1' then

q1<=q1+1;

if q1=9 then q1<=(others=>'0');

q2<=q2+1;

end if;

if q2=1 and q1=2 then q1<=“0001”;q2<=(others=>'0');

cout<='1';

else cout<='0';

end if;

end if;end process;process(clk)begin

q1q2<=q1&q2;case q1q2 is

when “00000001” => a<='0';b<='0';

when “00000010” =>

if run='0' then a<='1';b<='0';

else a<='1';b<='1';

end if;when “00000011” => a<='0';b<='0';when “00000100” => a<='0';b<='1';when “00000101” => a<='0';b<='0';when “00000110” => a<='0';b<='1';when “00000111” => a<='0';b<='0';when “00001000” => a<='0';b<='0';when “00001001” => a<='0';b<='1';when “00010000” => a<='0';b<='0';when “00010001” => a<='0';b<='1';when “00010010” => a<='0';b<='0';when others =>NULL;end case;end process;y1<=q1;

y2<=q2;end behav;

5、“年”系統源程序及其模塊

library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity nian is

port(clk:in std_logic;

run:out std_logic;

n1:out std_logic_vector(3 downto 0);

n2:out std_logic_vector(3 downto 0));end nian;architecture behav of nian is signal q1,q2,q: std_logic_vector(3 downto 0);begin process(clk)

begin

if clk'event and clk='1' then

q1<=q1+1;

if q1=9 then q1<=(others=>'0');

q2<=q2+1;

if q1=9 and q2=9

then q1<=“0000”;q2<=“0000”;

end if;

end if;

end if;end process;process(clk)

begin if clk'event and clk='1' then

q<=q+1;

if q=4 then run<='1';q<=“0000”;

else run<='0';

end if;

end if;end process;n1<=q1;n2<=q2;

end;

6、“調整”系統源程序及其模塊

library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity tiao is

port(m0,f0,s0,t0,y0:in std_logic;

k2:in std_logic;

k3:in std_logic;

fi,si,ti,yi,ni:out std_logic;

l2,l3,l4,l5,l6:out std_logic);end;architecture behav of tiao is signal a:std_logic_vector(3 downto 0);begin process(k2)begin if k2'event and k2='1' then

a<=a+1;

if a=5

then a<=“0000”;

end if;end if;case a is

when “0000”=>fi<=m0;si<=f0;ti<=s0;yi<=t0;ni<=y0;l2<='0';l3<='0';l4<='0';l5<='0';l6<='0';when “0001”=>fi<=k3;si<='0';ti<='0';yi<='0';ni<='0';l2<='1';l3<='0';l4<='0';l5<='0';l6<='0';when “0010”=>fi<='0';si<=k3;ti<='0';yi<='0';ni<='0';l2<='0';l3<='1';l4<='0';l5<='0';l6<='0';when “0011”=>fi<='0';si<='0';ti<=k3;yi<='0';ni<='0';l2<='0';l3<='0';l4<='1';l5<='0';l6<='0';when “0100”=>fi<='0';si<='0';ti<='0';yi<=k3;ni<='0';l2<='0';l3<='0';l4<='0';l5<='1';l6<='0';when “0101”=>fi<='0';si<='0';ti<='0';yi<='0';ni<=k3;l2<='0';l3<='0';l4<='0';l5<='0';l6<='1';when others=>null;end case;end process;end;12

7、“選擇”系統源程序及其模塊

library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity kong is port(k:in std_logic;

s1,s2,f1,f2,m1,m2,n1,n2,y1,y2,t1,t2:in std_logic_vector(3 downto 0);

q:out std_logic;

a0,a1,a2,a3,a4,a5:out std_logic_vector(3 downto 0));end;architecture behav of kong is begin process(k)begin if k='1' then

a0<=m1;a1<=m2;a2<=f1;a3<=f2;a4<=s1;a5<=s2;q<='0';else

a0<=t1;a1<=t2;a2<=y1;a3<=y2;a4<=n1;a5<=n2;q<='1';end if;end process;13

end;

模塊連接截圖：

模塊是按照生活中的日歷與時鐘的走動規律來連接的，“選擇”模塊的作用是讓時間和日期分屏顯示，“調整”模塊的作用是調整時間和日期的。

引腳綁定圖：

經過分析，我們選擇按照實驗電路結構圖No.7進行引腳的綁定，可知每個控制引腳在EDA實驗箱上對應的按鍵。

六、實訓方法

1、設計每個小系統，調試、仿真、生成模塊。

2、按照各模塊的功能連接，調試。

3、引腳綁定，下載，調試。

4、調整，把日期時間調整到現在的日期時間上。按選擇鍵切換屏顯時間和日期。

七、實訓心得體會：

通過本次EDA課程設計實訓，在了解到百年歷的基本原理的同時，我還熟練掌握了Quartus II 軟件的使用方法，學會了怎么設計一個完整的系統，并且意識到作為二十一世紀的跨世紀電子信息工程專業人才，這些軟硬件的應用操作常識是必不可少的。在此次實訓的過程中，我雖然碰到不少困難和問題，到最后還是經過自己的不懈努力和在老師的指導與幫助下全部解決了。這次實訓給我的最深的印象就是擴大自己的知識面，了解更多與本專業有關的科技信息，與時代共同進步，才能在將來成為有用的科技人才。

第五篇：EDA實訓心得

實訓心得

本學期末我們進行了EDA實訓，我們組做的是四路智能搶答器，不過本次實訓與以往最大的不同是在熟練并掌握Verilog硬件描述語言的基礎上，運用Quartus軟件,對其進行波形以及功能的仿真。我們組搶答器的設計要求是：可容納四組參賽者，每組設置一個搶答按鈕供搶答者使用，電路具有第一搶答信號的鑒別和鎖存功能，系統具有計分、倒計時和倒計時鎖存等電路，輸入信號有：各組的搶答按鈕A、B、C、D，系統清零信號CLR，系統時鐘信號CLK，計分復位端RST，加分按鈕端ADD，計時預置控制端LDN，計時使能端EN，計時預置數據調整按鈕可以用如TA、TB表示；系統的輸出信號有：四個組搶答成功與否的指示燈控制信號輸出口可用如LEDA、LEDB、LEDC、LEDD表示，四個組搶答時的計時數碼顯示控制信號若干，搶答成功組別顯示的控制信號若干，各組計分動態顯示的控制信號若干。整個系統至少有三個主要模塊：搶答鑒別模塊、搶答計時模塊、搶答計分模塊。

實訓的第一天我們組三個人就開始對搶答器的各部分源程序進行調試，由于剛開始對于quartus2軟件用的不是很熟練，所以在第一天幾乎上沒有啥大的進展，一直都在改程序中的錯誤。在不停的重復的編譯、改錯。拿著EDA修改稿、資料書檢查出錯的地方，一邊又一遍的校對分析其中的錯誤。

在實訓中我們遇到了很多的問題。為了解決這些問題我和他們

兩個都在的想辦法通過各種渠道尋找解決問題的方法。上網查資料、問同學、圖書館查資料、問老師、自己想辦法，其實最有效的方法還是自己去想那樣學到的東西才會更加的深刻記得時間也是最長的，他人的幫助當然是很好的，但只是暫時的要想真正的學到東西還是要靠自己去想辦法。不能一有問題就希望要他人幫忙，一定自己先好好想想實在解決不了的再去問老師找同學。

由于在一開始的時候對quartus2軟件的不熟悉耽誤了很多的時間，在接下來的幾天里遇到了不少的問題。剛開始的時候是源程序中的錯誤一直在那改，好不容易幾個模塊中的錯誤都一個個排除了，但當把他們放到一起時問題就又出現了。于是又開始了檢查修改，可是弄了好長時間也沒有弄明白，最后找了一個在實驗室的同學說是頂層文件有問題。于是晚上又找了些關于頂層文件資料還有課本上的例子。最后對步驟已經有了很熟練的掌握，很快就完成了程序編譯、仿真、下載到最后的調試。

“紙上談來終覺淺，絕知此事要躬行。”在這短暫的兩周實訓中深深的感覺到了自己要學的東西實在是太多了，自己知道的是多么的有限，由于自身專業知識的欠缺導致了這次實訓不是進行的很順利，通過這次實訓暴露了我們自身的諸多的不足之處，我們會引以為鑒，在以后的生活中更應該努力的學習。

雖然實訓僅僅進行了兩個星期就匆匆的結束了，但在這兩個星期中收獲還是很多的。實訓的目的是要把學過的東西拿出來用這一個星期的實訓中不僅用了而且對于quartus2軟件的使用也更加的得

心應手，這次實訓提高了我們的動手能力、理論聯系實際的能力、發現問題分析問題解決問題的能力。實訓只要你認真做了都是對自己能力一次很大的提高。

本次設計過程中得到我們老師的悉心指導。甕老師多次詢問設計進程，并為我們指點迷津，幫助我們理順設計思路，精心點撥，時刻在幫助著我們去提高自己。甕老師一絲不茍的作風，嚴謹求實的態度，踏踏實實的精神，不僅是我學習的楷模，并將積極影響我今后的學習和工作。在此誠摯地向甕老師致謝。