第一篇：數電總結

時間過的真快，轉眼十三周的數電課已經結束，但是對于我們每個人來說各自的收獲是不同的。對于我來說數電依然是那樣的熟悉又陌生，也許是平時學習不夠認真基本知識學的不夠扎實，再也許是平時對數電看的較少、花費的精力不夠，所以才會有這種云里霧里的感覺吧！考試很快就要到啦，所以我們要抓起書本好好地復習，不僅僅是為了考試更是為了鞏固所學習的知識，為以后的專業課學習打下堅實的基??同時通過本學期的學習我對數電也有了一定的了解。

首先，《數字電路》課程是電子信息與電氣工程系的專業基礎課程及相關專業必修的一門專業技術基礎課，是電學類學生知識結構的重要組成部分，它主要研究各種半導體的性能、電路及其應用的科學。在人才培養中起著十分重要的作用。《數字電路》課程又是一門實踐性極強的課程，其先修課程《電路分析基礎》和《模擬電路》，為數字電路的學習提供了引導性的背景知識；同時數字電路的學習也為后續課程后續課程：《微機原理》、《EDA技術》、《單片機》等的學習打下基礎，并以此為平臺展開學習。

該課程不但要求我們熟練地掌握理論知識，同時對動手能力、實踐能力和系統設計能力有較高的要求，為后續的課程的學習打下基礎，同時為以后走上工作崗位打下基礎。我們想要學好本門課程，僅僅做到：“課堂緊跟教師、積極思考、學會邏輯思維、學會歸納和總結的方法，能夠做到舉一反三，并且課后多做練習，鞏固做學的知識，達到熟練掌握一般數字電路的分析方法和設計方法；熟悉各類常用的數字集成電路的特性和原理，掌握其典型應用。”是不夠的，我們還要在課外時間花費大量時間去圖書館、互聯網、閱覽室等查詢我們用到的資料，同時也要多多和老師溝通互動以便更好的掌握、利用數字電子器件實現要求的電路功能，并熟悉新型數字電子器件、產品的工程應用。并且為以后的專業課程的學習打下良好的基礎。驗證性的實驗課程同時與數電的學習相輔相成，所以我有必要上好每次實驗課，認真記錄數據，分析試驗過程中遇到的現象，學會分析問題、解決問題的方法。這樣對于我們數電的課學習將大有裨益。

在學習的過程中遇到問題是在所難免的，最初的時候聽到數電是從高年級的學長那里聽來的，他們口中的數電是簡單的，到我們真正自己接觸到的時候發現：“開始的時候數電的確不難因為我們學過C語言，開始的數制是我們學習過的課程，可是到了后來的說觸發器、編碼器、譯碼器、計數器等知識。特別是關于邏輯電路的分析與設計的學習，才發現數電原來并不容易，學習開始有點吃力，與自己設想的、聽到的不一樣。”感到吃力的時候是我認識到僅僅書本課堂是解決不了問題的，課后下功夫才是王道，所以去圖書館、瀏覽網頁成了必修課，從那以后我就更加深刻的認識到自己學習的重要性，大學里并不是所有的知識都是

老師教授的，大部分的知識是靠自己努力學來的！

在為期十三周的數電學習過程中，胡老師的認真的教學態度、嚴謹的治學風格無時無刻不在影響著我們，在我們遇到問題時胡老師的悉心指導的聲音縈繞耳旁，在我們不懂的時候胡老師更是不厭其煩的一遍遍講解，點點滴滴都在感動著我們！

最后祝愿胡老師：工作順利、萬事如意、身體健康！

學生：

08電子（3）班

第二篇：數電實驗總結

浙江大學2010-2011學年下學期《數字電子技術基礎實驗》總結報告

數電實驗總結

在本學期的數電實驗中我發現了實驗的樂趣，并且十分享受做實驗的過程。用各種不同功能的芯片來實現各種各樣的電路，在短短的一個夏學期，從簡單的與非門做起，到與或非、觸發器、計數器等集成電路芯片，組合連接，自己設計電路構成，來實現最終的電路要達到的目的。

實驗中，我們不僅學習了Quartus與Multisim軟件的仿真應用，也學習了怎樣用手里的芯片從頭開始設計電路。首先分析電路要實現的功能，利用真值表與卡諾圖寫出輸入輸出的邏輯函數，再配合芯片改寫成合適的邏輯函數，最后連接成一個完整的電路。除了掌握了實驗箱與示波器的使用之外，對電路錯誤的調試也有了一定的了解。與其他實驗相比，數電實驗的輸入輸出只采用高低電平，結果一目了然，同時信號的輸出更容易受導線與空載的影響，這是實驗中要尤其注意的事情。

與其他班級不同的是，x老師的數電實驗班采用開放式自主性實驗設計，除了需要掌握的推薦電路以外，每次實驗還有很多額外的電路供同學們設計與參考，給了我們很大的選題自由，也讓我們見識到了更多的數電電路。為了在實驗課上能快速地成功連接電路，需要非常充分的課前預習，如果課前對要做的實驗沒有一定的研究的話，實驗的效率就會較低。這也是我第一次意識到課前預習的重要性。

這種自主性設計實驗，其實也是一種競爭機制。因為沒有規定只做哪幾個電路，所以為了最后的分數，普遍認為做的越多越好，這也使得要寫出一份實驗報告需要花一定的時間和精力。這樣也使得我更加認真地去對待每一份實驗報告，把設計過程與仿真都詳細寫出，每次動手實驗后也會總結出一些經驗。相比其他班級的每次兩三頁了事的實驗報告，我認為我們的實驗報告更像一份自己的實驗報告，而不是千篇一律的作業。對于FPGA的創新實驗，我認為這種方式非常的難得，身為普通的學生，我們難以接觸到真正可以用于實際的電路板，并把自己設計的程序下載到板子上去。結合在這方面遇到的困難，我有以下兩點建議：

1、在介紹Quartus的使用時，老師從各模塊的編程到模塊間的連接到最后的引腳分配，詳細講解了一個計時器的實現。由于第一次接觸這個軟件，老師講解時把參考書翻過來翻過去，不是按一定的順序，而我聽課時做筆記也沒有做的很系統，因此后來有些遺忘，編程遇到了一定的困難，參考書里內容頗多，查閱時有點無從下手。所以希望老師可以把用Quartus做程序的要點寫在課件上，可以方便我們課后復習與查閱；或者當堂課布置作業練手；或者對同學們強調筆記一定要做全，否則以后就想不起來了。

2、希望老師對應試方面的編程有所強調。

最后，感謝x老師一學期以來認真負責的教導，并且感謝老師親切的答疑解惑，與提供實驗室的開放。

2011年6月21日

第三篇：數電實驗總結

六、實驗總結

74LS138 是一個 線

線二進制譯碼器，可以對數據進行二進制譯碼。

并可用其邏輯功能構

成一些功能性器件。可用

74LS138 和

74LS20 構成一位全減器進行全減運算。

74LS138 可以

與一個與非門邏輯電路構成一個數據分配器，進行數據分配運算。

實驗中，我還有許多地方

做得不對，如設備操作規則和方法，還有沒有理解透實驗的方法，導致實驗花費時間過長，并且實驗數據有時出現錯誤，以后一定要充分預習實習的內容，了解實驗的方法，以后爭取

把實驗做的更好，進一步提改自己的思維方法和動手能力，使自己更上一層樓。

另外在邏輯

門電路的線路連接方面我的技術還不成熟，還有很多方面需要提高，經常出現的錯誤老是不

知道該怎樣處理，老是由于粗心而把電路連錯，這些方面以后一定要注意。

通過實習，我的

動手能力得到了很大的提高，并且開闊了自己的視野，我一定努力改變自己的不足，好好的

參與實習，一定把實驗做的更好

第四篇：數電概念總結

以PPT內容、例題、課本課后題為主。

數電部分概念總結

第一章

1.數制的表示方法以及相互之間的轉換：十進制數、二進制數、八進制數和十六進制數 2．碼制

（1）n位有符號二進制數的編碼——正數編碼的符號位為0、負數編碼的符號位為1。

正數的原碼、反碼、補碼相同。

負數原碼的數值位等于二進制真值的絕對值。

負數反碼的數值位為二進制真值的絕對值各位取反；

負數補碼的數值位為二進制真值的絕對值各位取反后加1。

（2）二——十進制編碼——BCD碼是用四位二進制碼對十進制數符編碼，分為8421BCD、5421BCD、2421BCD等有權碼和余三BCD、格雷BCD等無權碼。

有權BCD碼的碼符權值疊加后等于其代表的十進制數符值，無權BCD碼的碼符沒有權值意義。

十進制數用BCD碼表示時，各碼組的位權仍為10的n次冪，例如，個位組碼的位權0為

10、十位組碼的位權為1 01、百位組碼的位權為102、??。

（3）可靠性代碼具有易于交錯的編碼規則——格雷碼相鄰碼組只有一位碼符不同，奇偶校驗碼的校驗位反映了信息位中1符個數的奇偶性（校驗位與信息位中1符的總個數為奇或偶）。

第二章

1． 邏輯函數的基本概念和表示方法（真值表、邏輯式、邏輯圖、波形圖）。2． 邏輯代數的基本定律（德?摩根定律）和常用公式。3． 邏輯代數的對偶規則、反演規則、代入規則。

4． 邏輯函數的標準與或表達式（包含函數所有變量的與項）和最小項和式∑mi。5．一般與或表達式可以通過對與項乘互補缺失變量之和構成最小項表達式。

6．邏輯函數的最簡與或表達式是與項最少、與項中變量最少的函數式；最簡或與表達式是或項最少、或項中變量最少的函數式。8．邏輯函數的化簡（1）公式法化簡。（2）卡諾圖法化簡。

（3）具有無關項di的邏輯函數表達式及其化簡。

第三章

1．TTL邏輯門電路的輸入級和輸出級都采用三極管。TTL電路的速度高，輸出級采用推挽形式，帶負載能力強，速度快。

2.CMOS邏輯門是用成對溝道互補（N、P）、開啟電壓絕對值相同的MOS管組成邏輯門電路。CMOS電路的工作電源范圍寬，靜態功耗極小、輸出擺幅大，抗干擾能力強。

3．OC（集電極開路）或OD（漏極開路）邏輯門的輸出為低電平或高阻狀態。OC(OD)邏輯門可以互相連接并接上拉電阻后實現“線與”功能（并接后的輸出函數等于各OC（OD）邏輯門的輸出函數相與）。

4．三態（TSL）邏輯門具有輸出使能控制，使電路的輸出有高電平、低電平、高阻三種狀態，要構成雙向數據總線必須采用三態門。

5．當三態門的使能無效時，輸出為高阻狀態；當三態門的使能有效時，輸出與輸入滿足邏輯門的運算功能。當三態門輸出并接時，任意時刻只能有一個三態門的使能有效。6．傳輸門是控制模擬信號的開關器件，從多路模擬信號中選擇一路信號必須采用傳輸門；而從多路數字信號中選擇一路信號可以采用數據選擇器、三態門或傳輸門。

第四章

1． 組合邏輯電路的輸出只受當前的輸入信號控制，與電路原來的狀態無關，電路中沒有反饋通路，不含記憶元件。典型組合邏輯功能電路有編碼器、譯碼器、數據選擇器、數字比較器、并行多位.加法器、只讀存儲器等。

2． 編碼器的邏輯功能是將N個電平信號編程對應的n位二進制碼，其中N≤2n。

3．3線-8線譯碼器74LS138輸入3位二進制碼，輸出8個表示不同輸入碼組的低電平有效的信號。當使能有效時，3線-8線譯碼器的輸出是輸入碼變量全部最小項的反函數。

4．七段顯示譯碼器輸入4位二進制代碼，輸出7個控制數碼顯示管段極的信號。正常顯示時，共陰顯示管的公共極接低電位，段極信號高電平有效；共陽顯示管的公共極接高電位，段極信號低電平有效。

5．數據選擇器的邏輯功能是根據n位選擇碼的狀態從2n個數據輸入中選擇一個到輸出。如4選1數據選擇器74LS153、8選1數據選擇器74LS151。

6．當多位數二進制數相加時，每一位的加運算不僅需要考慮本位的兩個加數，還要考慮低位的進位，稱為“全加”運算。全加器實現的是三個一位的二進制數加法運算，輸出一位二進制運算和以及向高位的進位信號。

7．數值比較器7485的功能是對輸入的兩組4位的二進制數A（A3~A0）和B（B3~B0）進行比較，用三個高電平有效的開關量A>B、Ab，a

8．邏輯函數式中的互補變量是存在競爭條件的變量，該變量變化時可能產生冒險現象。消除競爭冒險的方法有加選通信號、修改邏輯設計增加冗余項、加濾波電容。

第五章

1．雙穩態觸發器是時序邏輯電路的基本元件。根據激勵功能分為 RS、D、JK、T和T’觸發器。觸發器的觸發方式分為直接觸發、電平觸發和邊沿觸發。直接觸發的觸發器狀態變化只受激勵信號控制；電平觸發的觸發器在使能電平有效時狀態隨激勵功能改變；邊沿觸發的觸發器在CP脈沖信號的有效邊沿時狀態隨激勵功能改變。

2．觸發器的特性方程描述了觸發條件滿足時次態與激勵、現態的邏輯關系。

D觸發器的特性方程Qn+1=D，JK觸發器的特性方程Qn?1?JQn?KQn，T觸發器的特性方程Qn?1?T?Qn。

第六章

1．時序邏輯電路的輸出不僅與當前的輸入有關，還與其原來的輸出狀態有關，具有記憶功能。電路含有記憶元件（雙穩態觸發器），電路中有反饋路徑。時序邏輯典型功能電路寄存器、鎖存器、計數器、靜態隨機存儲器等。

2.時序邏輯電路根據電路中觸發器的時鐘控制方式分為同步和異步兩種。同步時序電路中所有觸發器由同一時鐘信號控制，觸發器的狀態變化是同時進行的。異步時序電路中至少有一個觸發器的時鐘信號源與其他觸發器不同，各觸發器的次態是在其自身的時鐘控制有效時才會產生，電路的狀態變化不同步。3.從電路輸出的控制方式分類，時序邏輯電路可分為米利(Mealy)型時序電路和莫爾(Moore)型時序電路。米利型時序邏輯電路的輸出是觸發器狀態和外部輸入控制的組合邏輯函數；莫爾型時序邏輯電路的輸出僅受觸發器狀態控制，與外部輸入無關。

4.計數器在數字系統中可以實現計數、狀態機、信號分頻、定時、延時等功能，移位寄存器在數字系統中可以實現移存型計數、狀態機、信號傳輸方式轉換等功能。

5．集成計數器可以利用輸出狀態控制反饋清零或反饋置數來減少有效狀態數。當計數器的清零或預置控制為異步方式時，產生控制信號的狀態為無效狀態；當計數器的清零或預置控制方式為同步方式（CP脈沖必須同時有效）時，產生控制信號的狀態為有效效態。6．集成計數器可以通過級聯使有效狀態數增加（級聯計數器的模相乘）。

7．移存型計數器的狀態碼周期性循環變化，并且具有移位特性。移位寄存器采用輸出狀態控制串行輸入可以實現移存型計數器。

第七章

1．多諧振蕩器沒有穩定狀態，輸出自動在“0”和“1”兩個暫穩態間切換，能夠產生頻率一定的矩形脈沖信號。

2．施密特觸發器的輸入可以是模擬信號，輸出是具有兩個穩定狀態的數字信號。在輸入信號上升達到上觸發電平UT+時或下降達到下觸發電平UT-時，輸出電平翻轉。施密特觸發器能夠對輸入信號幅度進行整形。

3． 單穩態觸發器只有一個穩定狀態。在輸入信號激勵下，輸出進入暫穩態，然后自動回到穩態，從而產生寬度恒定的脈沖信號，單穩態觸發器可以對輸入信號的寬度進行整形或實現延時、定時功能。

4． 555定時器有兩個模擬量的輸入，一個開關量輸出和一個放電管的OC輸出。兩個輸入分別和兩個參考電平U+、U-比較。當兩個輸入都高于其比較電平時，輸出為低電平、放電管導通；當兩個輸入都低于其比較電平時，輸出為高電平、放電管截止；當輸入信號的幅度都在兩個參考電平之間時，輸出保持原狀態。

5． 555定時器的參考電平U+=0.5U－。U+可以通過555定時器的CON端（5腳）外加電壓控制，當CON端（5腳）不加控制電壓時，U+等于三分之二的電源電壓值。

6． 可重復觸發的單穩態觸發器在電路處于暫穩態時，新的觸發脈沖可以使暫穩態過程重新開始，輸出脈沖的寬度可以由觸發信號控制無限延長。在輸入脈沖周期小于電路的暫穩態時間時，電路不能回到穩態。

第八章

1． 隨機存儲器RAM能夠隨時在存儲器任意指定的單元中存、取信息，但系統斷電后存儲信息丟失。只讀存儲器ROM在系統運行中ROM只能讀出指定單元中的信息但不能修改信息，系統斷電存儲器的信息不會丟失。

2． 存儲器的地址碼位數n決定了存儲器所含的存儲單元的個數N（N =2 n），即存儲器的字數。存儲器數據線的位數m決定了存儲器的字長。存儲器含有的存儲元總數稱為存儲容量M，M = N× m（容量等于字數乘以字長）。

3． 當存儲系統的信息字數或字長超過所選存儲器的的字數或字長時需要擴展。擴展需要的存儲器數量=擴展后的總存儲容量÷單片存儲器容量。

第九章

1． R-2R倒T形電阻網絡D/A轉換器的輸出電壓范圍與參考電壓的幅值有關，轉換分辨率取決于輸入數字碼的位數。

2． 數模轉換器輸出的模擬電壓Uo與輸入的數字值ND成正比，Uo=NDULSB；其中分辨電壓ULSB?Uref2n，Uref是參考基準電壓。3．模數轉換器的輸出數字值ND?ui，根據量化方式不同ND的取值可以去零留整或四ULSB舍五入，轉換誤差ε≈ui-NDULSB。模數轉換器的最大輸入電壓uimax=ULSB（2n-1），ULSB?(2n?1)Uref2n?Uref.4． 并行ADC的轉換速度最快，但分辨率提高時器件成本劇增。逐位逼近ADC的性價比高，分辨率較高，轉換速度較快。雙積分ADC的分辨率可以很高，抗周期性干擾能力強，轉換速度最低。

參考習題：

1.2、1.3、1.6、1.7、1.9、2.3、2.4、2.5、2.6、2.12、3.5、3.8、3.13、4.4、4.9、4.10、4.12、5.2、5.3、5.13、6.11、6.17、6.26、6.29、7.5、7.10、8.4、8.5、9.10、9.13、9.14、9.21

第五篇：數電部分概念總結

數電部分概念總結

第一章

1.數制的表示方法以及相互之間的轉換：十進制數、二進制數、八進制數和十六進制數

2．碼制

（1）n位有符號二進制數的編碼——正數編碼的符號位為0、負數編碼的符號位為1。

正數的原碼、反碼、補碼相同。

負數原碼的數值位等于二進制真值的絕對值。

負數反碼的數值位為二進制真值的絕對值各位取反；

負數補碼的數值位為二進制真值的絕對值各位取反后加1。

（2）二——十進制編碼——BCD碼是用四位二進制碼對十進制數符編碼，分為8421BCD、5421BCD、2421BCD等有權碼和余三BCD、格雷BCD等無權碼。

有權BCD碼的碼符權值疊加后等于其代表的十進制數符值，無權BCD碼的碼符沒有權值意義。

十進制數用BCD碼表示時，各碼組的位權仍為10的n次冪，例如，個位組碼的位權為100、十位組碼的位權為101、百位組碼的位權為102、……。

（3）可靠性代碼具有易于交錯的編碼規則——格雷碼相鄰碼組只有一位碼符不同，奇偶校驗碼的校驗位反映了信息位中1符個數的奇偶性（校驗位與信息位中1符的總個數為奇或偶）。

第二章

1．邏輯函數的基本概念和表示方法（真值表、邏輯式、邏輯圖、波形圖）。

2．邏輯代數的基本定律（德?摩根定律）和常用公式。

3．邏輯代數的對偶規則、反演規則、代入規則。

4．邏輯函數的標準與或表達式（包含函數所有變量的與項）和最小項和式∑mi。

5．一般與或表達式可以通過對與項乘互補缺失變量之和構成最小項表達式。

6．邏輯函數的最簡與或表達式是與項最少、與項中變量最少的函數式；最簡或與表達式是或項最少、或項中變量最少的函數式。

8．邏輯函數的化簡

（1）公式法化簡。

（2）卡諾圖法化簡。

（3）具有無關項di的邏輯函數表達式及其化簡。

第三章

1．TTL邏輯門電路的輸入級和輸出級都采用三極管。TTL電路的速度高，輸出級采用推挽形式，帶負載能力強，速度快。

2.CMOS邏輯門是用成對溝道互補（N、P）、開啟電壓絕對值相同的MOS管組成邏輯門電路。CMOS電路的工作電源范圍寬，靜態功耗極小、輸出擺幅大，抗干擾能力強。

3．OC（集電極開路）或OD（漏極開路）邏輯門的輸出為低電平或高阻狀態。OC(OD)邏輯門可以互相連接并接上拉電阻后實現“線與”功能（并接后的輸出函數等于各OC（OD）邏輯門的輸出函數相與）。

4．三態（TSL）邏輯門具有輸出使能控制，使電路的輸出有高電平、低電平、高阻三種狀態，要構成雙向數據總線必須采用三態門。

5．當三態門的使能無效時，輸出為高阻狀態；當三態門的使能有效時，輸出與輸入滿足邏輯門的運算功能。當三態門輸出并接時，任意時刻只能有一個三態門的使能有效。

6．傳輸門是控制模擬信號的開關器件，從多路模擬信號中選擇一路信號必須采用傳輸門；而從多路數字信號中選擇一路信號可以采用數據選擇器、三態門或傳輸門。

第四章

1．組合邏輯電路的輸出只受當前的輸入信號控制，與電路原來的狀態無關，電路中沒有反饋通路，不含記憶元件。典型組合邏輯功能電路有編碼器、譯碼器、數據選擇器、數字比較器、并行多位.加法器、只讀存儲器等。

2．編碼器的邏輯功能是將N個電平信號編程對應的n位二進制碼，其中N≤2n。

3．3線-8線譯碼器74LS138輸入3位二進制碼，輸出8個表示不同輸入碼組的低電平有效的信號。當使能有效時，3線-8線譯碼器的輸出是輸入碼變量全部最小項的反函數。

4．七段顯示譯碼器輸入4位二進制代碼，輸出7個控制數碼顯示管段極的信號。正常顯示時，共陰顯示管的公共極接低電位，段極信號高電平有效；共陽顯示管的公共極接高電位，段極信號低電平有效。

5．數據選擇器的邏輯功能是根據n位選擇碼的狀態從2n個數據輸入中選擇一個到輸出。如4選1數據選擇器74LS153、8選1數據選擇器74LS151。

6．當多位數二進制數相加時，每一位的加運算不僅需要考慮本位的兩個加數，還要考慮低位的進位，稱為“全加”運算。全加器實現的是三個一位的二進制數加法運算，輸出一位二進制運算和以及向高位的進位信號。

7．數值比較器7485的功能是對輸入的兩組4位的二進制數A（A3~A0）和B（B3~B0）進行比較，用三個高電平有效的開關量A>B、Ab，a

8．邏輯函數式中的互補變量是存在競爭條件的變量，該變量變化時可能產生冒險現象。消除競爭冒險的方法有加選通信號、修改邏輯設計增加冗余項、加濾波電容。

第五章

1．雙穩態觸發器是時序邏輯電路的基本元件。根據激勵功能分為

RS、D、JK、T和T’觸發器。觸發器的觸發方式分為直接觸發、電平觸發和邊沿觸發。直接觸發的觸發器狀態變化只受激勵信號控制；電平觸發的觸發器在使能電平有效時狀態隨激勵功能改變；邊沿觸發的觸發器在CP脈沖信號的有效邊沿時狀態隨激勵功能改變。

2．觸發器的特性方程描述了觸發條件滿足時次態與激勵、現態的邏輯關系。

D觸發器的特性方程Qn+1=D，JK觸發器的特性方程，T觸發器的特性方程。

第六章

1．時序邏輯電路的輸出不僅與當前的輸入有關，還與其原來的輸出狀態有關，具有記憶功能。電路含有記憶元件（雙穩態觸發器），電路中有反饋路徑。時序邏輯典型功能電路寄存器、鎖存器、計數器、靜態隨機存儲器等。

2.時序邏輯電路根據電路中觸發器的時鐘控制方式分為同步和異步兩種。同步時序電路中所有觸發器由同一時鐘信號控制，觸發器的狀態變化是同時進行的。異步時序電路中至少有一個觸發器的時鐘信號源與其他觸發器不同，各觸發器的次態是在其自身的時鐘控制有效時才會產生，電路的狀態變化不同步。

3.從電路輸出的控制方式分類，時序邏輯電路可分為米利(Mealy)型時序電路和莫爾(Moore)型時序電路。米利型時序邏輯電路的輸出是觸發器狀態和外部輸入控制的組合邏輯函數；莫爾型時序邏輯電路的輸出僅受觸發器狀態控制，與外部輸入無關。

4.計數器在數字系統中可以實現計數、狀態機、信號分頻、定時、延時等功能，移位寄存器在數字系統中可以實現移存型計數、狀態機、信號傳輸方式轉換等功能。

5．集成計數器可以利用輸出狀態控制反饋清零或反饋置數來減少有效狀態數。當計數器的清零或預置控制為異步方式時，產生控制信號的狀態為無效狀態；當計數器的清零或預置控制方式為同步方式（CP脈沖必須同時有效）時，產生控制信號的狀態為有效效態。

6．集成計數器可以通過級聯使有效狀態數增加（級聯計數器的模相乘）。

7．移存型計數器的狀態碼周期性循環變化，并且具有移位特性。移位寄存器采用輸出狀態控制串行輸入可以實現移存型計數器。

第七章

1．多諧振蕩器沒有穩定狀態，輸出自動在“0”和“1”兩個暫穩態間切換，能夠產生頻率一定的矩形脈沖信號。

2．施密特觸發器的輸入可以是模擬信號，輸出是具有兩個穩定狀態的數字信號。在輸入信號上升達到上觸發電平UT+時或下降達到下觸發電平UT-時，輸出電平翻轉。施密特觸發器能夠對輸入信號幅度進行整形。

3．單穩態觸發器只有一個穩定狀態。在輸入信號激勵下，輸出進入暫穩態，然后自動回到穩態，從而產生寬度恒定的脈沖信號，單穩態觸發器可以對輸入信號的寬度進行整形或實現延時、定時功能。

4．555定時器有兩個模擬量的輸入，一個開關量輸出和一個放電管的OC輸出。兩個輸入分別和兩個參考電平U+、U-比較。當兩個輸入都高于其比較電平時，輸出為低電平、放電管導通；當兩個輸入都低于其比較電平時，輸出為高電平、放電管截止；當輸入信號的幅度都在兩個參考電平之間時，輸出保持原狀態。

5．555定時器的參考電平U+=0.5U－。U+可以通過555定時器的CON端（5腳）外加電壓控制，當CON端（5腳）不加控制電壓時，U+等于三分之二的電源電壓值。

6．可重復觸發的單穩態觸發器在電路處于暫穩態時，新的觸發脈沖可以使暫穩態過程重新開始，輸出脈沖的寬度可以由觸發信號控制無限延長。在輸入脈沖周期小于電路的暫穩態時間時，電路不能回到穩態。

第八章

1．隨機存儲器RAM能夠隨時在存儲器任意指定的單元中存、取信息，但系統斷電后存儲信息丟失。只讀存儲器ROM在系統運行中ROM只能讀出指定單元中的信息但不能修改信息，系統斷電存儲器的信息不會丟失。

2．存儲器的地址碼位數n決定了存儲器所含的存儲單元的個數N（N

=2

n），即存儲器的字數。存儲器數據線的位數m決定了存儲器的字長。存儲器含有的存儲元總數稱為存儲容量M，M

=

N×

m（容量等于字數乘以字長）。

3．當存儲系統的信息字數或字長超過所選存儲器的的字數或字長時需要擴展。擴展需要的存儲器數量=擴展后的總存儲容量÷單片存儲器容量。

第九章

1．R-2R倒T形電阻網絡D/A轉換器的輸出電壓范圍與參考電壓的幅值有關，轉換分辨率取決于輸入數字碼的位數。

2．數模轉換器輸出的模擬電壓Uo與輸入的數字值ND成正比，Uo=NDULSB；其中分辨電壓，Uref是參考基準電壓。

3．模數轉換器的輸出數字值ND，根據量化方式不同ND的取值可以去零留整或四舍五入，轉換誤差ε≈ui-NDULSB。模數轉換器的最大輸入電壓uimax=ULSB（2n-1），ULSB.4．

并行ADC的轉換速度最快，但分辨率提高時器件成本劇增。逐位逼近ADC的性價比高，分辨率較高，轉換速度較快。雙積分ADC的分辨率可以很高，抗周期性干擾能力強，轉換速度最低。

參考習題：

1.2、1.3、1.6、1.7、1.9、2.3、2.4、2.5、2.6、2.12、3.5、3.8、3.13、4.4、4.9、4.10、4.12、5.2、5.3、5.13、6.11、6.17、6.26、6.29、7.5、7.10、8.4、8.5、9.10、9.13、9.14、9.21