第一篇：IC設計基礎筆試
IC設計基礎（流程、工藝、版圖、器件）筆試集錦
1、我們公司的產品是集成電路，請描述一下你對集成電路的認識，列舉一些與集成電路 相關的內容（如講清楚模擬、數字、雙極型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA 等的概念）。（仕蘭微面試題目）什么是MCU？
MCU(Micro Controller Unit)，又稱單片微型計算機(Single Chip Microcomputer)，簡稱單片機，是指隨著大規模集成電路的出現及其發展，將計算機的CPU、RAM、ROM、定時數器和多種I/O接口集成在一片芯片上，形成芯片級的計算機。MCU的分類
MCU按其存儲器類型可分為MASK(掩模)ROM、OTP(一次性可編程)ROM、FLASH ROM等類型。MASK ROM的MCU價格便宜，但程序在出廠時已經固化，適合程序固定不變的應用場合；FALSH ROM的MCU程序可以反復擦寫，靈活性很強，但價格較高，適合對價格不敏感的應用場合或做開發用途；OTP ROM的MCU價格介于前兩者之間，同時又擁有一次性可編程能力，適合既要求一定靈活性，又要求低成本的應用場合，尤其是功能不斷翻新、需要迅速量產的電子產品。RISC為Reduced Instruction Set Computing的縮寫，中文翻譯為精簡執令運算集，好處是 CPU核心很容易就能提升效能且消耗功率低，但程式撰寫較為復雜；常見的RISC處理器如 Mac的Power PC系列。
CISC就是Complex Instruction Set Computing的縮寫,中文翻譯為復雜指令運算集,它只是 CPU分類的一種,好處是CPU所提供能用的指令較多、程式撰寫容易,常見80X86相容的CPU即 是此類。
DSP有兩個意思，既可以指數字信號處理這門理論，此時它是Digital Signal Processing的縮寫；也可以是Digital Signal Processor的縮寫，表示數字信號處理器，有時也縮寫為DSPs，以示與理論的區別。
2、FPGA和ASIC的概念，他們的區別。（未知）答案：FPGA是可編程ASIC。
ASIC:專用集成電路，它是面向專門用途的電路，專門為一個用戶設計和制造的。根據一 個用戶的特定要求，能以低研制成本，短、交貨周期供貨的全定制，半定制集成電路。與 門陣列等其它ASIC(Application Specific IC)相比，它們又具有設計開發周期短、設計 制造成本低、開發工具先進、標準產品無需測試、質量穩定以及可實時在線檢驗等優點
3、什么叫做OTP片、掩膜片，兩者的區別何在？（仕蘭微面試題目）otp是一次可編程（one time programme）,掩膜就是mcu出廠的時候程序已經固化到里面去了，不能在寫程序進去！（4、你知道的集成電路設計的表達方式有哪幾種？（仕蘭微面試題目）
5、描述你對集成電路設計流程的認識。（仕蘭微面試題目）
6、簡述FPGA等可編程邏輯器件設計流程。（仕蘭微面試題目）
7、IC設計前端到后端的流程和eda工具。（未知）
8、從RTL synthesis到tape out之間的設計flow,并列出其中各步使用的tool.（未知）
9、Asic的design flow。（威盛VIA 2003.11.06 上海筆試試題）
10、寫出asic前期設計的流程和相應的工具。（威盛）
11、集成電路前段設計流程，寫出相關的工具。（揚智電子筆試）
先介紹下IC開發流程：
1.）代碼輸入（design input)用vhdl或者是verilog語言來完成器件的功能描述，生成hdl代碼 語言輸入工具：SUMMIT VISUALHDL MENTOR RENIOR 圖形輸入: composer(cadence);viewlogic(viewdraw)2.）電路仿真（circuit simulation)將vhd代碼進行先前邏輯仿真，驗證功能描述是否正確 數字電路仿真工具：
Verolog： CADENCE Verolig-XL SYNOPSYS VCS MENTOR Modle-sim VHDL : CADENCE NC-vhdl SYNOPSYS VSS MENTOR Modle-sim 模擬電路仿真工具：
AVANTI HSpice pspice，spectre micro microwave: eesoft : hp 3.）邏輯綜合（synthesis tools)邏輯綜合工具可以將設計思想vhd代碼轉化成對應一定工藝手段的門級電路；將初級仿真 中所沒有考慮的門沿（gates delay）反標到生成的門級網表中,返回電路仿真階段進行再 仿真。最終仿真結果生成的網表稱為物理網表。
12、請簡述一下設計后端的整個流程？（仕蘭微面試題目）
13、是否接觸過自動布局布線？請說出一兩種工具軟件。自動布局布線需要哪些基本元 素？（仕蘭微面試題目）
14、描述你對集成電路工藝的認識。（仕蘭微面試題目）
15、列舉幾種集成電路典型工藝。工藝上常提到0.25,0.18指的是什么？（仕蘭微面試題 目）
16、請描述一下國內的工藝現狀。（仕蘭微面試題目）
17、半導體工藝中，摻雜有哪幾種方式？（仕蘭微面試題目）
18、描述CMOS電路中閂鎖效應產生的過程及最后的結果？（仕蘭微面試題目）
19、解釋latch-up現象和Antenna effect和其預防措施.（未知）20、什么叫Latchup?（科廣試題）
21、什么叫窄溝效應?（科廣試題）
22、什么是NMOS、PMOS、CMOS？什么是增強型、耗盡型？什么是PNP、NPN？他們有什么差 別？（仕蘭微面試題目）
23、硅柵COMS工藝中N阱中做的是P管還是N管，N阱的阱電位的連接有什么要求？（仕蘭微
面試題目）
24、畫出CMOS晶體管的CROSS-OVER圖（應該是縱剖面圖），給出所有可能的傳輸特性和轉 移特性。（Infineon筆試試題）
25、以interver為例,寫出N阱CMOS的process流程,并畫出剖面圖。（科廣試題）
26、Please explain how we describe the resistance in semiconductor.Compare the resistance of a metal,poly and diffusion in tranditional CMOS process.（威 盛筆試題circuit design-beijing-03.11.09）
27、說明mos一半工作在什么區。（凹凸的題目和面試）
28、畫p-bulk 的nmos截面圖。（凹凸的題目和面試）
29、寫schematic note（？），越多越好。（凹凸的題目和面試）30、寄生效應在ic設計中怎樣加以克服和利用。（未知）
31、太底層的MOS管物理特性感覺一般不大會作為筆試面試題，因為全是微電子物理，公 式推導太羅索，除非面試出題的是個老學究。IC設計的話需要熟悉的軟件: Cadence, Synopsys, Avant，UNIX當然也要大概會操作。
32、unix 命令cp-r, rm,uname。（揚智電子筆試）
2、如何成為IC設計高手？如何提高自己的設計能力？自己的感受是，IC設計不同于一般的板級電子設計，由于流片的投資更大，復雜度更高，系統性更強，所以學習起來也有些更有意思的地方。這里就斗膽跳過基本電子知識的方面，單就一些特別的地方來表達一下個體的感受。
首先，作為初學者，需要了解的是IC設計的基本流程。應該做到以下幾點：基本清楚系統、前端、后端設計和驗證的過程，IC設計同半導體物理、通信或多媒體系統設計之間的關系，了解數字電路、混合信號的基本設計過程，弄清楚ASIC，COT這些基本的行業模式。竊以為這點對于培養興趣，建立自己未來的技術生涯規劃是十分重要的。學習基本的設計知識，建議讀一下臺灣CIC的一些設計教材，很多都是經典的總結。
EDA技術的學習：對于IC設計者來說，EDA工具意義重大，透過EDA工具商的推介，能夠了解到新的設計理念。國內不少IC設計者，是單純從EDA的角度被帶入IC設計領域的，也有很多的設計者在沒有接觸到深亞微米工藝的時候，也是通過EDA廠家的推廣培訓建立基本概念。同時，對一些高難度的設計，識別和選擇工具也是十分重要的。如果你希望有較高的設計水平，積累經驗是一個必需的過程。經驗積累的效率是有可能提高的。以下幾點可以參考：
1、學習借鑒一些經典設計，其中的許多細節是使你的設計成為產品時必需注意的。有些可能是為了適應工藝參數的變化，有些可能是為了加速開關過程，有些可能是為了保證系統的穩定性等。通過訪真細細觀察這些細節，既有收益，也會有樂趣。項目組之間，尤其是項目組成員之間經常交流，可避免犯同樣錯誤。
2、查文獻資料是一個好方法。同“老師傅”一同做項目積累經驗也較快。如果有機會參加一些有很好設計背景的人做的培訓，最好是互動式的，也會有較好的收獲。
3、當你初步完成一項設計的時侯，應當做幾項檢查：了解芯片生產廠的工藝, 器件模型參數的變化,并據此確定進行參數掃描仿真的范圍。了解所設計產品的實際使用環境，正確設置系統仿真的輸入條件及負載模型。嚴格執行設計規則和流程對減少設計錯誤也很有幫助。
4、另外，你需要知識的交流，要重視同前端或系統的交流，深刻理解設計的約束條件。作為初學者，往往不太清楚系統，除了通過設計文檔和會議交流來理解自己的設計任務規范，同系統和前端的溝通是IC設計必不可少的。所謂設計技巧，都是在明了約束條件的基礎上而言的，系統或前端的設計工程師，往往能夠給初學者很多指導性的意見。
5、重視同后端和加工線的交流：IC設計的復雜度太高，除了借助EDA工具商的主動推介來建立概念之外，IC設計者還應該主動地同設計環節的上下游，如后端設計服務或加工服務的工程師，工藝工程師之間進行主動溝通和學習。對于初學者來說，后端加工廠家往往能夠為他們帶來一些經典的基本理念，一些不能犯的錯誤等基本戒條。一些好的后端服務公 司，不僅能提供十分嚴格的Design Kit，還能夠給出混合信號設計方面十分有益的指導，幫助初學者走好起步之路。加工方面的知識，對于IC設計的“產品化”更是十分關鍵。
6、重視驗證和測試，做一個“偏執狂”：IC設計的風險比板級電子設計來的更大，因此試驗的機會十分寶貴，“偏執狂”的精神，對IC設計的成功來說十分關鍵。除了依靠公司成熟的設計環境，Design Kit和體制的規范來保證成功之外，對驗證的重視和深刻理解，是一個IC設計者能否經受壓力和享受成功十分關鍵的部分。由于流片的機會相對不多，因此找機會更多地參與和理解測試，對產品成功和失敗的認真總結與分析，是一個IC設計者成長的必經之路。
同行交流以及工作環境的重要性：IC設計的復雜性和技術的快速發展，使得同行之間的交流十分關鍵，多參與一些適合自己水平的討論組和行業會議，對提高水平也是十分有益的。通過同行之間的交流，還可以發現環境對于IC設計水平的重要影響。公司的財力，產品的方向，項目的難度，很大程度上能夠影響到一個設計者能夠達到的最高水平。辯證地認識自己的技術提高和環境之間的相互關系，將是國內的設計者在一定的階段會遇到的問題.芯片封裝術語
1、BGA(ball grid array)球形觸點陳列，表面貼裝型封裝之一。在印刷基板的背面按陳列方式制作出球形凸點用以 代替引腳，在印刷基板的正面裝配LSI 芯片，然后用模壓樹脂或灌封方法進行密封。也稱為凸 點陳列載體(PAC)。引腳可超過200，是多引腳LSI 用的一種封裝。封裝本體也可做得比QFP(四側引腳扁平封裝)小。例如，引腳中心距為1.5mm 的360 引腳 BGA 僅為31mm 見方；而引腳中心距為0.5mm 的304 引腳QFP 為40mm 見方。而且BGA 不 用擔心QFP 那樣的引腳變形問題。該封裝是美國Motorola 公司開發的，首先在便攜式電話等設備中被采用，今后在美國有可 能在個人計算機中普及。最初，BGA 的引腳(凸點)中心距為1.5mm，引腳數為225。現在也有 一些LSI 廠家正在開發500 引腳的BGA。BGA 的問題是回流焊后的外觀檢查。現在尚不清楚是否有效的外觀檢查方法。有的認為，由于焊接的中心距較大，連接可以看作是穩定的，只能通過功能檢查來處理。美國Motorola 公司把用模壓樹脂密封的封裝稱為OMPAC，而把灌封方法密封的封裝稱為 GPAC(見OMPAC 和GPAC)。
2、BQFP(quad flat package with bumper)帶緩沖墊的四側引腳扁平封裝。QFP 封裝之一，在封裝本體的四個角設置突起(緩沖墊)以 防止在運送過程中引腳發生彎曲變形。美國半導體廠家主要在微處理器和ASIC 等電路中采用 此封裝。引腳中心距0.635mm，引腳數從84 到196 左右(見QFP)。
3、碰焊PGA(butt joint pin grid array)表面貼裝型PGA 的別稱(見表面貼裝型PGA)。
4、C－(ceramic)表示陶瓷封裝的記號。例如，CDIP 表示的是陶瓷DIP。是在實際中經常使用的記號。
5、Cerdip 用玻璃密封的陶瓷雙列直插式封裝，用于ECL RAM，DSP(數字信號處理器)等電路。帶有 玻璃窗口的Cerdip 用于紫外線擦除型EPROM 以及內部帶有EPROM 的微機電路等。引腳中心 距2.54mm，引腳數從8 到42。在日本，此封裝表示為DIP－G(G 即玻璃密封的意思)。
6、Cerquad 表面貼裝型封裝之一，即用下密封的陶瓷QFP，用于封裝DSP 等的邏輯LSI 電路。帶有窗 口的Cerquad 用于封裝EPROM 電路。散熱性比塑料QFP 好，在自然空冷條件下可容許1.5～ 2W 的功率。但封裝成本比塑料QFP 高3～5 倍。引腳中心距有1.27mm、0.8mm、0.65mm、0.5mm、0.4mm 等多種規格。引腳數從32 到368。
7、CLCC(ceramic leaded chip carrier)帶引腳的陶瓷芯片載體，表面貼裝型封裝之一，引腳從封裝的四個側面引出，呈丁字形。帶有窗口的用于封裝紫外線擦除型EPROM 以及帶有EPROM 的微機電路等。此封裝也稱為 QFJ、QFJ－G(見QFJ)。
8、COB(chip on board)板上芯片封裝，是裸芯片貼裝技術之一，半導體芯片交接貼裝在印刷線路板上，芯片與基 板的電氣連接用引線縫合方法實現，芯片與基板的電氣連接用引線縫合方法實現，并用樹脂覆 蓋以確保可靠性。雖然COB 是最簡單的裸芯片貼裝技術，但它的封裝密度遠不如TAB 和倒片 焊技術。
9、DFP(dual flat package)雙側引腳扁平封裝。是SOP 的別稱(見SOP)。以前曾有此稱法，現在已基本上不用。
10、DIC(dual in-line ceramic package)陶瓷DIP(含玻璃密封)的別稱(見DIP).11、DIL(dual in-line)DIP 的別稱(見DIP)。歐洲半導體廠家多用此名稱。
12、DIP(dual in-line package)雙列直插式封裝。插裝型封裝之一，引腳從封裝兩側引出，封裝材料有塑料和陶瓷兩種。DIP 是最普及的插裝型封裝，應用范圍包括標準邏輯IC，存貯器LSI，微機電路等。引腳中心距2.54mm，引腳數從6 到64。封裝寬度通常為15.2mm。有的把寬度為7.52mm 和10.16mm 的封裝分別稱為skinny DIP 和slim DIP(窄體型DIP)。但多數情況下并不加區分，只簡單地統稱為DIP。另外，用低熔點玻璃密封的陶瓷DIP 也稱為cerdip(見cerdip)。
13、DSO(dual small out-lint)雙側引腳小外形封裝。SOP 的別稱(見SOP)。部分半導體廠家采用此名稱。
14、DICP(dual tape carrier package)雙側引腳帶載封裝。TCP(帶載封裝)之一。引腳制作在絕緣帶上并從封裝兩側引出。由于利 用的是TAB(自動帶載焊接)技術，封裝外形非常薄。常用于液晶顯示驅動LSI，但多數為定制品。另外，0.5mm 厚的存儲器LSI 簿形封裝正處于開發階段。在日本，按照EIAJ(日本電子機械工 業)會標準規定，將DICP 命名為DTP。
15、DIP(dual tape carrier package)同上。日本電子機械工業會標準對DTCP 的命名(見DTCP)。
16、FP(flat package)扁平封裝。表面貼裝型封裝之一。QFP 或SOP(見QFP 和SOP)的別稱。部分半導體廠家采 用此名稱。
17、flip-chip 倒焊芯片。裸芯片封裝技術之一，在LSI 芯片的電極區制作好金屬凸點，然后把金屬凸點 與印刷基板上的電極區進行壓焊連接。封裝的占有面積基本上與芯片尺寸相同。是所有封裝技 術中體積最小、最薄的一種。但如果基板的熱膨脹系數與LSI 芯片不同，就會在接合處產生反應，從而影響連接的可靠 性。因此必須用樹脂來加固LSI 芯片，并使用熱膨脹系數基本相同的基板材料。
18、FQFP(fine pitch quad flat package)小引腳中心距QFP。通常指引腳中心距小于0.65mm 的QFP(見QFP)。部分導導體廠家采 用此名稱。
19、CPAC(globe top pad array carrier)美國Motorola 公司對BGA 的別稱(見BGA)。20、CQFP(quad fiat package with guard ring)帶保護環的四側引腳扁平封裝。塑料QFP 之一，引腳用樹脂保護環掩蔽，以防止彎曲變形。在把LSI 組裝在印刷基板上之前，從保護環處切斷引腳并使其成為海鷗翼狀(L 形狀)。這種封裝 在美國Motorola 公司已批量生產。引腳中心距0.5mm，引腳數最多為208 左右。
21、H-(with heat sink)表示帶散熱器的標記。例如，HSOP 表示帶散熱器的SOP。
22、pin grid array(surface mount type)表面貼裝型PGA。通常PGA 為插裝型封裝，引腳長約3.4mm。表面貼裝型PGA 在封裝的 底面有陳列狀的引腳，其長度從1.5mm 到2.0mm。貼裝采用與印刷基板碰焊的方法，因而也稱 為碰焊PGA。因為引腳中心距只有1.27mm，比插裝型PGA 小一半，所以封裝本體可制作得不 怎么大，而引腳數比插裝型多(250～528)，是大規模邏輯LSI 用的封裝。封裝的基材有多層陶 瓷基板和玻璃環氧樹脂印刷基數。以多層陶瓷基材制作封裝已經實用化。
23、JLCC(J-leaded chip carrier)J 形引腳芯片載體。指帶窗口CLCC 和帶窗口的陶瓷QFJ 的別稱(見CLCC 和QFJ)。部分半 導體廠家采用的名稱。
24、LCC(Leadless chip carrier)無引腳芯片載體。指陶瓷基板的四個側面只有電極接觸而無引腳的表面貼裝型封裝。是高 速和高頻IC 用封裝，也稱為陶瓷QFN 或QFN－C(見QFN)。
25、LGA(land grid array)觸點陳列封裝。即在底面制作有陣列狀態坦電極觸點的封裝。裝配時插入插座即可。現已 實用的有227 觸點(1.27mm 中心距)和447 觸點(2.54mm 中心距)的陶瓷LGA，應用于高速邏輯 LSI 電路。
LGA 與QFP 相比，能夠以比較小的封裝容納更多的輸入輸出引腳。另外，由于引線的阻抗 小，對于高速LSI 是很適用的。但由于插座制作復雜，成本高，現在基本上不怎么使用。預計 今后對其需求會有所增加。
26、LOC(lead on chip)芯片上引線封裝。LSI 封裝技術之一，引線框架的前端處于芯片上方的一種結構，芯片的 中心附近制作有凸焊點，用引線縫合進行電氣連接。與原來把引線框架布置在芯片側面附近的 結構相比，在相同大小的封裝中容納的芯片達1mm 左右寬度。
27、LQFP(low profile quad flat package)薄型QFP。指封裝本體厚度為1.4mm 的QFP，是日本電子機械工業會根據制定的新QFP 外形規格所用的名稱。
28、L－QUAD 陶瓷QFP 之一。封裝基板用氮化鋁，基導熱率比氧化鋁高7～8 倍，具有較好的散熱性。封裝的框架用氧化鋁，芯片用灌封法密封，從而抑制了成本。是為邏輯LSI 開發的一種封裝，在自然空冷條件下可容許W3的功率。現已開發出了208 引腳(0.5mm 中心距)和160 引腳(0.65mm 中心距)的LSI 邏輯用封裝，并于1993 年10 月開始投入批量生產。
29、MCM(multi-chip module)多芯片組件。將多塊半導體裸芯片組裝在一塊布線基板上的一種封裝。根據基板材料可分 為MCM－L，MCM－C 和MCM－D 三大類。MCM－L 是使用通常的玻璃環氧樹脂多層印刷基板的組件。布線密度不怎么高，成本較低。MCM－C 是用厚膜技術形成多層布線，以陶瓷(氧化鋁或玻璃陶瓷)作為基板的組件，與使 用多層陶瓷基板的厚膜混合IC 類似。兩者無明顯差別。布線密度高于MCM－L。MCM－D 是用薄膜技術形成多層布線，以陶瓷(氧化鋁或氮化鋁)或Si、Al 作為基板的組件。布線密謀在三種組件中是最高的，但成本也高。30、MFP(mini flat package)小形扁平封裝。塑料SOP 或SSOP 的別稱(見SOP 和SSOP)。部分半導體廠家采用的名稱。
31、MQFP(metric quad flat package)按照JEDEC(美國聯合電子設備委員會)標準對QFP 進行的一種分類。指引腳中心距為 0.65mm、本體厚度為3.8mm～2.0mm 的標準QFP(見QFP)。
32、MQUAD(metal quad)美國Olin 公司開發的一種QFP 封裝。基板與封蓋均采用鋁材，用粘合劑密封。在自然空冷 條件下可容許2.5W～2.8W 的功率。日本新光電氣工業公司于1993 年獲得特許開始生產。
33、MSP(mini square package)QFI 的別稱(見QFI)，在開發初期多稱為MSP。QFI 是日本電子機械工業會規定的名稱。
34、OPMAC(over molded pad array carrier)模壓樹脂密封凸點陳列載體。美國Motorola 公司對模壓樹脂密封BGA 采用的名稱(見 BGA)。
35、P－(plastic)表示塑料封裝的記號。如PDIP 表示塑料DIP。
36、PAC(pad array carrier)凸點陳列載體，BGA 的別稱(見BGA)。
37、PCLP(printed circuit board leadless package)印刷電路板無引線封裝。日本富士通公司對塑料QFN(塑料LCC)采用的名稱(見QFN)。引 腳中心距有0.55mm 和0.4mm 兩種規格。目前正處于開發階段。
38、PFPF(plastic flat package)塑料扁平封裝。塑料QFP 的別稱(見QFP)。部分LSI 廠家采用的名稱。
39、PGA(pin grid array)陳列引腳封裝。插裝型封裝之一，其底面的垂直引腳呈陳列狀排列。封裝基材基本上都采 用多層陶瓷基板。在未專門表示出材料名稱的情況下，多數為陶瓷PGA，用于高速大規模邏輯 LSI 電路。成本較高。引腳中心距通常為2.54mm，引腳數從64 到447 左右。了為降低成本，封裝基材可用玻璃環氧樹脂印刷基板代替。也有64～256 引腳的塑料PGA。另外，還有一種引腳中心距為1.27mm 的短引腳表面貼裝型PGA(碰焊PGA)。(見表面貼裝 型PGA)。40、piggy back 馱載封裝。指配有插座的陶瓷封裝，形關與DIP、QFP、QFN 相似。在開發帶有微機的設 備時用于評價程序確認操作。例如，將EPROM 插入插座進行調試。這種封裝基本上都是定制 品，市場上不怎么流通。
41、PLCC(plastic leaded chip carrier)帶引線的塑料芯片載體。表面貼裝型封裝之一。引腳從封裝的四個側面引出，呈丁字形，是塑料制品。美國德克薩斯儀器公司首先在64k 位DRAM 和256kDRAM 中采用，現在已經普 及用于邏輯LSI、DLD(或程邏輯器件)等電路。引腳中心距1.27mm，引腳數從18 到84。J 形引腳不易變形，比QFP 容易操作，但焊接后的外觀檢查較為困難。PLCC 與LCC(也稱QFN)相似。以前，兩者的區別僅在于前者用塑料，后者用陶瓷。但現 在已經出現用陶瓷制作的J 形引腳封裝和用塑料制作的無引腳封裝(標記為塑料LCC、PCLP、P －LCC 等)，已經無法分辨。為此，日本電子機械工業會于1988 年決定，把從四側引出J 形引 腳的封裝稱為QFJ，把在四側帶有電極凸點的封裝稱為QFN(見QFJ 和QFN)。
42、P－LCC(plastic teadless chip carrier)(plastic leaded chip currier)有時候是塑料QFJ 的別稱，有時候是QFN(塑料LCC)的別稱(見QFJ 和QFN)。部分 LSI 廠家用PLCC 表示帶引線封裝，用P－LCC 表示無引線封裝，以示區別。
43、QFH(quad flat high package)四側引腳厚體扁平封裝。塑料QFP 的一種，為了防止封裝本體斷裂，QFP 本體制作得 較厚(見QFP)。部分半導體廠家采用的名稱。
44、QFI(quad flat I-leaded packgac)四側I 形引腳扁平封裝。表面貼裝型封裝之一。引腳從封裝四個側面引出，向下呈I 字。也稱為MSP(見MSP)。貼裝與印刷基板進行碰焊連接。由于引腳無突出部分，貼裝占有面積小 于QFP。日立制作所為視頻模擬IC 開發并使用了這種封裝。此外，日本的Motorola 公司的PLL IC 也采用了此種封裝。引腳中心距1.27mm，引腳數從18 于68。
45、QFJ(quad flat J-leaded package)四側J 形引腳扁平封裝。表面貼裝封裝之一。引腳從封裝四個側面引出，向下呈J 字形。是日本電子機械工業會規定的名稱。引腳中心距1.27mm。材料有塑料和陶瓷兩種。塑料QFJ 多數情況稱為PLCC(見PLCC)，用于微機、門陳列、DRAM、ASSP、OTP 等電路。引腳數從18 至84。陶瓷QFJ 也稱為CLCC、JLCC(見CLCC)。帶窗口的封裝用于紫外線擦除型EPROM 以及 帶有EPROM 的微機芯片電路。引腳數從32 至84。
46、QFN(quad flat non-leaded package)四側無引腳扁平封裝。表面貼裝型封裝之一。現在多稱為LCC。QFN 是日本電子機械工業 會規定的名稱。封裝四側配置有電極觸點，由于無引腳，貼裝占有面積比QFP 小，高度比QFP 低。但是，當印刷基板與封裝之間產生應力時，在電極接觸處就不能得到緩解。因此電極觸點 難于作到QFP 的引腳那樣多，一般從14 到100 左右。材料有陶瓷和塑料兩種。當有LCC 標記時基本上都是陶瓷QFN。電極觸點中心距1.27mm。塑料QFN 是以玻璃環氧樹脂印刷基板基材的一種低成本封裝。電極觸點中心距除1.27mm 外，還有0.65mm 和0.5mm 兩種。這種封裝也稱為塑料LCC、PCLC、P－LCC 等。
47、QFP(quad flat package)四側引腳扁平封裝。表面貼裝型封裝之一，引腳從四個側面引出呈海鷗翼(L)型。基材有陶 瓷、金屬和塑料三種。從數量上看，塑料封裝占絕大部分。當沒有特別表示出材料時，多數情 況為塑料QFP。塑料QFP 是最普及的多引腳LSI 封裝。不僅用于微處理器，門陳列等數字邏輯LSI 電路，而且也用于VTR 信號處理音響信號處理等模擬LSI 電路。引腳中心距有1.0mm、0.8mm、0.65mm、0.5mm、0.4mm、0.3mm 等多種規格。0.65mm 中心距規格中最多引腳數為304。日本將引腳中心距小于0.65mm 的QFP 稱為QFP(FP)。但現在日本電子機械工業會對QFP 的外形規格進行了重新評價。在引腳中心距上不加區別，而是根據封裝本體厚度分為 QFP(2.0mm～3.6mm 厚)、LQFP(1.4mm 厚)和TQFP(1.0mm 厚)三種。另外，有的LSI 廠家把引腳中心距為0.5mm 的QFP 專門稱為收縮型QFP 或SQFP、VQFP。但有的廠家把引腳中心距為0.65mm 及0.4mm 的QFP 也稱為SQFP，至使名稱稍有一些混亂。QFP 的缺點是，當引腳中心距小于0.65mm 時，引腳容易彎曲。為了防止引腳變形，現已 出現了幾種改進的QFP 品種。如封裝的四個角帶有樹指緩沖墊的BQFP(見BQFP)；帶樹脂保護 環覆蓋引腳前端的GQFP(見GQFP)；在封裝本體里設置測試凸點、放在防止引腳變形的專用夾 具里就可進行測試的TPQFP(見TPQFP)。在邏輯LSI 方面，不少開發品和高可靠品都封裝在多層陶瓷QFP 里。引腳中心距最小為 0.4mm、引腳數最多為348 的產品也已問世。此外，也有用玻璃密封的陶瓷QFP(見Gerqad)。
48、QFP(FP)(QFP fine pitch)小中心距QFP。日本電子機械工業會標準所規定的名稱。指引腳中心距為0.55mm、0.4mm、0.3mm 等小于0.65mm 的QFP(見QFP)。
49、QIC(quad in-line ceramic package)陶瓷QFP 的別稱。部分半導體廠家采用的名稱(見QFP、Cerquad)。50、QIP(quad in-line plastic package)塑料QFP 的別稱。部分半導體廠家采用的名稱(見QFP)。
51、QTCP(quad tape carrier package)四側引腳帶載封裝。TCP 封裝之一，在絕緣帶上形成引腳并從封裝四個側面引出。是利用 TAB 技術的薄型封裝(見TAB、TCP)。
52、QTP(quad tape carrier package)四側引腳帶載封裝。日本電子機械工業會于1993 年4 月對QTCP 所制定的外形規格所用的 名稱(見TCP)。
53、QUIL(quad in-line)QUIP 的別稱(見QUIP)。
54、QUIP(quad in-line package)四列引腳直插式封裝。引腳從封裝兩個側面引出，每隔一根交錯向下彎曲成四列。引腳中 心距1.27mm，當插入印刷基板時，插入中心距就變成2.5mm。因此可用于標準印刷線路板。是 比標準DIP 更小的一種封裝。日本電氣公司在臺式計算機和家電產品等的微機芯片中采用了些 種封裝。材料有陶瓷和塑料兩種。引腳數64。
55、SDIP(shrink dual in-line package)收縮型DIP。插裝型封裝之一，形狀與DIP 相同，但引腳中心距(1.778mm)小于DIP(2.54mm)，因而得此稱呼。引腳數從14 到90。也有稱為SH－DIP 的。材料有陶瓷和塑料兩種。
56、SH－DIP(shrink dual in-line package)同SDIP。部分半導體廠家采用的名稱。
57、SIL(single in-line)SIP 的別稱(見SIP)。歐洲半導體廠家多采用SIL 這個名稱。
58、SIMM(single in-line memory module)單列存貯器組件。只在印刷基板的一個側面附近配有電極的存貯器組件。通常指插入插座 的組件。標準SIMM 有中心距為2.54mm 的30 電極和中心距為1.27mm 的72 電極兩種規格。在印刷基板的單面或雙面裝有用SOJ 封裝的1 兆位及4 兆位DRAM 的SIMM 已經在個人 計算機、工作站等設備中獲得廣泛應用。至少有30～40％的DRAM 都裝配在SIMM 里。
59、SIP(single in-line package)單列直插式封裝。引腳從封裝一個側面引出，排列成一條直線。當裝配到印刷基板上時封 裝呈側立狀。引腳中心距通常為2.54mm，引腳數從2 至23，多數為定制產品。封裝的形狀各 異。也有的把形狀與ZIP 相同的封裝稱為SIP。60、SK－DIP(skinny dual in-line package)DIP 的一種。指寬度為7.62mm、引腳中心距為2.54mm 的窄體DIP。通常統稱為DIP(見 DIP)。61、SL－DIP(slim dual in-line package)DIP 的一種。指寬度為10.16mm，引腳中心距為2.54mm 的窄體DIP。通常統稱為DIP。62、SMD(surface mount devices)表面貼裝器件。偶而，有的半導體廠家把SOP 歸為SMD(見SOP)。63、SO(small out-line)SOP 的別稱。世界上很多半導體廠家都采用此別稱。(見SOP)。64、SOI(small out-line I-leaded package)I 形引腳小外型封裝。表面貼裝型封裝之一。引腳從封裝雙側引出向下呈I 字形，中心距 1.27mm。貼裝占有面積小于SOP。日立公司在模擬IC(電機驅動用IC)中采用了此封裝。引腳數 26。
65、SOIC(small out-line integrated circuit)SOP 的別稱(見SOP)。國外有許多半導體廠家采用此名稱。66、SOJ(Small Out-Line J-Leaded Package)J 形引腳小外型封裝。表面貼裝型封裝之一。引腳從封裝兩側引出向下呈J 字形，故此得名。通常為塑料制品，多數用于DRAM 和SRAM 等存儲器LSI 電路，但絕大部分是DRAM。用SOJ 封裝的DRAM 器件很多都裝配在SIMM 上。引腳中心距1.27mm，引腳數從20 至40(見SIMM)。67、SQL(Small Out-Line L-leaded package)按照JEDEC(美國聯合電子設備工程委員會)標準對SOP 所采用的名稱(見SOP)。68、SONF(Small Out-Line Non-Fin)無散熱片的SOP。與通常的SOP 相同。為了在功率IC 封裝中表示無散熱片的區別，有意 增添了NF(non-fin)標記。部分半導體廠家采用的名稱(見SOP)。69、SOF(small Out-Line package)小外形封裝。表面貼裝型封裝之一，引腳從封裝兩側引出呈海鷗翼狀(L 字形)。材料有塑料 和陶瓷兩種。另外也叫SOL 和DFP。SOP 除了用于存儲器LSI 外，也廣泛用于規模不太大的ASSP 等電路。在輸入輸出端子不 超過10～40 的領域，SOP 是普及最廣的表面貼裝封裝。引腳中心距1.27mm，引腳數從8～44。另外，引腳中心距小于1.27mm 的SOP 也稱為SSOP；裝配高度不到1.27mm 的SOP 也稱為 TSOP(見SSOP、TSOP)。還有一種帶有散熱片的SOP。70、SOW(Small Outline Package(Wide-Jype))寬體SOP。部分半導體廠家采用的名稱。
目前，集成電路蓬勃發展，在集成電路設計項目中，一套好的管理流程對項目的成敗和實施效率至關重要。項目管理的基本流程包括為市場調研評估，需求分析，方案制定，文檔設計，代碼設計，驗證，綜合，仿真，總結等步驟。1）市場調研與項目評估
指項目立項之初對市場前景所作的市場分析與預測。在項目分析并立項后，則依據立項分析報告到進入到項目具體的需求分析階段。2）項目準備
2.1）需求分析
對項目進行功能、性能、接口、方案、預期困難等方面的分析，從技術上進一步探討項目實現的可能性和需求準備。2.2）方案設計
在完成對項目的詳細的需求分析后，可以開始進行項目的具體實現方案設計，并依據需求分析，制定一個或多個方案以供討論選擇。
以上兩步均為項目的準備階段。在這個階段除了需要確定具體的實施方案，還需要完成對項目實施時的項目規劃書等指導性文檔設計。3）項目實施
在項目準備的階段制定了詳細的實施方案后，開始進入到項目的實施階段。這也是項目進展的最主要階段。
在實施階段之初，根據已制定的項目規劃書，組建設計團隊，介紹項目背景，明確管理規范，制定設計規則，確定交流方式，分配設計任務等組織活動，確保項目在實施中可以在同一個管理平臺上透明和高效運作。
項目實施過程主要包含以下幾個方面流程內容： 3.1）文檔設計
文檔設計是項目在公司中具有可繼承性的重要保證，也是在各層次的代碼設計中減少設計錯誤，提高設計效率的重要環節。事實上，在項目設計過程中，文檔設計相當重要，約占設計環節的60%的時間，其余40%的時間則用于實現具體的代碼設計、仿真與驗證等。
文檔設計重點在于對所承擔模塊的電路描述書設計，同時還應包括對所承擔任務的任務規劃書設計，仿真測試說明書，及任務的周報，月報等內容，流程如下所示：
在設計任務分配下達到設計工程師后，各工程師需要依據項目要求制定合理的任務規劃書，具體說明任務進展的哪個階段將完成哪些事情，將會出現的接口關系，并對預期出現的困難做出評估和提出解決措施等。
各任務規劃書作為整體項目運作的有機組成部分，經由項目經理審核通過后，就作為各工程師所承擔工程任務進度的指導性文檔。在項目進展中，依據工程進展，可以對初期制定的任務規劃書進行調整和維護，但原則上工程進度不能超出規定時間的最后完成期限。如有任務可能推延的情況出現（如任務進行時出現早期沒有預見到的困難），則應在規劃書調整時提前說明，并及時反饋到項目經理處，以便及早采取解決措施。一般來說，接手一項新任務后，制定一份成熟詳細的模塊設計類的規劃書的約需1~2周時間。稍復雜些的模塊設計規劃則可能需要多一些的時間。舉例而言，依據性能需求，假若制定一份MD5算法模塊設計的可行的規劃書需要一天，而制定ECC或RSA算法模塊設計的規劃書則可能需要1周時間。制定成熟可行的規劃，建立在對任務的詳細分析的基礎上。
電路設計說明書主要是對模塊或體系電路的具體的實現過程的描述，它要求詳細到對模塊內每一根信號的實現過程和控制的說明。電路設計說明書原則上需要達到僅依據設計說明就可進行電路設計。
電路設計說明文檔是每個設計公司都很重視的重要的具可繼承性的設計文檔，是一個公司內的重要的設計成果積累和設計參考文獻。也是每個軟硬件設計工程師所應該具備的最基本的工作技能。
在進行電路設計說明的同時，即可考慮對所設計電路的測試驗證計劃和方法，并以此完成對所設計電路的測試驗證的說明文檔。測試和驗證說明書一般要求根據電路功能和性能需求，具體的說明測試的目標，方法，測試環境，預期結果，激勵設計的注意事項等方面內容。在進行以上的相關設計文檔過程中，可隨時進行項目組內的設計交流和溝通，并需要及時將關鍵的進展情況反饋給項目經理處。在文檔設計工作完成后，即可進入具體的功能代碼設計階段。并依據設計流程直到實現最后的流片。在一個項目完成后，項目總結必不可少,不另贅述。
第二篇：面試 筆試題目 IC設計基礎(流程、工藝、版圖、器件)
IC設計基礎（流程、工藝、版圖、器件）
1、我們公司的產品是集成電路，請描述一下你對集成電路的認識，列舉一些與集成電路相關的內容（如講清楚模擬、數字、雙極型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA等的概念）。（仕蘭微面試題目）
2、FPGA和ASIC的概念，他們的區別。（未知）
答案：FPGA是可編程ASIC。
ASIC:專用集成電路，它是面向專門用途的電路，專門為一個用戶設計和制造的。根
據一個用戶的特定要求，能以低研制成本，短、交貨周期供貨的全定制，半定制集成電路。
與門陣列等其它ASIC(Application Specific IC)相比，它們又具有設計開發周期短、設計制造成本低、開發工具先進、標準產品無需測試、質量穩定以及可實時在線檢驗等優點
3、什么叫做OTP片、掩膜片，兩者的區別何在？（仕蘭微面試題目）
4、你知道的集成電路設計的表達方式有哪幾種？（仕蘭微面試題目）
5、描述你對集成電路設計流程的認識。（仕蘭微面試題目）
6、簡述FPGA等可編程邏輯器件設計流程。（仕蘭微面試題目）
7、IC設計前端到后端的流程和eda工具。（未知）
8、從RTL synthesis到tape out之間的設計flow,并列出其中各步使用的tool.（未 知）
9、Asic的design flow。（威盛VIA 2003.11.06 上海筆試試題）
10、寫出asic前期設計的流程和相應的工具。（威盛）
11、集成電路前段設計流程，寫出相關的工具。（揚智電子筆試）
先介紹下IC開發流程：
1.）代碼輸入（design input)
用vhdl或者是verilog語言來完成器件的功能描述，生成hdl代碼
語言輸入工具：SUMMIT VISUALHDL
MENTOR RENIOR
圖形輸入: composer(cadence);
viewlogic(viewdraw)
2.）電路仿真（circuit simulation)
將vhd代碼進行先前邏輯仿真，驗證功能描述是否正確
數字電路仿真工具：
Verolog： CADENCE Verolig-XL
SYNOPSYS VCS
MENTOR Modle-sim
VHDL : CADENCE NC-vhdl
SYNOPSYS VSS
MENTOR Modle-sim
模擬電路仿真工具：
***ANTI HSpice pspice，spectre micro microwave: eesoft : hp
3.）邏輯綜合（synthesis tools)
邏輯綜合工具可以將設計思想vhd代碼轉化成對應一定工藝手段的門級電路；將初級
仿真
中所沒有考慮的門沿（gates delay）反標到生成的門級網表中,返回電路仿真階段 進行再仿真。最終仿真結果生成的網表稱為物理網表。
12、請簡述一下設計后端的整個流程？（仕蘭微面試題目）
13、是否接觸過自動布局布線？請說出一兩種工具軟件。自動布局布線需要哪些基
本元素？（仕蘭微面試題目）
14、描述你對集成電路工藝的認識。（仕蘭微面試題目）
15、列舉幾種集成電路典型工藝。工藝上常提到0.25,0.18指的是什么？（仕蘭微面
試題目）
16、請描述一下國內的工藝現狀。（仕蘭微面試題目）
17、半導體工藝中，摻雜有哪幾種方式？（仕蘭微面試題目）
18、描述CMOS電路中閂鎖效應產生的過程及最后的結果？（仕蘭微面試題目）
19、解釋latch-up現象和Antenna effect和其預防措施.（未知）
20、什么叫Latchup?（科廣試題）
21、什么叫窄溝效應?（科廣試題）
22、什么是NMOS、PMOS、CMOS？什么是增強型、耗盡型？什么是PNP、NPN？他們有什么差別？（仕蘭微面試題目）
23、硅柵COMS工藝中N阱中做的是P管還是N管，N阱的阱電位的連接有什么要求？（仕蘭微面試題目）
24、畫出CMOS晶體管的CROSS-OVER圖（應該是縱剖面圖），給出所有可能的傳輸特性和轉移特性。（Infineon筆試試題）
25、以interver為例,寫出N阱CMOS的process流程,并畫出剖面圖。（科廣試題）
26、Please explain how we describe the resistance in semiconductor.Comp Are the resistance of a metal,poly and diffusion in tranditional CMOS proces s.（威盛筆試題circuit design-beijing-03.11.09）
27、說明mos一半工作在什么區。（凹凸的題目和面試）
28、畫p-bulk 的nmos截面圖。（凹凸的題目和面試）
29、寫schematic note（？），越多越好。（凹凸的題目和面試）
30、寄生效應在ic設計中怎樣加以克服和利用。（未知）
31、太底層的MOS管物理特性感覺一般不大會作為筆試面試題，因為全是微電子物理，公式推導太羅索，除非面試出題的是個老學究。IC設計的話需要熟悉的軟件: Cadenc
e,Synopsys, Avant，UNIX當然也要大概會操作。
32、unix 命令cp-r, rm,uname。（揚智電子筆試）
第三篇：IC設計經驗總結
IC設計經驗總結
一、芯片設計之前準備工作：
1)根據具體項目的時間要求預訂MPW班次，這個可以多種途徑完成。
（1）：一方面可以跟中科院EDA中心秦毅等老師聯系，了解各個工藝以及各個班次的時間。半導體所是EDA中心的會員單位，他們會很熱心的幫助完成。
（2）：另一方面可以和具體項目合作的單位如清華等，根據他們的流片時間來制定自己的流片計劃。
2)仔細核對設計庫的版本更新情況，包括PDK、Spectre Model以及RuleDecks。這些信息可以直接可以從中科院EDA中心獲得，或者從相應的合作單位進行溝通統一。這一點對后續的設計很重要，請務必要引起重視。
3)得到新的工藝庫必須整體的熟悉一下，好好的查看里面的Document以及Userguide之類的，里面的很多信息對實際設計很有幫助。安裝工藝庫的過程會根據具體設計要求做出一些選著。如TSMC65nm工藝庫在安裝過程中會提示是否選著RF工藝、電感是否使用厚層金屬、MIM電容的單位面積電容值等之類的。
4)制定TapeOut的具體Schedule.這個Schedule的制訂必須請相關有經驗的人來核實，第一次TapeOut的人往往缺乏實際經驗，對時間的安排可能會不合理。一旦Schedule制訂好后，必須嚴格按照這個時間表執行。當然必須趕早不趕晚！
二、芯片設計基本系統框圖一 芯片系統設計Matlab/C++/ADS/VerilogA等Cadence/Synopsis/Modesim/NC-Verilog等NO模擬電路芯片NO模擬電路驗證Yes數字電路芯片數字電路驗證SpetreVerilog/Ultrusim-VerilogNOVirtuoso/SoC encounterNO版圖驗證數模混合仿真NO符合要求Yes版圖設計(模擬/數字)NOYes寄生提取仿真驗證NO符合要求Calibre(DRC/LVS)Calibre(LPE)Yes設計完成TapeOut封裝測試NO符合性能Yes設計徹底完成
圖一
三、模擬IC設計基本流程
3.1)設計框圖如下圖二
電路樣式選擇電路結構確定參數的選定以及仿真優化以及可靠性仿真
圖二 3.2電路的式樣確定
這個主要是根據系統設計結果，分析和確定模擬電路的詳細的式樣。3.3電路的結構確定
根據單元模塊電路的功耗、代價等各個指標的折中分析，確定各個單元模塊的具體實現電路形式，如濾波器是無源濾波器還是有源濾波器，有正交VCO產生I/Q信號還是通過/2分頻器來實現I/Q信號，用差分形式還是用單路形式等等。在具體電路的選取過程中，我們需要查閱了大量的IEEE文獻，從中選取了比較成熟的，應用較廣的電路結構來進行我們的設計工作。有時候可能會發現所確定的結構很難或者根本不可能滿足技術指標的要求，這就需要改進結構或者查閱文獻，設法滿足要求。3.4參數的選取和仿真
電路參數的選定與電路的仿真是分不開的。在比較重要的設計任務中，手算可以在20%的時間內完成80%的設計工作量，剩下的20%卻需要花80％的時間來做。通過手算確定的參數是近似的，有時候會引錯方向。但是它可以了解到參數的變化對設計會有多大的影響，是很有必要的。而采用計算機的反復迭代會使設計者對設計體會不深，不是明智的辦法。
俗話說“公欲善其事，必先利其器”。目前，在公司內部可以使用多種EDA工具進行電路仿真。對于EDA工具的使用不在于多，能夠精通常用的一類或者幾類就行。最主要的時候能夠靈活的進行仿真規劃，知道什么樣的電路適合用什么樣的仿真工具。
－HSPICE；對于低頻電路設計來說，HSPICE是一種最靈活方便的工具，而且其仿真精度也比較高，后來被SYNOPSYS收購，好像也正是因為這個原因使得如今的Hspice仿真速度以及精度都可以跟Cadence產出的仿真器相媲美了。業界使用Hspice作為仿真軟件的也挺多，原先是avanti公司的，－Spectre；是Cadence的仿真器，由于其是圖形界面，所以很直觀。－SpectreRF：對于射頻電路設計，SpectreRF是一種不錯的選擇。
－UltraSim：相比于Spertre而言，在仿真精度損失3%的情況下，可以加速10~100倍的仿真速度。而且進行整體芯片后仿真時候，我們可以根據其不用的精度要求來設置各個模塊的仿真精度。UltraSim Full-Chip Simulatorfor faster convergence on goals andsignoff of post-layout designs at thechip level.具體UltraSim的使用可以參考《Virtuoso? UltraSim Simulator User Guide》、《ADE/UltraSim Integration Tutorial》等。在網上相關資料很多，可以根據要求自己下載學習。－APS：Accelerated Parallel Simulatordelivers high-precision SPICE andscalable multi-core simulationperformance for complex and large preandpost-layout of analog and RF ICdesigns.這種仿真器是現在業界最快的仿真器，如今實驗室已經成功啟動APS進行大規模的是芯片整體驗證仿真。在整體芯片規模越大，越能體現出優勢。(對應的Cadence版本5.10.41.5,安裝相應的MMSim72)－SpectreVerilog：能夠進行數模混合仿真的工具。
－UltraSim-Verilog：進行數模混合仿真的工具，仿真速度比SpectreVerilog快。實驗室在使用中較多的用在數字模塊的后仿驗證。
－StarSim：高于HSPICE10倍的速度，對于大規模的晶體管級的仿真是不錯的選擇，可以進行tran分析。
－ADS：對于系統級的仿真，ADS是最好的選擇。對于電路級的仿真，功能也很強大，而且如今已經有一個RFDE環境，可以將ADS嵌入在Cadence中，很方便的進行使用。
在電路參數的選定及電路仿真的工作開始之前，最好能夠閱讀一遍廠家提供的Model庫及其文件，從中可能會得到意想不到的東西。
電路參數的選定及電路的仿真需要有良好的IC設計的基本知識。而這些知識的獲得則需要個人的不斷努力，不斷的積累。3.5優化和可靠性仿真
由于實際工藝的都存在不確定性，會偏離設計的初衷，如器件尺寸的偏離，參雜濃度的改變等，都會影響到電路的性能，所以設計的時候應具有一定的魯棒性，因此需要可靠性仿真，確保芯片在工藝偏離的情況下，性能仍然符合要求。
對各種參數要求較嚴格的電路，需要做蒙特卡羅分析，以前章琦做過簡單的蒙特卡羅分析仿真方法的仿真，希望大家能夠相互學習這種方法，做芯片電路設計的全面仿真。還有工藝Corner分析至關重要，另外敏感性分析和溫度分析也應該引起重視，特別是對某些特定電路的設計。
我們對工藝角Corner分析應至少包括：全部模型的SS，TT，FF角。如有時間的話，可以進一步細化，如N型晶體管和P型晶體管趨向于兩種不同的工藝角SS和FF等，晶體管和其他的電阻和電容等的工藝角不同等。總而言之，應使用組合的方法，盡可能的涵蓋一切可能出現的工藝角情況。
就應用的溫度而言對其進行溫度范圍的仿真，一般而言，應該覆蓋-20~100的溫度，取特征值如-20,27,100度等三個溫度點進行仿真即可。溫度應配合工藝角聯合進行仿真，比如仿真在100度，SS工藝角的情況下芯片的性能。
分析可能的失配情況，尤其是匹配的對管，人為的進行失配調整，如對管的尺寸失配5%等，仿真在這種情況下芯片的性能。還有就是考慮電源電壓的波動，一般電壓電壓波動范圍設置在+-10%的范圍。仿真過程中應該應該考慮到足夠的電壓欲度，使得在波動范圍內任然正常工作。
總而言之，優化和可靠性仿真是必須的，它確保芯片在工藝偏離的情況下，性能仍然符合要求。
四、模擬IC設計一些經驗總結
4.1、設計庫的管理，各個電路圖以及電路端口命名需要規范，養成一個好習慣。這樣既方便于自己對電路模塊的調用，也方便于以后的師弟、師妹的學習理解。
4.2、模擬IC最基礎的一個模塊就是OPA，可以說它在模擬IC中到處使用，如ADC/DAC/PLL/DC-DC/LDO/Bandgap/PGA/VGA等等。所以大家在抽空時間里面需要對OPA基本設計理論，各個性能指標的意義做好充分的了解。可以閱讀參考書籍，也可向有OPA設計經驗的師兄弟請教、學習。有時間的話可以根據特定的應用，設計一個相應的OPA，這樣一方面掌握OPA以及模擬電路的基本設計方法，另一方面可以很好的學習Cadence等的軟件的仿真流程(準對初學模擬IC設計者)。
4.3、仿真軟件的使用技巧。首先不可太依賴于仿真工具，仿真只是一種驗證手段，只是用來驗證你的設計想法是否正確。設計過程中必須多思考、多交流。
4.4、電路設計過程可以說是一個不斷迭代收斂的過程，千萬不要害怕迭代次數較多。整個設計過程原本就是各個參數之間的Tade-Off過程。如LC-VCO的設計中我們要考慮Phase-Nosie、中心頻率、頻率調諧范圍、功耗、調諧曲線的Overlap、Kvco等。不斷的進行參數設計調整，使得最后達到設計要求。
4.6、設計中電阻一般較常使用，在電阻采用絕對值的時，一般將電阻的W選取>2um,這樣在芯片加工過程中相應的偏差就會減小。
五、仿真工具配合仿真方法幾點簡單說明： 【1】Ultrasim的簡單使用說明：
準對不同的電路仿真，可以使用7種Simulation Mode：(1)S: Spice(2)A: Analog(3)AMR: Analog Multi Rate(4)DA: Digital Accurat(5)MS: Mixed Signal(6)DF: Digital Fast(7)DX:
一般其中DF/DA模式適用于數字電路（數字邏輯電路、門電路、觸發器、ROM、RAM等）仿真,不要把這兩種模式用于模擬電路仿真。
如果在option沒有設置,默認是MS模式,兼顧精度與速度。AMR模式不能“本地化”(local)使用,就是說AMR模式只能用于整個電路而不能針對某一個模塊使用。
公差容忍度設置: speed可以設置總的公差容忍度tol（tol也可以單獨設置）,tol包括電壓、電流等所有的公差容忍度之和。
.usim_opt speed=2 設置tol=0.001,比較高的精度！
.usim_opt speed=1 #vco 對vco cell使用0.0001的tol speed＝1,2,3,4,5,6,7,8對應的tol分別是0.0001 ,0.001,0.0025,0.005,0.02,0.02,0.04,0.07,精度以此降低。
通常,如果精度要求不是很高,可以采用默認設置,而無需設置這一項。tol還與解矩陣方程的收斂性有關,然而,我還從來沒有碰到ultrasim不收斂的時候！
再強調一點：精度設置的越高,相應的速度越低！
Simulation Modes
Virtuoso UltraSim Simulation Modes Overview
一般使用過程中我們比較多的關注仿真模式、仿真速度、仿真精度的設置。其余一些詳細的設置可以參考《Virtuoso? UltraSim Simulator User Guide》 下面以使用Ultrasim仿真PLL的例子簡單熟悉Ultrasim的設置
PLL模塊中既有高頻模塊VCO，Divider,也有低頻模擬模塊Charge-Pump,LPF，還有數字模塊Digital,所以這是比較復雜的系統，包含了數字、模擬、射頻。往往這樣的系統仿真速度和精度個大問題。VCO的仿真需要小的步長，較高的精度，但是數字模塊可以采用較大的仿真步長，精度要求不高。如果整體系統都是按照VCO的仿真精度來設置的話，仿真速度會很慢，特別是有模塊進行后仿真的時候，速度就會成為更大的問題。而UltraSim的仿真可以分模塊很好處理這個問題，加快仿真速度，但也不損失仿真精度。1)啟動Cadence icfb&,打開已經建立好的Config(這樣的仿真務必建成Config形式)
2)設置各個模塊的仿真模式以及仿真精度。有兩種方法可以使用：第一直接所提取網標中加入命令形式：如usim_opt sim_mode=a speed=2 subckt=[vco2phase]
usim_opt sim_mode=a speed=2 inst=[I19.I19.I0] 以上說明第一個是以子電路形式表示，vco2phase的仿真模式為a，仿真速度為2，第二個是以instances形式表示的。多列舉兩個理解一下：
.usim_opt sim_mode=da xi1 xi2 #dff.usim_opt sim_mode=a xi5 #driver @pmos2.usim_opt wf_format=wdf.usim_opt作為options,前面的3個option分別表示：把子電路xi1 xi2 和cell（名稱為dff的所有子電路）dff設置為DA仿真模式;把xi5、cell driver、model pmos2（用到模型名稱為pmos2的的mos管）設置為a模式;而生成的波形文件格式wdf。usim_opt sim_mode=a speed=2 maxstep_window=[0 10p 10n 1e20] subckt=[vco2phase] 設置vcophase的最大仿真步長。另外一種通過界面化操作。打開Hierarchy Editor window如下
可以在vco2phase一欄處右擊來設置相應的仿真模式、以及仿真速度。設置完成后點擊File >>>Save按鈕。
3)[Cadence hierarchy editor window] View >>>>>Tree
可以設置各個instance的view to use.(如veriloga/schematic/av_RC/extracted)。選定相應的view后[Cadence hierarchy editor window] View >>>Update(必須)。更新后點擊Design>>>Hierarchy>>>>Return to Top.這個設置就相對很靈活，對模塊選著性的進行后仿真處理！！
4)點擊：[Analog Circuit Design Environment] Simulation>>>>Options >>>Analog
進行仿真設置：
Simulator選著UltraSim;
瞬態仿真，設置仿真時間長度(如400ns)；
下面的設置是后仿真情況下給出的：(不同的仿真可以設置不同模式)Simulation Mode：Mixed Signal(MS);Speed=4;DC method:Complete DC(1)post-layout method :(Liberal RCR(3))postl=3.DC method 4中選著, e Skip DC(0), Complete DC(1), Fast DC(2), spectre DC(3).默認情況 Complete DC(1).5)產生網標查看UltraSim設置
點擊[Analog Circuit Design Environment] Simulation >>>Netlist >>>Recreate 這樣的話可以看到各個模塊設置情況，在后仿真時候也可看到提取的N多RC寄生。6)最后[Analog Circuit Design Environment] Simulation >>>Run就可以了。然后再根據不同的要求對電路進行設置仿真。
其實UltraSim仿真設置還有很多，大家可以參考Virtuoso? UltraSim Simulator User Guide！!【2】APS仿真設置：
(1)建立Config File---New----Cell View 選擇Hierarchy-Editor,此時View Name 變成config, 然后點OK
彈出 New Configuration 對話框
點擊 Browse，彈出Choose the Top Cell 對話框，然后選中schematic，點擊OK。
New Configuration 變成如下圖示。
然后點擊Use Template…
Name 中選中 spectre(只進行模擬仿真驗證)，或者選中spectreVerilog(進行數模混合仿真驗證)，選中后點擊OK，回到New Configuration再點擊OK就完成了Config的建立。
(2)進行仿真驗證 在Library Manager的View中打開Config
在hierarchy editor中，View to Use 欄中點擊右擊相應模塊的仿真模式(一般后仿真選中calibre，前仿真的話是選擇schematic)。
設置完后，進入ADE仿真環境。(點擊Tools----Analog Envirment)
在ADE仿真環境中點擊 Setup---High-Performance Simulation….彈出High-Performance Simulation Options對話框:
Simulation Performance Mode 一欄包括Spectre、Turbo以及APS 對于規模比較大，而精度要求不是很高的電路來說，第二欄 Override Accuracy(Errpreset)Defaults 可以設置為Liberal，而對于高精度的設計則需要設置為moderate 或者conservative The default settings for Multithreading for Spectre, Turbo and APS simulators are as given below:
在仿真過程中根據電路規模(Device 的多少)設置合理的仿真器
Cells marked with the symbol√ in the above table indicate the recommended tool to use for designs of a particular size.The following general rules apply: ■If the design is very small, say with less than 100 devices, Spectre L or Spectre Turbo single thread are the best choice.There is no additional performance gain using Spectre Turbo multi-thread or APS.■In designs with up to 5K devices, Spectre Turbo becomes the tool of choice and additional performance gain can be obtained by enabling multi-threading with Spectre Turbo.■As the device size continues to grow, APS provides additional value with its multithreading option.■For designs with more than 50K devices, APS provides significant performance gain using both single-thread and multi-thread.■APS is recommended for any post-layout design(dominated by parasitic elements).APS is targeted at transient, DC, AC and RF analysis including interactive features like alter, altergroup, sweep, and Monte Carlo.In case of AC analysis, the simulation is fully parallelized, resulting in significant performanance gain on large and post-layout designs.Typically AC analyses are not long simulations.Other analyses are not supported.The following recommendations allow you to achieve best performance with APS: ■APS with the +errpreset=liberal command line option provides sufficient accuracy for the majority of designs.Only high precision designs may require the use of the moderateor conservative setting for the +errpreset option.其余的設置與常規的Spectre仿真環境設置類似，在此不再累述。
【3】 Calibre對射頻版圖IC后仿真注意：
點擊 Run PEX，啟動Calibre xRC 的GUI，如圖下圖所示。Outputs 菜單中的Extraction Type 里，第一項通常選擇Transistor Level 或Gate Level，分別代表晶體管級提取和門級提取。第二項可以選擇R+C+CC，R+C，R，C+CC，其中R代表寄生電阻，C 代表本征寄生電容，CC 代表耦合電容。第三項可以選擇NoInductance，L 或L+M，分別代表不提取電感，只提取自感和提取自感與互感。這些設置由電路圖的規模和提取的精度而定。在Format 一欄中，可以選擇SPECTRE，ELDO，HSPICE 等網表形式，也可以選擇Calibre xRC 提供的CALIBREVIEW 形式。本文中選擇CALIBREVIEW 形式。UseNames From 可以根據需要選擇SCHEMATIC 或LAYOUT。
設置完畢后，點擊 Run PEX，開始寄生參量提取。通常，Calibre xRC 先執行LVS，之后提取寄生參量，最后將電路圖中的原有的器件和提取出的寄生電容，電阻和電感反饋到一新生成的帶寄生信息的電路圖中。PEX 完成后，彈出如下對話框：
Output Library 為輸出電路的library，自動生成。
Cellmap File 一般庫中已經存在，可以找到其相應的路勁加入。
Calibre View Name 可以自己隨便命名，只是在后仿真時候應該調用相應的名字。下面會講到。
我們需要特比注意的是RF 器件與一般的MOS 器件不同，這類器件的模型是代工廠經過實際測量得到的參數，在spice model 中通過子電路表示。因此，它的模型中已經包含了器件的寄生信息。而且，由于這類器件的面積通常較大，其中的寄生電容和寄生電阻值是相當可觀的。比如，在設計中，所示的每個RFMOSFET 的寬和長分別為50um 和0.24um，每個器件包含10個finger。如果工具對RF 器件的內部也進行提取，將會對導致器件的寄生電容和電阻重復提取。為了確保提取正確，Calibre xRC 提供一種稱為“黑盒”提取的方法，可以將指定的器件（通常是RF 器件）看作理想器件。對其內部的節點之間的寄生電容和寄生電阻不再提取。
具體步驟如下：首先，先定義xcell 文件，例如；
pmoscap_rf* pmoscap_rf moscap_rf18* moscap_rf18 moscap_rf18_nw* moscap_rf18_nw moscap_rf25* moscap_rf25 nmos_rf* nmos_rf nmos_rf_18* nmos_rf_18 nmos_rf_18_nodnw* nmos_rf_18_nodnw nmos_rf_25* nmos_rf_25 nmos_rf_hvt_nodnw* nmos_rf_hvt_nodnw nmos_rf_lvt* nmos_rf_lvt nmos_rf_lvt_nodnw* nmos_rf_lvt_nodnw nmos_rf_mlvt* nmos_rf_mlvt nnmos_rf_nodnw* nmos_rf_nodnw pmos_rf* pmos_rf ??????????
左邊是版圖單元的名稱，右邊是電路圖單元的名稱。其中所指定的器件版圖和電路圖必須是單獨的單元。通過這種方式定義版圖和原理圖單元的對應關系，以及提取寄生時所需要屏蔽的版圖單元。其次，在XRC rule 中添加PEX IDEALXCELL YES 語句。最后，采用gate level 的方式進行寄生參量提取，確保工具將RF 器件識別為一子電路。如果采用GUI 的方式，選擇gate level 提取，而不是transistor level 級提取。同時在input 選項中的已經建立的xcell文件
在設置好以后點擊RUN PEX,接下去和沒有使用xcell時候一樣。
【4】Monte Carlo仿真(簡稱MC)參考<
“Specifying the Characteristics of a Statistical Analysis” on page 86 “Selecting Signals and Expressions to Analyze” on page 88 “Defining Correlations” on page 98
“Starting and Stopping the Analysis” on page 99
“Saving and Restoring a Statistical Analysis Session” on page 101
具體：打開ADE仿真環境，點擊Tools----Monte Carto
出現Analog Statistical Analysis對話框
1.Specify the Number of Runs for this statistical analysis.2.Specify the Starting Run #.3.Choose the type of Analysis Variation.?Process Only ?Mismatch Only ?Process Variation and Mismatch 4.Choose a parameter to sweep in an inner loop 5.Selecting Signals and Expressions to Analyze 在ADE中產生netlist：
然后根據要求加入統計分析的內容。上例中加入了工藝參數dtxo_n_18的process和mismatch的統計分析。
點擊Simulation---Run。
Run 完成后，在icfb對話框中會出現 Simulation completed successfully 和Monte Carlo Simulation completed successfully 的字樣。查看仿真結果：
點擊Results---Plot---Curves：
點擊Results---Print---Iteration vs.Value….：
點擊Results—Plot—Histogram:查看變量的直方圖分布。
以上Analysis Variation {Process Only},也可以設置為 {Mismatch Only} 如下： 定義器件之間相關性：Simulation---Define Correlations…..還可以選擇Analysis Variation 為{Process & Mismatch}進行仿真
第四篇：如何成為一名IC設計工程師
如何成為一名IC設計師
IC設計不同于一般的板級電子設計，由于流片的投資更大，復雜度更高，系統性更強，所以學習起來也有些更有意思的地方。
那么如何才能成為一個優秀的IC設計工程師？
首先，作為初學者，需要了解的是IC設計的基本流程。應該做到以下幾點：基本清楚系統、前端、后端設計和驗證的過程，IC設計同半導體物理、通信或多媒體系統設計之間的關系，了解數字電路、混合信號的基本設計過程，弄清楚ASIC，COT這些基本的行業模式。竊以為這點對于培養興趣，建立自己未來的技術生涯規劃是十分重要的。學習基本的設計知識，建議讀一下臺灣CIC的一些設計教材，很多都是經典的總結。
EDA技術的學習：對于IC設計者來說，EDA工具意義重大，透過EDA工具商的推介，能夠了解到新的設計理念。國內不少IC設計者，是單純從EDA的角度被帶入IC設計領域的，也有很多的設計者在沒有接觸到深亞微米工藝的時候，也是通過EDA廠家的推廣培訓建立基本概念。同時，對一些高難度的設計，識別和選擇工具也是十分重要的。如果你希望有較高的設計水平，積累經驗是一個必需的過程。經驗積累的效率是有可能提高的。以下幾點可以參考：
1.學習借鑒一些經典設計，其中的許多細節是使你的設計成為產品時必需注意的。有些可能是為了適應工藝參數的變化，有些可能是為了加速開關過程，有些可能是為了保證系統的穩定性等。通過訪真細細觀察這些細節，既有收益，也會有樂趣。項目組之間，尤其是項目組成員之間經常交流，可避免犯同樣錯誤。
2.當你初步完成一項設計的時侯，應當做幾項檢查：了解芯片生產廠的工藝，器件模型參數的變化，并據此確定進行參數掃描仿真的范圍。了解所設計產品的實際使用環境，正確設置系統仿真的輸入條件及負載模型。嚴格執行設計規則和流程對減少設計錯誤也很有幫助。
3.另外，你需要知識的交流，要重視同前端或系統的交流，深刻理解設計的約束條件。作為初學者，往往不太清楚系統，除了通過設計文檔和會議交流來理解自己的設計任務規范，同系統和前端的溝通是IC設計必不可少的。所謂設計技巧，都是在明了約束條件的基礎上而言的，系統或前端的設計工程師，往往能夠給初學者很多指導性的意見。
4.查文獻資料是一個好方法。多上一些比較優秀的電子網站，如中國電子市場網、中電網、電子工程師社區。這對你的提高將會有很大的幫助。另外同“老師傅”一同做項目積累經驗也較快。如果有機會參加一些有很好設計背景的人做的培訓，最好是互動式的，也會有較好的收獲。
5.重視同后端和加工線的交流：IC設計的復雜度太高，除了借助EDA工具商的主動推介來建立概念之外，IC設計者還應該主動地同設計環節的上下游，如后端設計服務或加工服務的工程師，工藝工程師之間進行主動溝通和學習。對于初學者來說，后端加工廠家往往能夠為他們帶來一些經典的基本理念，一些不能犯的錯誤等基本戒條。一些好的后端服務公司，不僅能提供十分嚴格的Design Kit，還能夠給出混合信號設計方面十分有益的指導，幫助初學者走好起步之路。加工方面的知識，對于IC設計的“產品化”更是十分關鍵。
6.重視驗證和測試，做一個“偏執狂”：IC設計的風險比板級電子設計來的更大，因此試驗的機會十分寶貴，“偏執狂”的精神，對IC設計的成功來說十分關鍵。除了依靠公司成熟的設計環境，Design Kit和體制的規范來保證成功之外，對驗證的重視和深刻理解，是一個IC設計者能否經受壓力和享受成功十分關鍵的部分。由于流片的機會相對不多，因此找機會更多地參與和理解測試，對產品成功和失敗的認真總結與分析，是一個IC設計者成長的必經之路。
7.同行交流以及工作環境的重要性：IC設計的復雜性和技術的快速發展，使得同行之間的交流十分關鍵，多參與一些適合自己水平的討論組和行業會議，對提高水平也是十分有益的。通過同行之間的交流，還可以發現環境對于IC設計水平的重要影響。公司的財力，產品的方向，項目的難度，很大程度上能夠影響到一個設計者能夠達到的最高水平。辯證地認識自己的技術提高和環境之間的相互關系，將是國內的設計者在一定的階段會遇到的問題。
IC設計工程師職位檔案 職位描述：
1.同設計人員一起共同負責產品的定義與開發，按項目進度完成工作；
2.負責電路結構設計，設計文檔描述、仿真及驗證；
3.負責和后端工程師以及測試工程師接口，保證芯片順利地tapeout；
4.支持產品的測試與調試、失效分析。入職要求：
1.電子工程、通信、微電子、電子電機等相關專業本科或本科以上學歷；
2.有至少二年以上IC設計工作經驗，有成功的tapeout經驗；
3.了解數字設計流程，熟悉邏輯設計，熟悉專項語言；
4.熟練掌握ASIC EDA綜合，能熟練使用EDA設計和仿真工具，如Cadence NC-Sim, Synopsys DC, PT,等；
5.具有豐富的script經驗（TCL, Perl, C shell等）；
6.良好的英語書面寫作能力對申請資深職位者要求良好的英語口語溝通技巧；
7.具有快速學習能力，有良好的團隊合作精神、協調溝通能力及工作主動性。
數字IC設計工程師任職資格：
一、熟悉集成電路設計流程、方法和工具；
二、精通Verilog/VHDL語言，能夠根據設計要求編寫代碼，并進行仿真驗證；
三、熟悉Unix/Linux操作系統和主流EDA軟件，完成仿真、綜合、時序分析及形式驗證；
四、熟悉FPGA開發流程，能夠熟練使用FPGA開發工具，有基于FPGA的數字系統設計與調試經驗；
五、有基于IC存儲器(EE/Flash)的ASIC設計經驗和成功Tapeout經驗者優先；
六、有MCU設計經驗或基于MCU內核的產品設計經驗者優先；
七、具有較強的獨立工作能力、良好的溝通能力和團隊協作精神；
八、微電子或相關專業本科（兩年以上相關工作經驗），碩士。
崗位職責：
一、定義和設計模塊結構并編寫design spec和test plan；
二、使用Verilog/VHDL編寫邏輯模塊的RTL級代碼；
三、編寫測試向量對模塊進行仿真驗證；
四、搭建FPGA測試平臺進行芯片級測試驗證；
五、進行數字模塊的芯片綜合和時序分析；
六、輔助全芯片系統設計、混合仿真；
七、協助版圖設計，指導數字布局布線，進行后端功能和時序驗證；
八、協助測試工程師完成芯片測試和驗證工作；
九、編寫完整的設計和驗證報告。
第五篇：2018成都鐵路局招聘筆試,基礎內容匯總
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2018成都鐵路局招聘筆試，基礎內容匯總
成都鐵路局招聘進入筆試環節，很多人不了解成鐵筆試，不知到如何復習，考試會考哪些內容，中公國企為大家整理了筆試的基礎內容的匯總，大家及時看一下，會對自己筆試有一定幫助。
1、什么是鐵路信息化？
鐵路信息化是鐵路現代化的重要標志，增強市場競爭能力的手段。實現信息化，也就是過去我們經常所謂實現自動化的同一概念；信息化更貼近于充分利用現代化技術和資源，加快實現鐵路現代化的步伐。采用先進的計算機和網絡技術，廣泛開發和充分利用信息資源，加快以鐵路綜合運營管理信息系統為核心的信息化建設，逐步實現鐵路信息化是鐵路主要技術政策中規定要實現的奮斗目標。
2、什么是“網運”分離？
網運分離是我國鐵路管理體制改革中將要邁出的重要一步。現在我國的鐵路管理體制，建立在政企不分的基礎上，在實現政企分開的過程中，日益暴露了它的不足之處，嚴重阻礙經營體制的進一步發展。網運分離的基本原則是鐵路的運營管理，和基礎設施的建設、維修完全分開，企業的生存和發展完整地引入市場競爭；路網設施完整地實行資產經營，有償使用。這樣運輸業務由客運和貨運公司按照市場經濟要求，自主經營，公平競爭。路網對各項設備(路網)建設，可以大力吸收社會投入，對推動國民經濟發展的項目以政府投資為主，用線路使用費的收入進行內部調整，通過獨立經濟核算，提高資產的利用效益。
總之網運分離是鐵路體制改革中重要的步驟，是實現與世界鐵路管理體制并軌的重要措施。
3、什么是鐵路信號？
鐵路信號是保證鐵路行車安全，準確地組織列車運行及調車工作的重要工具。信號分為視覺信號與聽覺信號兩大類；目前鐵路上采用的主要信號都是視覺信號。信號又可依其構造形式，布置和用途分為固定信號、移動信號、機車信號、手信號和信號表示器及信號標志等。信號顯示以不同的顏色表示其含義，如紅色
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表示停車；黃色表示注意，按規定減速；綠色表示按規定速度運行，另外在調車信號中還有藍色、白色等顯示。信號又以組合不同顏色的公同顯示，表示不同的含義，如進站信號多為四顯示，分別表示不同的進站速度和經路，是否停車等。自動閉塞區間信號則顯示前方幾個區間的空閑狀態。
4、列車運行圖的意義和作用？
鐵路運輸是一個多專業系統密切配合，協同動作的聯動機，列車運行圖就是綜合各專業部門的設備狀態、技術條件、規劃出各部門協調動作，有序進行各項作業過程，按約定的時間和位置，準確無誤地完成旅客和貨物運輸任務。可以說列車運行圖是行車組織的基礎，是鐵路運輸工作的綜合計劃。
列車運行圖規定列車區間的運行時分，車站的到達、會車和發車的間隔時間，追蹤列車的間隔，中間站的停留時分，機車在機務段所在站的停留時間，和列車在技術站的技術作業時間等；因此凡與鐵路行車有關各部門的工作計劃，都要圍繞運行圖來制訂。所以列車運行圖在鐵路運輸工作中，起著十分重要地作用。
5、車輛的配屬和檢修？
車輛是鐵路運輸的主要工具，基本分為客車和貨車兩大類，由車輛段負責鐵路車輛的日常維修、保養和定期檢修。根據目前的各項規定，客車分別配屬于各車輛段，按指定的線路運行，運用維修和管理，由配屬段負責。貨車除機保車和部分特種車外，無固定配屬段，其日常檢修和固障處理，由分布全路沿線的列檢所和站修所按規定程序處理；定期修理由列檢所按修程規定的日期，負責扣修到期的車輛，送段（廠）進行檢修。
6、機車信號的作用和分類？
機車司機室內的機車信號機及其附屬設備統稱機車信號。它能自動地反映列車運行前方地面信號的顯示狀態，因而可以提高效率，改善乘務員的勞動條件，保證行車安全。隨著機車信號的顯示正確率不斷提高，機車信號已由輔助信號逐步在某些高速運行的線路上過渡為主體信號，并與列車運行自動停車裝置配合使用，確保行車安全。
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機車信號分為連續式和接近連續式兩類，過去的點式機車信號已經淘汰不再應用。連續式用于自動閉塞區段；接近連續式則用于半自動閉塞區段。
7、列車的定義、種類和等級？
在鐵路線路上，按規定編成的車列，并掛有機車和規定的列車標志稱為列車。單機、動車，重型軌道車，雖不完全具備列車的條件，在按規定手續發往區間時亦按列車辦理。
列車按運輸性質和不同需要，分為旅客列車和貨物列車兩大類，均根據運輸任務的輕重緩急分若干等級，其中旅客列車分國際、快速、特快、旅游、快客、普客、市郊等，還有混合列車也按旅客列車辦理。貨物列車有直達、直通、區段、摘掛、沿另及小運轉等。行包專列按貨物列車辦理。此外軍用列車，路用列車以及其他特種用途列車，其等級在編成后，由上級會同調度指定。
8、什么是列車進路？
列車進路即在接發列車時，列車需要經過和占用的途徑；按列車運行需要占用時的條件不同，分為接車進路，發車進路和通過進路。上述三種經路，由列車經過車站的具體線路，和經過的道岔(直向或側向)組成。為確保列車進路的正確和安全，與進路有關的各項設備和信號，均必須保持在規定位置及狀態，并有相應的顯示，同時對進路的使用提出相應的條件。如接發列車必須在正線或到發線上辦理；客運列車必須接入固線路；掛有超限貨物的列車，應接入指定線路；通過列車應由正線通過等。為了保持列車進路的暢通，對列車進路經常占用的線路也做也做出了相應規定。
中公國企為大家整理的這些筆試基礎內容，老師為大家整理的這些內容，筆試一定要及時復習，要不然考試很難通過，因為筆試這些內容比較多，大家一定要很好的努力復習。
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