第一篇：基于FPGA的數(shù)字電子時(shí)鐘設(shè)計(jì)與實(shí)現(xiàn)（范文模版）

《數(shù)字電子技術(shù)》課程設(shè)計(jì)

設(shè)計(jì)題目：基于FPGA的數(shù)字電子時(shí)鐘設(shè)計(jì)與實(shí)現(xiàn)

系 部： 電子與信息工程系 專(zhuān)業(yè)班級(jí)： 電子信息工程08秋（1）班 小組成員： 胡修遠(yuǎn) 學(xué) 號(hào)： 08031145 指導(dǎo)教師 ： 陶亞雄 周麗婕

完成日期： 2012年 1 月

目錄

一、所用設(shè)備與器材................................................1 1.1儀器設(shè)備...................................................1 二．系統(tǒng)方案......................................................1 2.1 設(shè)計(jì)思想..................................................1 2.1.1課題背景........................................1 2.1.2 Quartus II軟件.................................3 2.2工作原理及系統(tǒng)框圖.........................................8 三．軟件方案......................................................9 3.1 程序流程圖................................................9 3.1.1 24進(jìn)制........................................9 3.1.2 10進(jìn)制流程圖.................................10 3.1.3 6進(jìn)制........................................11 3.1.4 60進(jìn)制.......................................11 3.1.5 from0to9......................................12 3.1.6 分頻模塊.......................................12 3.1.7 總流程圖.......................................13 3.2 程序清單.................................................14 3.2.1頭文件complete_clock程序......................14 3.2.2 counter24程序.................................15 3.2.3 counter60程序.................................15 3.2.4 from0to9程序..................................16 3.2.5 counter6程序..................................17 3.2.6 counter10程序.................................17 3.2.7 分頻程序.......................................17 3.2.8 校時(shí)模塊程序...................................18 四．調(diào)試及結(jié)果...................................................18

4.1 模塊仿真.................................................18 4.1.1 counter10模塊仿真.............................18 4.1.2 counter24模塊仿真.............................19 4.1.3 counter60模塊仿真.............................19 4.1.4 分頻模塊仿真...................................19 4.1.5 top_clock計(jì)時(shí)模塊仿真.........................19 4.2 程序下載.................................................20 4.3分析運(yùn)行結(jié)果..............................................21 4.3.1 設(shè)計(jì)總結(jié).......................................21 4.3.2 心得體會(huì).......................................21 4.3.3 致謝...........................................22

2012.1

上海師范大學(xué)天華學(xué)院電信系數(shù)字集成器件與應(yīng)用專(zhuān)業(yè)課程設(shè)計(jì)

一、所用設(shè)備與器材

1.1儀器設(shè)備

使用儀器設(shè)備有FPGA DE2-70開(kāi)發(fā)板、PC機(jī)、信號(hào)發(fā)生器。

圖1 FPGA DE2-70開(kāi)發(fā)板圖

二．系統(tǒng)方案

2.1 設(shè)計(jì)思想

利用數(shù)字電子技術(shù)、EDA設(shè)計(jì)方法、FPGA等技術(shù)，設(shè)計(jì)、仿真并實(shí)現(xiàn)一個(gè)基于FPGA的數(shù)字電子時(shí)鐘基本功能，其基本組成框圖如圖1所示，振蕩器采用ALTERA的DE2-70實(shí)驗(yàn)板的50MHz輸出，分頻器將50MHz的方波進(jìn)行分頻進(jìn)而得到1Hz的標(biāo)準(zhǔn)秒脈沖，時(shí)、分、秒計(jì)時(shí)模塊分別由二十四進(jìn)制時(shí)計(jì)數(shù)器、六十進(jìn)制分計(jì)數(shù)器和六十進(jìn)制秒計(jì)數(shù)器完成，校時(shí)模塊完成時(shí)和分的校正。擴(kuò)展功能設(shè)計(jì)為倒計(jì)時(shí)功能，從59分55秒至59分59秒，每秒亮一盞燈報(bào)時(shí)。

2.1.1課題背景

20世紀(jì)末，電子技術(shù)獲得了飛速的發(fā)展，在其推動(dòng)下，現(xiàn)代電子產(chǎn)品幾乎滲透了社會(huì)的各個(gè)領(lǐng)域，有力的推動(dòng)了社會(huì)生產(chǎn)力的發(fā)展和社會(huì)信息化程度的提高，同時(shí)也使現(xiàn)代電子產(chǎn)品性能更進(jìn)一步，產(chǎn)品更新?lián)Q代的節(jié)奏也越來(lái)越快。

20世紀(jì)80年代末，出現(xiàn)了FPGA(Field Progrommable Gate Array)，CAE和CAD技術(shù)的應(yīng)用更為廣泛，它們?cè)赑CB設(shè)計(jì)的原理圖輸入，自動(dòng)布局布線(xiàn)及PCB分析，以及邏輯設(shè)計(jì)，邏輯仿真布爾綜合和化簡(jiǎn)等方面擔(dān)任了重要的角色，2012.1

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為電子設(shè)計(jì)自動(dòng)化必須解決的電路建模，標(biāo)準(zhǔn)文檔及仿真測(cè)試奠定了基礎(chǔ)。硬件描述語(yǔ)言是EDA技術(shù)的重要組成部分，VHDL是作為電子設(shè)計(jì)主流硬件的描述語(yǔ)言。本論文就是應(yīng)用VHDL語(yǔ)言來(lái)實(shí)現(xiàn)秒表的電路設(shè)計(jì)。VHDL語(yǔ)言是標(biāo)準(zhǔn)硬件描述語(yǔ)言，它的特點(diǎn)就是能形式化抽樣表示電路結(jié)構(gòu)及行為，支持邏輯設(shè)計(jì)中層次領(lǐng)域的描述，借用了高級(jí)語(yǔ)言的精巧結(jié)構(gòu)簡(jiǎn)化電路描述，具有電路模擬與驗(yàn)證及保證設(shè)計(jì)的正確性，支持電路由高層向底層的綜合變換，便于文檔管理，易于理解和設(shè)計(jì)重用。

EDA技術(shù)是在電子CAD技術(shù)基礎(chǔ)上發(fā)展起來(lái)的計(jì)算機(jī)軟件系統(tǒng)，是指以計(jì)算機(jī)為工作平臺(tái)，融合了應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、信息處理及智能化技術(shù)的最新成果，進(jìn)行電子產(chǎn)品的自動(dòng)設(shè)計(jì)。

利用EDA工具，電子設(shè)計(jì)師可以從概念、算法、協(xié)議等開(kāi)始設(shè)計(jì)電子系統(tǒng)，大量工作可以通過(guò)計(jì)算機(jī)完成，并可以將電子產(chǎn)品從電路設(shè)計(jì)、性能分析到設(shè)計(jì)出IC版圖或PCB版圖的整個(gè)過(guò)程在計(jì)算機(jī)上自動(dòng)處理完成。

現(xiàn)在對(duì)EDA的概念或范疇用得很寬。包括在機(jī)械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個(gè)領(lǐng)域，都有EDA的應(yīng)用。目前EDA 技術(shù)已在各大公司、企事業(yè)單位和科研教學(xué)部門(mén)廣泛使用。例如在飛機(jī)制造過(guò)程中，從設(shè)計(jì)、性能測(cè)試及特性分析直到飛行模擬，都可能涉及到EDA技術(shù)。本文所指的EDA技術(shù)，主要針對(duì)電子電路設(shè)計(jì)、PCB設(shè)計(jì)和IC設(shè)計(jì)。EDA 設(shè)計(jì)可分為系統(tǒng)級(jí)、電路級(jí)和物理實(shí)現(xiàn)級(jí)。

用VHDL語(yǔ)言開(kāi)發(fā)的流程:（1）文本編輯：用任何文本編輯器都可以進(jìn)行，也可以用專(zhuān)用的HDL編輯環(huán)境。通常VHDL文件保存為.vhd文件。

（2）功能仿真：將文件調(diào)入HDL仿真軟件進(jìn)行功能仿真，檢查邏輯功能是否正確（也叫前仿真，對(duì)簡(jiǎn)單的設(shè)計(jì)可以跳過(guò)這一步，只在布線(xiàn)完成以后，進(jìn)行時(shí)序仿真）。

（3）邏輯綜合：將源文件調(diào)入邏輯綜合軟件進(jìn)行綜合，即把語(yǔ)言綜合成最簡(jiǎn)的布爾表達(dá)式和信號(hào)的連接關(guān)系。邏輯綜合軟件會(huì)生成.edf（edif）的EDA工業(yè)標(biāo)準(zhǔn)文件。

（4）布局布線(xiàn)：將.edf文件調(diào)入PLD廠(chǎng)家提供的軟件中進(jìn)行布線(xiàn)，即把設(shè)計(jì)好的邏輯安放到PLD/FPGA內(nèi)。2012.1

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3（5）編程下載：確認(rèn)仿真無(wú)誤后，將文件下載到芯片中。

本設(shè)計(jì)為一個(gè)多功能的數(shù)字鐘，具有時(shí)、分、秒計(jì)數(shù)顯示功能，以24小時(shí)的循環(huán)計(jì)數(shù)：具有校對(duì)功能。本設(shè)計(jì)采用EDA技術(shù)，以硬件描述語(yǔ)言VHDL為系統(tǒng)邏輯描述手段設(shè)計(jì)文件，在Quartus ?工具軟件下，采用自頂向下的設(shè)計(jì)方式，由各個(gè)基本模塊共同構(gòu)建了一個(gè)基本FPGA的數(shù)字鐘。

系統(tǒng)主芯片采用EP2C70F896C6，有時(shí)鐘模塊、控制模塊、計(jì)時(shí)模塊、數(shù)據(jù)譯碼模塊、顯示以及報(bào)時(shí)模塊組成。經(jīng)編譯和仿真所設(shè)計(jì)的程序，在可編程邏輯器件上下載驗(yàn)證，本系統(tǒng)能夠完成時(shí)、分、秒的分別顯示，由按鍵輸入進(jìn)行數(shù)字鐘的校時(shí)、清零、啟停功能。

隨著電子技術(shù)的發(fā)展，數(shù)字電路朝著速度快、容量大、體積小、重量輕的方向發(fā)展。人們對(duì)時(shí)間計(jì)量的精度要求越來(lái)越高，鐘表的數(shù)字化給人們生產(chǎn)生活帶來(lái)了極大的方便。數(shù)字鐘是一種用數(shù)字電路技術(shù)實(shí)現(xiàn)時(shí)、分、秒計(jì)時(shí)的裝置，與機(jī)械式時(shí)鐘相比具有更高的準(zhǔn)確性和直觀(guān)性，且無(wú)機(jī)械裝置，具有更更長(zhǎng)的使用壽命，因此得到了廣泛的使用。

本次設(shè)計(jì)以數(shù)字電子為主，實(shí)現(xiàn)對(duì)時(shí)、分、秒數(shù)字顯示的計(jì)時(shí)裝置,周期為24小時(shí)，顯示滿(mǎn)刻度為23時(shí)59分59秒，并具有校時(shí)功能和報(bào)時(shí)功能的數(shù)字電子鐘。課程設(shè)計(jì)所采用的開(kāi)發(fā)平臺(tái)：Quartus II是可編程片上系統(tǒng)的綜合性設(shè)計(jì)環(huán)境，它支持CPLD和FPGA器件的開(kāi)發(fā)。FPGA(Field Programmable Gate Array）現(xiàn)場(chǎng)可編程門(mén)陣列，內(nèi)部主要由許多可編程邏輯模塊組成，靠縱橫交錯(cuò)的分布式可編程互連線(xiàn)連接起來(lái)，可構(gòu)成極其復(fù)雜的邏輯電路。本次課程設(shè)計(jì)所采用的FPGA芯片 Cyclone II系列的EP2C70F896C6。

2.1.2 Quartus II軟件

Quartus II 是Altera公司的綜合性PLD開(kāi)發(fā)軟件，支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)程。Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl腳本完成設(shè)計(jì)流程外，提供了完善的用戶(hù)圖形界面設(shè)計(jì)方式。具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點(diǎn)。

Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模塊庫(kù)，使用戶(hù)可以充分利用成熟的模塊，簡(jiǎn)化了設(shè)計(jì)的復(fù)雜性、加快了 2012.1

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設(shè)計(jì)速度。對(duì)第三方EDA工具的良好支持也使用戶(hù)可以在設(shè)計(jì)流程的各個(gè)階段使用熟悉的第三方EDA工具。

Quartus II使用基本流程如下： 1.打開(kāi)Quartus II軟件，創(chuàng)建工程

a.點(diǎn)擊工具欄File，利用創(chuàng)建工程向?qū)В∟ew Project Wizard）創(chuàng)建新工程。

圖2 新建工程圖

b.工程目錄為c:altera71sp1quartus（路徑中不能包含中文，不能建立在桌面上），工程名稱(chēng)以及頂層設(shè)計(jì)實(shí)體為counter10（以英文字母開(kāi)頭）。

圖3 創(chuàng)建路徑圖

c.選擇與開(kāi)發(fā)板上芯片型號(hào)對(duì)應(yīng)的器件。硬件選cycloneⅡ EP2C70F896C6。

圖4 芯片選擇圖

d.進(jìn)入第三方EDA工具選擇窗口，在此可以選擇使用第三方的EDA工具，如一些布局布線(xiàn)、綜合、仿真軟件。

e.確認(rèn)無(wú)誤后，單擊Finsh完成工程創(chuàng)建。2012.1

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f.工程創(chuàng)建成功后，在【Project Navigator】（資源管理窗口）顯示當(dāng)前工程的層次、文件和設(shè)計(jì)單元。

g.執(zhí)行File—New—Design Files—verilog HDL File，建立原理圖文件。

圖5 原理圖文件建立圖

h.完成后點(diǎn)擊File----save as，保存到c:altera71sp1quartus目錄下。i.使用文本編輯器輸入源碼，完成原理圖編譯。

j.編譯工程，執(zhí)行Processing—start—start Analysis&Elaboration進(jìn)行編譯，分析檢查輸入文件是否有錯(cuò)誤。2．創(chuàng)建仿真波形文件

a.點(diǎn)擊New—Vector Waveform File—save as

圖6 新建仿真波形文件圖

b.在Name框圖中右擊鼠標(biāo)，Insert—Insert Node or Bus—Node Finder—在Filter中選擇Pinns：all，點(diǎn)擊list，點(diǎn)擊“》”將左側(cè)列表中的內(nèi)容移動(dòng)到右側(cè)列表中。2012.1

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圖7 插入管腳圖

c.在CP上右擊選擇value，選擇時(shí)鐘脈沖信號(hào)clock（周期可自行設(shè)置）。EN和nCR都選擇高電平（Forcing High）。

圖8 輸入信號(hào)賦值

d.選擇Assignments—Settings設(shè)置—simulater settings—模式mode選擇功能型Functional e.選擇Processing—generate functional simulation netlist生成功能網(wǎng)表

圖9 生成功能網(wǎng)表圖

f.點(diǎn)擊波形仿真的快捷鍵，進(jìn)行波形的仿真。

g.分別給EN和nCR不同的電平信號(hào)，觀(guān)察分析波形的變化。2012.1

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圖10 EN=1 nCR=1

圖11 EN=0 nCR=1

圖12 EN=1 nCR=0 2012.1

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圖13 EN=0 nCR=0

圖14 EN脈沖 nCR=1

2.2工作原理及系統(tǒng)框圖

利用數(shù)字電子技術(shù)、EDA設(shè)計(jì)方法、FPGA等技術(shù)，設(shè)計(jì)、仿真并實(shí)現(xiàn)一個(gè)基于FPGA的數(shù)字電子時(shí)鐘基本功能，其基本組成框圖如圖1所示，振蕩器采用ALTERA的DE2-70實(shí)驗(yàn)板的50MHz輸出，分頻器將50MHz的方波進(jìn)行分頻進(jìn)而得到1Hz的標(biāo)準(zhǔn)秒脈沖，時(shí)、分、秒計(jì)時(shí)模塊分別由二十四進(jìn)制時(shí)計(jì)數(shù)器、六十進(jìn)制分計(jì)數(shù)器和六十進(jìn)制秒計(jì)數(shù)器完成，校時(shí)模塊完成時(shí)和分的校正。電子時(shí)鐘擴(kuò)展功能為倒計(jì)時(shí)流水燈。數(shù)字電子鐘的電路組成框圖片如下圖: 2012.1

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多功能數(shù)字鐘頂層模塊振蕩器校時(shí)電路倒計(jì)時(shí)模塊分頻器CP 1Hz時(shí)計(jì)數(shù)器（24進(jìn)制）分計(jì)數(shù)器（60進(jìn)制）秒計(jì)數(shù)器（60進(jìn)制）時(shí)譯碼顯示6計(jì)數(shù)器10計(jì)數(shù)器分譯碼顯示6計(jì)數(shù)器10計(jì)數(shù)器分譯碼顯示 圖15 系統(tǒng)框圖

1.數(shù)字鐘電路系統(tǒng)由主體電路和擴(kuò)展電路兩大部分所組成。

2.數(shù)字電子時(shí)鐘電路具有時(shí)、分、秒計(jì)時(shí)，秒計(jì)數(shù)器計(jì)滿(mǎn)60后向分計(jì)數(shù)器進(jìn)位，分計(jì)數(shù)器計(jì)滿(mǎn)60后向小時(shí)計(jì)數(shù)器進(jìn)位，小時(shí)計(jì)數(shù)器按照“24進(jìn)制”規(guī)律計(jì)數(shù)。

3.準(zhǔn)確計(jì)時(shí)，以數(shù)字形式顯示時(shí)、分、秒的時(shí)間，計(jì)數(shù)器的輸出經(jīng)譯碼器送顯示器。

4.具有分、時(shí)校正功能，校正輸入脈沖頻率為1Hz 5.復(fù)位功能，時(shí)、分、秒計(jì)時(shí)清零。

6.擴(kuò)展功能為：具有仿廣播電臺(tái)整點(diǎn)報(bào)時(shí)的功能，即每逢59分51秒、52秒、53秒、54秒、55秒及57秒，LED綠燈依此點(diǎn)亮，59分59秒時(shí)，LED紅燈亮，形成倒計(jì)時(shí)流水燈報(bào)時(shí)。

三．軟件方案

3.1 程序流程圖

3.1.1 24進(jìn)制

小時(shí)采用24進(jìn)制計(jì)時(shí)，當(dāng)CP↑，EN和nCR為高電平時(shí)計(jì)數(shù)，計(jì)數(shù)范圍為[0,23]，使能信號(hào)EN等于0時(shí)，計(jì)時(shí)器保持。當(dāng)高位大于2或高位等于2且低位大于3時(shí)，計(jì)時(shí)器清零，否則繼續(xù)計(jì)時(shí)。流程圖見(jiàn)下圖。2012.1

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開(kāi)始CP↑or nCR↓YnCR=0 ?YNNEN=0 ？YNNQH>2 or Q>23Y清零保持清零Q=Q+1 圖16 24進(jìn)制程序流程圖

3.1.2 10進(jìn)制流程圖

當(dāng)CP↑，EN和nCR為高電平時(shí)計(jì)數(shù)，計(jì)數(shù)范圍為[0,9]，使能信號(hào)EN等于0時(shí)，計(jì)時(shí)器保持。當(dāng)計(jì)時(shí)到9的時(shí)候，計(jì)時(shí)器清零，否則繼續(xù)計(jì)時(shí)。流程圖見(jiàn)下圖。

開(kāi)始CP↑or nCR↓YnCR=0 ?YNNNEN=0 ？YQ=9 ？Y清零保持清零NQ=Q+1

圖17 10進(jìn)制流程圖 2012.1

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3.1.3 6進(jìn)制

當(dāng)CP↑，EN和nCR為高電平時(shí)計(jì)數(shù)，計(jì)數(shù)范圍為[0,5]，使能信號(hào)EN等于0時(shí)，計(jì)時(shí)器保持。當(dāng)計(jì)時(shí)到5的時(shí)候，計(jì)時(shí)器清零，否則繼續(xù)計(jì)時(shí)。流程圖見(jiàn)下圖。

開(kāi)始CP↑or nCR↓YnCR=0 ?YNNNNEN=0 ？YQ=5 ?Y清零保持清零Q=Q+1 圖18 6進(jìn)制流程圖

3.1.4 60進(jìn)制

分、秒采用60進(jìn)制計(jì)時(shí)，當(dāng)CP↑，EN和nCR為高電平時(shí)計(jì)數(shù)，計(jì)數(shù)范圍為[0,59]，使能信號(hào)EN等于0時(shí)，計(jì)時(shí)器保持。當(dāng)個(gè)位等于9時(shí)向十位進(jìn)位；當(dāng)個(gè)位等于9十位等于5，計(jì)時(shí)器清零，否則繼續(xù)計(jì)時(shí)。流程圖見(jiàn)下圖。

開(kāi)始CP↑or nCR↓NnCR=0?NEN=0?Y個(gè)位Q1=9？NYQ2=Q2+1Q2=5?YQ1=9?NNN清零保持Q1=Q1+1Y清零Q1=Q1+1 圖19 60進(jìn)制流程圖 2012.1

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3.1.5 from0to9

數(shù)碼管有7段組成，分共陽(yáng)極和共陰極，本次設(shè)計(jì)采用共陽(yáng)極數(shù)碼管。當(dāng)輸入為低電平時(shí)，數(shù)碼管顯示；當(dāng)輸入為高電平時(shí)，數(shù)碼管不顯示。用這樣的方法輸入不同的高低信號(hào)控制數(shù)碼管的顯示。

HEX=7'b0000001HEX=1001111HEX=b0010010HEX=7'b0000110HEX=7'b1001100開(kāi)始Case DNHEX=7'b0100000HEX=7'b1111111HEX=7'b0001111HEX=7'b0000000HEX=7'b0000100顯示7顯示8顯示9顯示6YHEX=7'b0100100顯示5顯示0顯示1顯示2顯示3顯示4 圖20 from0to9流程圖

3.1.6 分頻模塊

開(kāi)始50MHz方波10^2分頻500KHz方波10^2分頻5KHz方波10^2分頻50Hz方波10^2分頻0.5Hz方波

圖21 分頻模塊流程圖 2012.1

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3.1.7 總流程圖

開(kāi)始開(kāi)始NCPCP↑↑or nCRor nCR↓↓Y分頻模塊YYNYAdjHrkey=1?AdjHrkey=1?NNN時(shí)低位時(shí)低位=9?=9?NYYAdjMinKey=1?AdjMinKey=1?YY低位清零高位進(jìn)位低位清零高位進(jìn)位N高位高位>2or>2or時(shí)時(shí)>23>23YNN分低位分低位=9=9？？NN清零清零YY秒低位秒低位=9=9？？NNNY低位清零高位進(jìn)位低位清零高位進(jìn)位YY低位計(jì)數(shù)低位計(jì)數(shù)低位計(jì)數(shù)低位計(jì)數(shù)YNY秒高位秒高位=5=5？？低位清零高位進(jìn)位低位清零高位進(jìn)位低位計(jì)數(shù)低位計(jì)數(shù)NYY高位高位=5=5？？NN秒高位清零，分低位進(jìn)位秒高位清零，分低位進(jìn)位高位計(jì)數(shù)高位計(jì)數(shù)清零清零Y高位計(jì)數(shù)高位計(jì)數(shù)N低位計(jì)數(shù)低位計(jì)數(shù)Y低位清零高位進(jìn)位低位清零高位進(jìn)位N分低位分低位=9=9？？NN分高位分高位=5=5？？YY高位計(jì)數(shù)高位計(jì)數(shù)Y分清零，時(shí)低位位進(jìn)位分清零，時(shí)低位位進(jìn)位低位清零高位進(jìn)位低位清零高位進(jìn)位Y時(shí)低位時(shí)低位=9=9？？NNNNYY高位高位>2or>2or時(shí)時(shí)>23>23清零清零低位計(jì)數(shù)低位計(jì)數(shù)

圖22 總流程圖 2012.1

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3.2 程序清單

3.2.1頭文件complete_clock程序

module complete_clock(HEX0,HEX1,HEX2,HEX3,HEX4,HEX5,_50MHzIn,_1Hz,_50Hz, _5KHz,_500KHz,AdjMinkey,AdjHrkey,nCR,Alarm,LED0,LED10,LED3,LED4,LED5,LED6,LED7,LED8,LED9)；

output [7:0] HEX0,HEX1,HEX2,HEX3,HEX4,HEX5;output Alarm,_1Hz,_50Hz,_5KHz,_500KHz;output LED0;output LED10;output LED3;output LED4;output LED5;output LED6;output LED7;output LED8;output LED9;wire [7:0] HEX0,HEX1,HEX2,HEX3,HEX4,HEX5;input nCR,_50MHzIn;wire _1Hz,_50Hz,_5KHz,_500KHz;wire LED0;wire LED10;wire LED3;wire LED4;wire LED5;wire LED6;wire LED7;wire LED8;wire LED9;input AdjMinkey,AdjHrkey;wire [7:0] Second,Minute,Hour;Divided_Frequency C1(_5KHz,_500KHz,nCR,_50MHzIn);//調(diào)用分頻模塊，輸入50MHz的頻率，經(jīng)兩次分頻后變?yōu)?KHz Divided_Frequency U0(_1Hz,_50Hz,nCR,_5KHz);//調(diào)用分頻模塊，輸入5KHz的頻率，經(jīng)

兩次分頻后變?yōu)?Hz top_clock U1(Hour,Minute,Second,_1Hz,nCR,AdjMinkey,AdjHrkey);//調(diào)用校時(shí)模塊，對(duì)時(shí)、分模塊進(jìn)行校時(shí) baoshi U2(Alarm_Ring,Minute,Second,_50Hz,_5KHz);assign Alarm=Alarm_Ring;assign LED0=({Minute,Second}==16'h5951);//定義LED0為59分51秒時(shí)燈亮 assign LED10=({Minute,Second}==16'h5952);//定義LED10為59分52秒時(shí)燈亮 assign LED3=({Minute,Second}==16'h5953);//定義LED3為59分53秒時(shí)燈亮 assign LED4=({Minute,Second}==16'h5954);//定義LED4為59分54秒時(shí)燈亮 assign LED5=({Minute,Second}==16'h5955);//定義LED5為59分55秒時(shí)燈亮 assign LED6=({Minute,Second}==16'h5956);//定義LED6為59分56秒時(shí)燈亮 2012.1

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assign LED7=({Minute,Second}==16'h5957);//定義LED7為59分57秒時(shí)燈亮 assign LED8=({Minute,Second}==16'h5958);//定義LED8為59分58秒時(shí)燈亮 assign LED9=({Minute,Second}==16'h5959);//定義LED9為59分59秒時(shí)燈亮 from0to9 U10(HEX0,Second[3:0]);//個(gè)位秒調(diào)用譯碼 from0to9 U9(HEX1,Second[7:4]);//十位秒調(diào)用譯碼 from0to9 U3(HEX2,Minute[3:0]);//個(gè)位分調(diào)用譯碼 from0to9 U4(HEX3,Minute[7:4]);//個(gè)位分調(diào)用譯碼 from0to9 U5(HEX4,Hour[3:0]);//個(gè)位時(shí)調(diào)用譯碼 from0to9 U6(HEX5,Hour[7:4]);//十位時(shí)調(diào)用譯碼 endmodule 3.2.2 counter24程序

module counter24(CntH,CntL,nCR,EN,CP);input CP,nCR,EN;output [3:0] CntH,CntL;reg [3:0] CntH,CntL;always @(posedge CP or negedge nCR)begin if(~nCR){CntH,CntL}<=8'h00;//當(dāng)nCR=0時(shí)，計(jì)時(shí)器清零

else if(~EN){CntH,CntL}<={CntH,CntL};//當(dāng)EN=0時(shí),停止計(jì)時(shí)，保持 else if((CntH>2)||(CntH>9)||((CntH==2)&&(CntL>=3))){CntH,CntL}<=8'h00;else if((CntH==2)&&(CntL<3))begin CntH<=CntH;CntL<=CntL+1'b1;end else if(CntL==9)begin CntH<=CntH+1'b1;CntL<=4'b0000;end else begin CntH<=CntH;CntL<=CntL+1'b1;end end Endmodule 3.2.3 counter60程序

module counter60(Q1,Q2,Q3,Q4,Q5,Q6,Cnt,Cnt1,Cnt24,nCR,EN,CP,LED,LED1,LED2);input CP,nCR,EN;output [7:0] Cnt;output [7:0] Cnt1;output [7:0] Cnt24;output [6:0] Q1;output [6:0] Q2;output [6:0] Q3;output [6:0] Q4;output [6:0] Q5;output [6:0] Q6;output LED;output LED1;output LED2;wire [7:0] Cnt;2012.1

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wire [7:0] Cnt1;wire [7:0] Cnt24;wire [6:0] Q1;wire [6:0] Q2;wire [6:0] Q3;wire [6:0] Q4;wire [6:0] Q5;wire [6:0] Q6;wire LED;wire LED1;wire LED2;wire ENP;wire ENP1;wire ENP2;wire ENP3;counter10 UC0(Cnt[3:0],nCR,EN,CP);counter6 UC1(Cnt[7:4],nCR,ENP,CP);counter10 UC2(Cnt1[3:0],nCR,ENP1,CP);counter6 UC3(Cnt1[7:4],nCR,ENP2,CP);counter24 UC4(Cnt24[7:4],Cnt24[3:0],nCR,ENP3,CP);assign ENP=(Cnt[3:0]==4'h9);assign ENP1=(Cnt==8'h59);assign ENP2=((Cnt1[3:0]==4'h9)&&(Cnt==8'h59));assign ENP3=((Cnt1==8'h59)&&(Cnt==8'h59));assign LED=~CP;assign LED1=~CP;assign LED2=~CP;from0to9 UC5(Q1,Cnt[3:0]);from0to9 UC6(Q2,Cnt[7:4]);from0to9 UC7(Q3,Cnt1[3:0]);from0to9 UC8(Q4,Cnt1[7:4]);from0to9 UC9(Q5,Cnt24[3:0]);from0to9 UC10(Q6,Cnt24[7:4]);Endmodule 3.2.4 from0to9程序

module from0to9(HEX,D);output [6:0] HEX;input [3:0] D;reg [6:0] HEX;always @(D)begin case(D)4'd0:{HEX[0],HEX[1],HEX[2],HEX[3],HEX[4],HEX[5],HEX[6]}=7'b0000001;4'd1:{HEX[0],HEX[1],HEX[2],HEX[3],HEX[4],HEX[5],HEX[6]}=7'b1001111;4'd2:{HEX[0],HEX[1],HEX[2],HEX[3],HEX[4],HEX[5],HEX[6]}=7'b0010010;2012.1

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4'd3:{HEX[0],HEX[1],HEX[2],HEX[3],HEX[4],HEX[5],HEX[6]}=7'b0000110;4'd4:{HEX[0],HEX[1],HEX[2],HEX[3],HEX[4],HEX[5],HEX[6]}=7'b1001100;4'd5:{HEX[0],HEX[1],HEX[2],HEX[3],HEX[4],HEX[5],HEX[6]}=7'b0100100;4'd6:{HEX[0],HEX[1],HEX[2],HEX[3],HEX[4],HEX[5],HEX[6]}=7'b0100000;4'd7:{HEX[0],HEX[1],HEX[2],HEX[3],HEX[4],HEX[5],HEX[6]}=7'b0001111;4'd8:{HEX[0],HEX[1],HEX[2],HEX[3],HEX[4],HEX[5],HEX[6]}=7'b0000000;4'd9:{HEX[0],HEX[1],HEX[2],HEX[3],HEX[4],HEX[5],HEX[6]}=7'b0000100;default:{HEX[0],HEX[1],HEX[2],HEX[3],HEX[4],HEX[5],HEX[6]}=7'b1111111;endcase end endmodule 3.2.5 counter6程序

module counter6(Q,nCR,EN,CP);input CP,nCR,EN;output [3:0] Q;reg [3:0] Q;always @(posedge CP or negedge nCR)begin if(~nCR)Q<=4'b0000;//當(dāng)nCR=0時(shí)，計(jì)時(shí)器清零 else if(~EN)Q<=Q;//當(dāng)EN=0時(shí),停止計(jì)時(shí)，保持 else if(Q==4'b0101)Q<=4'b0000;else Q<=Q+1'b1;//計(jì)時(shí)器正常計(jì)時(shí) end Endmodule 3.2.6 counter10程序

module counter10(Q,nCR,EN,CP);input CP,nCR,EN;output [3:0] Q;reg [3:0] Q;always @(posedge CP or negedge nCR)begin if(~nCR)Q<=4'b0000;//當(dāng)nCR=0時(shí)，計(jì)時(shí)器清零 else if(~EN)Q<=Q;//當(dāng)EN=0時(shí),停止計(jì)時(shí)，保持 else if(Q==4'b1001)Q<=4'b0000;else Q<=Q+1'b1;//計(jì)時(shí)器正常計(jì)時(shí) end Endmodule 3.2.7 分頻程序

module Divided_Frequency(_1HzOut,nCR,_5kHzIN);input _5kHzIN,nCR;output _1HzOut;supply1 Vdd;//定義 Vdd 是高電平

wire [15:0] Q;//計(jì)時(shí)器的輸出信號(hào)(中間變量)wire EN1,EN2,EN3;// 計(jì)時(shí)器的使能信號(hào)(中間變量)counter10 DU0(Q[3:0],nCR,Vdd,_5kHzIN);//調(diào)用十進(jìn)制 2012.1

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counter10 DU1(Q[7:4],nCR,EN1,_5kHzIN);counter10 DU2(Q[11:8],nCR,EN2,_5kHzIN);counter10 DU3(Q[15:12],nCR,EN3,_5kHzIN);assign EN1=(Q[3:0]==4'h9);assign EN2=(Q[7:4]==4'h9)&(Q[3:0]==4'h9);assign EN3=(Q[11:8]==4'h9)&(Q[7:4]==4'h9)&(Q[3:0]==4'h9);assign _1HzOut=Q[15];//assign _500HzOut=Q[0];endmodule 3.2.8 校時(shí)模塊程序

module top_clock(Second,Minute,Hour,_1Hz,nCR,AdjMinKey,AdjHrkey);input _1Hz,nCR,AdjMinKey,AdjHrkey;output [7:0] Second,Minute,Hour;wire [7:0] Hour,Minute,Second;supply1 Vdd;wire MinCP,HrCP;counter60 UT1(Second,nCR,Vdd,_1Hz);//調(diào)用counter60，對(duì)秒計(jì)時(shí) counter60 UT2(Minute,nCR,Vdd,~MinCP);// 調(diào)用counter60，對(duì)分校時(shí)

counter24 UT3(Hour[7:4],Hour[3:0],nCR,Vdd,~HrCP);//調(diào)用counter24，對(duì)時(shí)校時(shí) assign MinCP=AdjMinKey ? _1Hz:(Second==8'h59);//當(dāng)MinCP=AdjMinKey時(shí)，執(zhí)行校時(shí)，當(dāng)MinCP≠AdjMinKey時(shí)，秒計(jì)時(shí)至59 時(shí)向分進(jìn)位 assign HrCP=AdjHrkey?_1Hz:({Minute,Second}==16'h5959);//當(dāng)HrCP=AdjHrkey時(shí)，執(zhí)

行校時(shí)，當(dāng)HrCP≠AdjHrkey時(shí)，分

秒計(jì)時(shí)至59分59秒時(shí)向時(shí)進(jìn)位 Endmodule 四．調(diào)試及結(jié)果

4.1 模塊仿真

4.1.1 counter10模塊仿真

CP為時(shí)鐘脈沖；當(dāng)CP↑，EN和nCR為高電平時(shí)Q計(jì)數(shù)；Q的計(jì)數(shù)范圍為[0,9]

圖counter10仿真波形圖 2012.1

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4.1.2 counter24模塊仿真

CP為時(shí)鐘脈沖；當(dāng)CP↑，EN和nCR為高電平時(shí)Q計(jì)數(shù)；Q的計(jì)數(shù)范圍為[0,23]

圖24 counter24仿真波形圖

4.1.3 counter60模塊仿真

CP為時(shí)鐘脈沖；當(dāng)CP↑，EN和nCR為高電平時(shí)Q計(jì)數(shù)；Q的計(jì)數(shù)范圍為[0,59]

圖25 counter60仿真波形圖

4.1.4 分頻模塊仿真

分頻器是將輸入的基本時(shí)鐘信號(hào)分頻為其他模塊需要的5kHZ 和1HZ 的信號(hào).其中CLK 輸入為5kHZ , CLK2 輸出1HZ 信號(hào),分頻實(shí)際也是用了計(jì)數(shù)器的原理。

圖26 分頻模塊仿真波形圖

4.1.5 top_clock計(jì)時(shí)模塊仿真 2012.1

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當(dāng)秒計(jì)時(shí)到59時(shí)，向分進(jìn)一位，當(dāng)秒計(jì)時(shí)到59且分計(jì)時(shí)到59時(shí)向時(shí)進(jìn)一位。當(dāng)時(shí)分秒計(jì)時(shí)到23’59’59時(shí)，計(jì)時(shí)器清零。

圖27 top_clock計(jì)時(shí)模塊仿真波形圖

4.2 程序下載

圖28 時(shí)測(cè)試校時(shí)，時(shí)至23 圖29 時(shí)測(cè)試校時(shí)，時(shí)進(jìn)位至00

圖30 分測(cè)試校時(shí)分至59

圖31 分測(cè)試校時(shí)，分進(jìn)位至00 圖32 59分52秒，LEDG1亮 圖33 59分55秒，LEDG4亮 2012.1

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圖34 59分57秒，LEDG6亮

圖35 59分59秒，LEDR0亮

4.3分析運(yùn)行結(jié)果

4.3.1 設(shè)計(jì)總結(jié)

本次大型作業(yè)我們所研究的課題是基于FPGA的數(shù)字電子時(shí)鐘的設(shè)計(jì)與實(shí)現(xiàn)。時(shí)鐘設(shè)計(jì)的方法是通過(guò)計(jì)時(shí)模塊、分頻模塊、校時(shí)模塊、譯碼顯示模塊和倒計(jì)時(shí)報(bào)時(shí)模塊來(lái)構(gòu)成該電子時(shí)鐘。計(jì)時(shí)模塊為時(shí)分秒計(jì)時(shí)，采用24進(jìn)制計(jì)時(shí)。因此該模塊中調(diào)用了24進(jìn)制和60進(jìn)制兩個(gè)程序，其中60進(jìn)制采用的是調(diào)用6進(jìn)制和10進(jìn)制的方法來(lái)實(shí)現(xiàn)。

分頻模塊輸入一頻率為50MHz的信號(hào)，經(jīng)過(guò)四次10^2分頻，將信號(hào)逐次分為500KHz、5KHz、50Hz直至0.5Hz。計(jì)時(shí)模塊就由分頻器分頻出來(lái)的標(biāo)準(zhǔn)秒脈沖進(jìn)行計(jì)時(shí)，時(shí)、分、秒計(jì)時(shí)模塊分別由二十四進(jìn)制時(shí)計(jì)數(shù)器、六十進(jìn)制分計(jì)數(shù)器和六十進(jìn)制秒計(jì)數(shù)器完成，校時(shí)模塊完成時(shí)和分的校正。我們還進(jìn)行了擴(kuò)展功能設(shè)計(jì)——倒計(jì)時(shí)流水燈功能，從59分55秒至59分59秒，每秒亮一盞燈報(bào)時(shí)，55秒至58秒，依此亮綠燈，59秒亮紅燈。

通過(guò)這兩周的課程設(shè)計(jì)，我們熟悉了基于FPGA的數(shù)字電子時(shí)鐘的設(shè)計(jì)與實(shí)現(xiàn)的整個(gè)流程，文本編輯，功能仿真，邏輯綜合，布局布線(xiàn)，編程下載，每一步剛開(kāi)始或多或少有些問(wèn)題，但在我們不斷努力學(xué)習(xí)補(bǔ)充修改后，最終圓滿(mǎn)完成數(shù)字電子時(shí)鐘的時(shí)、分、秒的計(jì)時(shí)和校時(shí)功能，復(fù)位功能，還設(shè)計(jì)實(shí)現(xiàn)了倒計(jì)時(shí)流水燈擴(kuò)展功能。

4.3.2 心得體會(huì)

為期兩周的大型作業(yè)，我們組順利完成了基于FPGA的數(shù)字電子時(shí)鐘設(shè)計(jì)與實(shí)現(xiàn)的課程設(shè)計(jì)。從剛開(kāi)始對(duì)Verilog語(yǔ)言非常陌生，到最后接近熟練地掌握Verilog語(yǔ)言的程度，期間花費(fèi)不少時(shí)間和精力，同時(shí)也收獲了很多，學(xué)會(huì)了 2012.1

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使用Verilog語(yǔ)言編程仿真電路實(shí)驗(yàn)，掌握了可編程邏輯器件的應(yīng)用開(kāi)發(fā)技術(shù)，熟悉了一種EDA軟件使用，掌握了Verilog設(shè)計(jì)方法，即分模塊分層次的設(shè)計(jì)方法。

在設(shè)計(jì)的過(guò)程中，因?yàn)閯倓偨佑|這種編程語(yǔ)言，我們也遇到了很多問(wèn)題。但是我們沒(méi)有放棄過(guò)，不斷檢查糾正錯(cuò)誤。Verilog源程序的編寫(xiě)很容易出現(xiàn)錯(cuò)誤，這就需要耐心的調(diào)試。因?yàn)楹芏嗲闆r下，一長(zhǎng)串的錯(cuò)誤往往是由一個(gè)不經(jīng)意的小錯(cuò)誤引起的。有時(shí)程序一直出錯(cuò)找不到原因的時(shí)候，我們也會(huì)去虛心向別的組的同學(xué)請(qǐng)教，或者和他們一起討論問(wèn)題，從中得到一些啟發(fā)。

由于設(shè)備和時(shí)間的限制，我們還有一部分?jǐn)U展內(nèi)容沒(méi)能夠完成，即數(shù)字鐘的整點(diǎn)蜂鳴報(bào)時(shí)功能。但本次設(shè)計(jì)實(shí)驗(yàn)已使我們對(duì)Verilog語(yǔ)言產(chǎn)生了濃厚的興趣，在以后的學(xué)習(xí)生活中會(huì)主動(dòng)去了解更多有關(guān)這方面的知識(shí)及其在實(shí)踐中的應(yīng)用。

這次大型作業(yè)，不僅讓我們又掌握了一些新的知識(shí)，也提高了我們的動(dòng)手能力和科學(xué)嚴(yán)謹(jǐn)?shù)木瘛Ｆ浯我才囵B(yǎng)了我們自學(xué)的能力，遇到不明白的地方可以通過(guò)思考、查資料、與同學(xué)交流多種方式解決問(wèn)題。這些對(duì)于我們以后的學(xué)習(xí)和工作都有極大的幫助。

4.3.3 致謝

最后，我們要感謝系里提供這一次的機(jī)會(huì)讓我們學(xué)到更多知識(shí)，并且提供了這么好的學(xué)習(xí)條件，設(shè)備、學(xué)習(xí)環(huán)境、師資等方面都非常好。同時(shí)也要感謝周麗婕老師和陶亞雄老師兩周以來(lái)耐心的指導(dǎo)，在我們遇到問(wèn)題的時(shí)候，是她們悉心的指導(dǎo)幫助和不厭其煩的講解下我們才得以順利的完成這次的設(shè)計(jì)，我們?cè)俅伪硎居芍缘母兄x！

第二篇：數(shù)字電子時(shí)鐘設(shè)計(jì)

（電子技術(shù)課程）

設(shè)計(jì)說(shuō)明書(shū)

數(shù)字電子時(shí)鐘

起止日期：

2016 年

11月23日 至

2016年 11月 27 日

學(xué)生姓名

班級(jí) 學(xué)號(hào)

成績(jī)

指導(dǎo)教師(簽字)

交通工程學(xué)院（部）2016年

11月

29日

數(shù)字電子鐘

設(shè)計(jì)一個(gè)數(shù)字電子鐘，具體要求：

1、以24小時(shí)為一個(gè)計(jì)數(shù)周期；具有“時(shí)”、“分”、“秒”數(shù)字?jǐn)?shù)碼管顯示電路；

2、具有校時(shí)功能；

3、整點(diǎn)前10秒，數(shù)字鐘會(huì)自動(dòng)報(bào)時(shí)，以示提醒；

4、設(shè)計(jì)+5V直流電源。（設(shè)計(jì)220V輸入，+5V輸出）

5、啟動(dòng)電路。

6、用PROTEUS畫(huà)出電路原理圖仿真成功再用數(shù)字電子技術(shù)實(shí)驗(yàn)箱驗(yàn)證。；

設(shè)計(jì)步驟及內(nèi)容：

一、首先對(duì)本次設(shè)計(jì)所需要用到的器件的引腳及功能進(jìn)行詳細(xì)的了解 1、555定時(shí)器

“1”腳為公共接地端GND；“8”腳為正電源電壓VCC；“2”腳是觸發(fā)端；“4”腳為復(fù)位輸出端； “7”腳為放電端；“6”腳位閾值端；“5”腳為控制電壓輸入端；“3”腳是輸出端。2、74LS163

CEP、CET：計(jì)數(shù)使能輸入端，高電平有效；CLK：時(shí)鐘脈沖，上升沿觸發(fā)；

MR：清零端，低電平有效；LOAD：并行置數(shù)使能端，低電平有效；RCO：進(jìn)位信號(hào)輸出端； D[0:3]:并行二進(jìn)制數(shù)據(jù)輸入端；Q[3:0]：計(jì)數(shù)狀態(tài)輸出端。

二、實(shí)驗(yàn)步驟

1、連接555定時(shí)器，產(chǎn)生1Hz方波。

首先將555定時(shí)器按照如圖所示的接法連接起來(lái)，并根據(jù)555定時(shí)器電容充放電時(shí)間的計(jì)算確定各元件的取值。

電容充電時(shí)間T=0.7(R1+R2)C1 為使555定時(shí)器輸入1Hz的方波，經(jīng)計(jì)算各元件的取值為 R1=43K，R2=51K，C1=10u F，C2=0.01u F。3腳作為時(shí)鐘脈沖的輸出連接到各個(gè)計(jì)數(shù)器的CLK。

2、時(shí)鐘電路的連接

本次設(shè)計(jì)使用的是74LS163芯片，因?yàn)樗?6進(jìn)制計(jì)數(shù)器，所以需要在控制端加上適當(dāng)?shù)拈T(mén)電路使其構(gòu)成十進(jìn)制計(jì)數(shù)器，將計(jì)數(shù)器按照如圖所示的方式連接起來(lái)。

a、秒各位

將輸出端的Q3、Q1用與門(mén)（74LS08）連接起來(lái)并輸入到清零端MR，其目的是為了構(gòu)成十進(jìn)制，當(dāng)計(jì)數(shù)器計(jì)數(shù)到9時(shí)，與門(mén)U1打開(kāi)，經(jīng)過(guò)非門(mén)U1A輸出低電平使得MR在下一個(gè)脈沖上升沿時(shí)清零。

b、秒十位

與秒各位不同的是，秒十位的使能端是由各位Q3、Q1相與的電平控制的，秒十位的進(jìn)位的條件是當(dāng)各位為9時(shí)，在下一個(gè)脈沖的上升沿來(lái)臨時(shí)進(jìn)位。秒十位的清零需要等到個(gè)位為9且十位為5時(shí)，U2與U3經(jīng)過(guò)U4輸出高電平再經(jīng)過(guò)U3A輸出低電平，是的MR在下一個(gè)脈沖上升沿是清零。

c、分個(gè)位

分各位的構(gòu)成原理與秒個(gè)位相似，不同的是控制端上的門(mén)電路換成了與非門(mén)U4(為了使之后方便連接門(mén)電路)，分個(gè)位的使能信號(hào)由U3輸入，清零條件為分個(gè)位為9，秒為59時(shí)清零，清零信號(hào)由U5A輸出的低電平提供。

d、分十位

分十位的構(gòu)成原理與秒十位相似，使能信號(hào)由U4輸出的高電平提供，清零條件為分為59，秒為59，清零信號(hào)由U7A輸出的低電平提供。

e、時(shí)

時(shí)個(gè)位的使能信號(hào)由U7提供，時(shí)十位的使能信號(hào)由U9提供。時(shí)個(gè)位有兩個(gè)清零信號(hào)，一個(gè)是當(dāng)它自身為9時(shí)，等到下一個(gè)時(shí)鐘脈沖的上升沿時(shí)清零，另一個(gè)是當(dāng)十位為2，個(gè)位為3時(shí)，十位和個(gè)位同時(shí)清零。用與非門(mén)U12將個(gè)位Q2和十位Q1相連，再將兩個(gè)清零信號(hào)相與，實(shí)現(xiàn)清零工作。

完整的時(shí)鐘電路如下圖所示

3、校準(zhǔn)電路

校準(zhǔn)電路連線(xiàn)圖如圖所示，當(dāng)開(kāi)關(guān)打在右邊時(shí)，U14B關(guān)閉不工作，U14C送出一個(gè)高電平信 6

號(hào)，等到秒對(duì)分的進(jìn)位信號(hào)來(lái)臨時(shí)和進(jìn)位信號(hào)通過(guò)U15A送出一個(gè)低電平，使得U15B打開(kāi)，又因?yàn)閁15B接入了分個(gè)位的使能端，所以相當(dāng)于開(kāi)關(guān)打在右邊時(shí)校準(zhǔn)電路成為分個(gè)位的使能信號(hào)進(jìn)位信號(hào)；開(kāi)關(guān)打在左邊時(shí)，U14C關(guān)閉不工作，U14B送出一個(gè)高電平信號(hào)，然后與秒脈沖信號(hào)通過(guò)U14D送出一個(gè)低電平接入分個(gè)位的使能端，所以相當(dāng)于開(kāi)關(guān)打在左邊時(shí)，分個(gè)位接收了一個(gè)秒脈沖信號(hào)，使得它能像秒鐘一樣計(jì)時(shí)并且能向十位進(jìn)位，就相當(dāng)于校準(zhǔn)功能，當(dāng)分鐘跳到你想要的時(shí)間時(shí)把開(kāi)關(guān)打到右邊（此時(shí)時(shí)鐘電路照常工作）從你調(diào)整好的時(shí)間繼續(xù)計(jì)數(shù)，達(dá)到校準(zhǔn)的目的。（時(shí)的校準(zhǔn)電路與分的校準(zhǔn)電路一樣）

但是直接把校準(zhǔn)電路這樣連入時(shí)鐘電路會(huì)出現(xiàn)一些問(wèn)題，就是在校準(zhǔn)的時(shí)候分會(huì)出現(xiàn)16進(jìn)制，所以就需要在電路中加入反饋，將它控制到10進(jìn)制，具體的反饋連接方式如圖所示(不能接在MR端，不然會(huì)使電路出現(xiàn)問(wèn)題)時(shí)鐘電路與校準(zhǔn)電路如圖所示 將開(kāi)關(guān)打到左邊進(jìn)行校準(zhǔn):

完成之后將開(kāi)關(guān)打到右邊繼續(xù)計(jì)數(shù)：

4、報(bào)時(shí)電路

報(bào)時(shí)電路使用的是74HC30芯片，它是一個(gè)8輸入與非門(mén)芯片，只有當(dāng)所有輸入都為1時(shí)輸出為0，使得喇叭能夠正常工作（喇叭一端接高電平一端接低電平），因?yàn)槭钦c(diǎn)報(bào)時(shí)，所以秒個(gè)位就不用接入芯片，只需在多余的兩個(gè)引腳接入電源就可以實(shí)現(xiàn)在59分50秒到59秒的報(bào)時(shí)，具體接法如下圖所示

整個(gè)可校準(zhǔn)可報(bào)時(shí)的數(shù)字電路如圖所示

三、心得體會(huì)

本次數(shù)字電子課程設(shè)計(jì)是我覺(jué)得收獲非常大的一次實(shí)習(xí)，而這次課程設(shè)計(jì)給我們提供了一個(gè)應(yīng)用自己所學(xué)知識(shí)來(lái)設(shè)計(jì)作品的平臺(tái)。

在本次課程設(shè)計(jì)中，我更加熟悉Proteus軟件的操作了，同時(shí)對(duì)74LS163、74LS161、74HC30、555等芯片加深了了解，和對(duì)它們的使用，對(duì)于數(shù)字、模擬電路的綜合運(yùn)用有了更深一步理解，為以后的電路分析和設(shè)計(jì)奠定了一定的基礎(chǔ)。

本次課程設(shè)計(jì)很遺憾沒(méi)能選擇最有挑戰(zhàn)性的課題來(lái)做，因?yàn)榛A(chǔ)知識(shí)不夠扎實(shí)，做數(shù)字電子時(shí)鐘也是費(fèi)了很大勁。

這次設(shè)計(jì)我主要覺(jué)得有兩個(gè)難點(diǎn)：

一、從一開(kāi)始沒(méi)選擇十進(jìn)制計(jì)數(shù)器來(lái)做，所以使設(shè)計(jì)的電路看起來(lái)很復(fù)雜，并且進(jìn)位需要考慮的很周全，越高位必要條件越多，所以用了許多門(mén)電路；

二、校準(zhǔn)電路直接連入電路會(huì)產(chǎn)生十六進(jìn)制，所以需要加反饋，在最開(kāi)始不太理解反饋的意思，又去翻了數(shù)電書(shū)還問(wèn)了老師很多次，接了很多遍才將反饋接出來(lái)。

但是最后成功了看著自己能把理論知識(shí)運(yùn)用到實(shí)際，心里還是非常開(kāi)心的，在做課題的這幾天學(xué)會(huì)了很多，對(duì)仿真也產(chǎn)生了濃厚的興趣，想自己試著在課余時(shí)間再做做幾個(gè)課題。

第三篇：FPGA可調(diào)數(shù)字時(shí)鐘實(shí)驗(yàn)報(bào)告

浙江大學(xué)城市學(xué)院

實(shí)驗(yàn)報(bào)告紙

一、實(shí)驗(yàn)要求

1、用vhdl編程，實(shí)現(xiàn)10進(jìn)制計(jì)數(shù)器

2、用vhdl編程，實(shí)現(xiàn)60進(jìn)制計(jì)數(shù)器

3、用vhdl編程，實(shí)現(xiàn)數(shù)字時(shí)鐘，時(shí)、分、秒、毫秒分別顯示在數(shù)碼管上。

4、實(shí)現(xiàn)可調(diào)數(shù)字時(shí)鐘的程序設(shè)計(jì)，用按鍵實(shí)現(xiàn)時(shí)、分、秒、毫秒的調(diào)整。

二、實(shí)驗(yàn)原理

用VHDL，行為級(jí)描述語(yǔ)言實(shí)現(xiàn)實(shí)驗(yàn)要求。思路如下：

1、分頻部分：由50MHZ分頻實(shí)現(xiàn)1ms的技術(shù)，需要對(duì)50MHZ采取500000分頻。

2、計(jì)數(shù)部分：采用低級(jí)影響高級(jí)的想法，類(lèi)似進(jìn)位加1的思路。對(duì)8個(gè)寄存器進(jìn)行計(jì)數(shù)，同步數(shù)碼管輸出。

3、數(shù)碼管輸出部分：用一個(gè)撥碼開(kāi)關(guān)控制顯示，當(dāng)sw0=0時(shí)，四位數(shù)碼管顯示秒、毫秒的計(jì)數(shù)。當(dāng)sw0=1時(shí)，四位數(shù)碼管顯示時(shí)、分得計(jì)數(shù)。

4、調(diào)整部分：分別用四個(gè)按鍵控制時(shí)、分、秒、毫秒的數(shù)值。先由一個(gè)開(kāi)關(guān)控制計(jì)數(shù)暫停，然后，當(dāng)按鍵按下一次，對(duì)應(yīng)的數(shù)碼管相對(duì)之前的數(shù)值加1,，通過(guò)按鍵實(shí)現(xiàn)時(shí)間控制，最后開(kāi)關(guān)控制恢復(fù)計(jì)數(shù)，完成時(shí)間調(diào)整。

5、整個(gè)實(shí)現(xiàn)過(guò)程由一個(gè)文件實(shí)現(xiàn)。

三、實(shí)驗(yàn)過(guò)程

各個(gè)引腳說(shuō)明： Clk:50MHZ SW:數(shù)碼管切換，SW=’0’時(shí)，數(shù)碼管顯示為秒，毫秒。SW=’1’時(shí)，數(shù)碼管顯示為時(shí)，分。

SW1:暫停與啟動(dòng)。SW1=’0’時(shí)，時(shí)鐘啟動(dòng)，SW=’1’時(shí)，時(shí)鐘暫停。

SW2:時(shí)鐘調(diào)整接通按鈕，當(dāng)SW2=’0’時(shí)，不進(jìn)行調(diào)整，當(dāng)SW=’1’時(shí)，通過(guò)按鍵調(diào)整時(shí)間。

KEY0： 毫秒調(diào)整，按一次實(shí)現(xiàn)+1功能 KEY1：秒調(diào)整，按一次實(shí)現(xiàn)+1功能

浙江大學(xué)城市學(xué)院 實(shí) 驗(yàn) 報(bào) 告 紙

KEY2：分調(diào)整，按一次實(shí)現(xiàn)+1功能 KEY3：時(shí)調(diào)整，按一次實(shí)現(xiàn)+1功能 Q0;第一個(gè)數(shù)碼管 Q1;第二個(gè)數(shù)碼管 Q2: 第三個(gè)數(shù)碼管 Q3: 第四個(gè)數(shù)碼管

1、源代碼如下：

library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity paobiao is port(clk,sw,key0,key1,key2,key3,sw1,sw2:in std_logic;

q0:out std_logic_vector(6 downto 0);

q1:out std_logic_vector(6 downto 0);

q2:out std_logic_vector(6 downto 0);

q3:out std_logic_vector(6 downto 0));end paobiao;architecture behave of paobiao is signal cntt1 :integer range 0 to 10;signal cntt2 :integer range 0 to 10;signal cntt3 :integer range 0 to 10;signal cntt4 :integer range 0 to 6;signal cntt5 :integer range 0 to 10;signal cntt6 :integer range 0 to 10;signal cntt7 :integer range 0 to 10;signal cntt8 :integer range 0 to 6;浙江大學(xué)城市學(xué)院 實(shí) 驗(yàn) 報(bào) 告 紙

signal cntttt1 :integer range 0 to 10;signal cntttt2 :integer range 0 to 10;signal cntttt3 :integer range 0 to 10;signal cntttt4 :integer range 0 to 6;signal cntttt5 :integer range 0 to 10;signal cntttt6 :integer range 0 to 10;signal cntttt7 :integer range 0 to 10;signal cntttt8 :integer range 0 to 6;

begin

process(clk)--,key0,key1,key2,key3)

variable cnt :integer range 0 to 500000;

--variable cnt9 :integer range 0 to 3000000000;

variable cnt1 :integer range 0 to 10;

variable cnt2 :integer range 0 to 10;

variable cnt3 :integer range 0 to 10;

variable cnt4 :integer range 0 to 6;

variable cnt5 :integer range 0 to 10;

variable cnt6 :integer range 0 to 10;

variable cnt7 :integer range 0 to 10;

variable cnt8:integer range 0 to 6;

begin if(clk'event and clk='1')then

if(sw1='0')then if(cnt>=2)then

cnt:=0;

cnt1:=cnt1+1;浙江大學(xué)城市學(xué)院 實(shí) 驗(yàn) 報(bào) 告 紙

if(cnt1=10)then

cnt1:=0;

cnt2:=cnt2+1;

if(cnt2=10)then

cnt1:=0;

cnt2:=0;

cnt3:=cnt3+1;

if(cnt3=10)then

cnt1:=0;

cnt2:=0;

cnt3:=0;

cnt4:=cnt4+1;

if(cnt4=6)then

cnt1:=0;

cnt2:=0;

cnt3:=0;

cnt4:=0;

cnt5:=cnt5+1;

if(cnt5=10)then

cnt5:=0;

cnt6:=cnt6+1;

if(cnt6=6)then

cnt5:=0;

cnt6:=0;

cnt7:=cnt7+1;

if(cnt7=4)then

cnt5:=0;

cnt6:=0;

cnt7:=0;浙江大學(xué)城市學(xué)院 實(shí) 驗(yàn) 報(bào) 告 紙

cnt8:=cnt8+1;

if(cnt8=3)then

cnt5:=0;

cnt6:=0;

cnt7:=0;

cnt8:=0;

end if;

end if;

end if;

end if;

end if;

end if;

end if;

end if;

else cnt:=cnt+1;

end if;

if(sw2='0')then

cntt1<=cnt1;

cntt2<=cnt2;

cntt3<=cnt3;

cntt4<=cnt4;

cntt5<=cnt5;

cntt6<=cnt6;

cntt7<=cnt7;

cntt8<=cnt8;

else

cnt1:=cntttt1;

cnt2:=cntttt2;

cnt3:=cntttt3;浙江大學(xué)城市學(xué)院 實(shí) 驗(yàn) 報(bào) 告 紙

cnt4:=cntttt4;

cnt5:=cntttt5;

cnt6:=cntttt6;

cnt7:=cntttt7;

cnt8:=cntttt8;

cntt1<=cnt1;

cntt2<=cnt2;

cntt3<=cnt3;

cntt4<=cnt4;

cntt5<=cnt5;

cntt6<=cnt6;

cntt7<=cnt7;

cntt8<=cnt8;

end if;

end if;end if;end process;

process(key0)variable cnttt1 :integer range 0 to 10;variable cnttt2 :integer range 0 to 10;begin if(key0'event and key0='0')then

cnttt1:=cnttt1+1;

if(cnttt1=10)then

cnttt1:=0;

cnttt2:=cnttt2+1;

if(cnttt2=10)then 浙江大學(xué)城市學(xué)院 實(shí) 驗(yàn) 報(bào) 告 紙

cnttt2:=0;

end if;

end if;

cntttt1<=cnttt1;

cntttt2<=cnttt2;end if;

end process;process(key1)variable cnttt3 :integer range 0 to 10;variable cnttt4 :integer range 0 to 10;begin if(key1'event and key1='0')then

cnttt3:=cnttt3+1;

if(cnttt3=10)then

cnttt3:=0;

cnttt4:=cnttt4+1;

if(cnttt4=6)then

cnttt4:=0;

end if;

end if;cntttt3<=cnttt3;

cntttt4<=cnttt4;end if;end process;process(key2)variable cnttt5 :integer range 0 to 10;variable cnttt6 :integer range 0 to 10;begin

if(key2'event and key2='0')then 浙江大學(xué)城市學(xué)院 實(shí) 驗(yàn) 報(bào) 告 紙

cnttt5:=cnttt5+1;

if(cnttt5=10)then

cnttt5:=0;

cnttt6:=cnttt6+1;

if(cnttt6=6)then

cnttt6:=0;

end if;

end if;cntttt5<=cnttt5;

cntttt6<=cnttt6;

end if;end process;process(key3)variable cnttt7 :integer range 0 to 10;variable cnttt8 :integer range 0 to 10;begin

if(key3'event and key3='0')then

cnttt7:=cnttt7+1;

if(cnttt7=4)then

cnttt7:=0;

cnttt8:=cnttt8+1;

if(cnttt8=3)then

cnttt8:=0;

end if;

end if;

cntttt7<=cnttt7;

cntttt8<=cnttt8;

end if;浙江大學(xué)城市學(xué)院 實(shí) 驗(yàn) 報(bào) 告 紙

end process;

--end if;--end process;

process(cntt1,cntt5)

begin

if(sw='0')then

case cntt1 is

when 0=>q0<=“1000000”;

when 1=>q0<=“1111001”;

when 2=>q0<=“0100100”;

when 3=>q0<=“0110000”;

when 4=>q0<=“0011001”;

when 5=>q0<=“0010010”;

when 6=>q0<=“0000010”;

when 7=>q0<=“1011000”;

when 8=>q0<=“0000000”;

when 9=>q0<=“0010000”;

when others=>q0<=NULL;end case;else

case cntt5 is

when 0=>q0<=“1000000”;

when 1=>q0<=“1111001”;

when 2=>q0<=“0100100”;

when 3=>q0<=“0110000”;

when 4=>q0<=“0011001”;

when 5=>q0<=“0010010”;

when 6=>q0<=“0000010”;

浙江大學(xué)城市學(xué)院 實(shí) 驗(yàn) 報(bào) 告 紙

when 7=>q0<=“1011000”;

when 8=>q0<=“0000000”;

when 9=>q0<=“0010000”;

when others=>q0<=NULL;end case;

end if;

end process;

process(cntt2,cntt6)

begin if(sw='0')then

case cntt2 is

when 0=>q1<=“1000000”;

when 1=>q1<=“1111001”;

when 2=>q1<=“0100100”;

when 3=>q1<=“0110000”;

when 4=>q1<=“0011001”;

when 5=>q1<=“0010010”;

when 6=>q1<=“0000010”;

when 7=>q1<=“1011000”;

when 8=>q1<=“0000000”;

when 9=>q1<=“0010000”;

when others=>q1<=NULL;end case;else

case cntt6 is

when 0=>q1<=“1000000”;

when 1=>q1<=“1111001”;

when 2=>q1<=“0100100”;浙江大學(xué)城市學(xué)院 實(shí) 驗(yàn) 報(bào) 告 紙

when 3=>q1<=“0110000”;

when 4=>q1<=“0011001”;

when 5=>q1<=“0010010”;

when 6=>q1<=“0000010”;

when 7=>q1<=“1011000”;

when 8=>q1<=“0000000”;

when 9=>q1<=“0010000”;

when others=>q1<=NULL;end case;end if;

end process;process(cntt3,cntt7)

begin

if(sw='0')then

case cntt3 is

when 0=>q2<=“1000000”;

when 1=>q2<=“1111001”;

when 2=>q2<=“0100100”;

when 3=>q2<=“0110000”;

when 4=>q2<=“0011001”;

when 5=>q2<=“0010010”;

when 6=>q2<=“0000010”;

when 7=>q2<=“1011000”;

when 8=>q2<=“0000000”;

when 9=>q2<=“0010000”;

when others=>q2<=NULL;end case;else

case cntt7 is 浙江大學(xué)城市學(xué)院 實(shí) 驗(yàn) 報(bào) 告 紙

when 0=>q2<=“1000000”;

when 1=>q2<=“1111001”;

when 2=>q2<=“0100100”;

when 3=>q2<=“0110000”;

when 4=>q2<=“0011001”;

when 5=>q2<=“0010010”;

when 6=>q2<=“0000010”;

when 7=>q2<=“1011000”;

when 8=>q2<=“0000000”;

when 9=>q2<=“0010000”;

when others=>q2<=NULL;end case;end if;

end process;

process(cntt4,cntt8)

begin if(sw='0')then

case cntt4 is

when 0=>q3<=“1000000”;

when 1=>q3<=“1111001”;

when 2=>q3<=“0100100”;

when 3=>q3<=“0110000”;

when 4=>q3<=“0011001”;

when 5=>q3<=“0010010”;

when others=>q3<=NULL;end case;else

case cntt8 is

when 0=>q3<=“1000000”;浙江大學(xué)城市學(xué)院 實(shí) 驗(yàn) 報(bào) 告 紙

when 1=>q3<=“1111001”;

when 2=>q3<=“0100100”;

when 3=>q3<=“0110000”;

when 4=>q3<=“0011001”;

when 5=>q3<=“0010010”;

when 6=>q3<=“0000010”;

--when 7=>q3<=“1011000”;--when 8=>q3<=“0000000”;--when 9=>q3<=“0010000”;

when others=>q3<=NULL;end case;end if;

end process;end behave;

2、原理圖如下：

浙江大學(xué)城市學(xué)院 實(shí) 驗(yàn) 報(bào) 告 紙

3、功能仿真如下

1、秒、毫秒計(jì)數(shù)仿真

2、分、時(shí)計(jì)數(shù)仿真

注釋?zhuān)河捎诜抡鏁r(shí)間限制，小時(shí)不能顯示。注意SW由0變成1；

浙江大學(xué)城市學(xué)院 實(shí) 驗(yàn) 報(bào) 告 紙

3、暫停的仿真，數(shù)碼管顯示用秒，毫秒。

4、按鍵調(diào)整的仿真，主要仿真毫秒的仿真

四、實(shí)驗(yàn)結(jié)果

實(shí)驗(yàn)結(jié)果均完成所有要求，但有一個(gè)bug,在實(shí)現(xiàn)調(diào)整功能的時(shí)候，不能實(shí)時(shí)調(diào)整數(shù)碼管暫停下來(lái)的數(shù)字，只能從之前調(diào)整過(guò)的數(shù)值起開(kāi)始調(diào)整，不過(guò)能實(shí)現(xiàn)調(diào)整之后，開(kāi)啟時(shí)鐘，時(shí)鐘即在設(shè)定的時(shí)間開(kāi)始跑。當(dāng)然找到解決的方法，當(dāng)由于思路和已經(jīng) 寫(xiě)好的程序沖突性較大，所以此處不再修改。

五、心得體會(huì)

本次實(shí)驗(yàn)在分頻的基礎(chǔ)上進(jìn)行拓展，同時(shí)應(yīng)用數(shù)碼管顯示，開(kāi)關(guān)和按鍵的控制，比較系統(tǒng)的做了一個(gè)實(shí)驗(yàn)，對(duì)自身的提高還是很有幫助的。

說(shuō)到心得，此次實(shí)驗(yàn)告訴我一下經(jīng)驗(yàn)：

1、在開(kāi)始寫(xiě)程序之前最好先評(píng)估好自己的思路，簡(jiǎn)易畫(huà)出想象中的原理圖，再進(jìn)行編程，對(duì)之后的修改有很大的幫助。

2、程序?qū)戦L(zhǎng)了，發(fā)現(xiàn)錯(cuò)得時(shí)候，修改比較麻煩，所有注意編程習(xí)慣很重要，適當(dāng)?shù)募右恍┳⑨專(zhuān)岣叱绦虻目勺x性。

3、程序最好分模塊寫(xiě)，比較清晰。

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第四篇：數(shù)字電子時(shí)鐘實(shí)驗(yàn)報(bào)告

華大計(jì)科學(xué)院

數(shù)字邏輯課程設(shè)計(jì)說(shuō)明書(shū)

題目：

多功能數(shù)字鐘

專(zhuān)業(yè)：

計(jì)算機(jī)科學(xué)與技術(shù)

班級(jí)：

網(wǎng)絡(luò)工程1班

姓名：

劉群 學(xué)號(hào)：

1125111023

完成日期：

2013-9

一、設(shè)計(jì)題目與要求

設(shè)計(jì)題目：多功能數(shù)字鐘 設(shè)計(jì)要求：

1.準(zhǔn)確計(jì)時(shí)，以數(shù)字形式顯示時(shí)、分、秒的時(shí)間。2.小時(shí)的計(jì)時(shí)可以為“12翻1”或“23翻0”的形式。

3.可以進(jìn)行時(shí)、分、秒時(shí)間的校正。

二、設(shè)計(jì)原理及其框圖 1.數(shù)字鐘的構(gòu)成

數(shù)字鐘實(shí)際上是一個(gè)對(duì)標(biāo)準(zhǔn)頻率1HZ）進(jìn)行計(jì)數(shù)的計(jì)數(shù)電路。由于計(jì)數(shù)的起始時(shí)間不可能與標(biāo)準(zhǔn)時(shí)間（如北京時(shí)間）一致，故需要在電路上加一個(gè)校時(shí)電路。圖 1 所示為數(shù)字鐘的一般構(gòu)成框圖。

圖1 數(shù)字電子時(shí)鐘方案框圖 ⑴多諧振蕩器電路

多諧振蕩器電路給數(shù)字鐘提供一個(gè)頻率1Hz 的信號(hào)，可保證數(shù)字鐘的走時(shí)準(zhǔn)確及穩(wěn)定。⑵時(shí)間計(jì)數(shù)器電路

時(shí)間計(jì)數(shù)電路由秒個(gè)位和秒十位計(jì)數(shù)器、分個(gè)位和分十位計(jì)數(shù)器及時(shí)個(gè)位和時(shí)十位計(jì)數(shù)器電路構(gòu)成。其中秒個(gè)位和秒十位計(jì)數(shù)器、分個(gè)位和分十位計(jì)數(shù)器為60 進(jìn)制計(jì)數(shù)器。而根據(jù)設(shè)計(jì)要求，時(shí)個(gè)位和時(shí)十位計(jì)數(shù)器為24 進(jìn)制計(jì)數(shù)器。⑶譯碼驅(qū)動(dòng)電路

譯碼驅(qū)動(dòng)電路將計(jì)數(shù)器輸出的8421BCD 碼轉(zhuǎn)換為數(shù)碼管需要的邏輯狀態(tài)，并且為保證數(shù)碼管正常工作提供足夠的工作電流。⑷數(shù)碼管

數(shù)碼管通常有發(fā)光二極管（LED）數(shù)碼管和液晶（LCD）數(shù)碼管。本設(shè)計(jì)提供的為L(zhǎng)ED數(shù)碼管。2.數(shù)字鐘的工作原理 ⑴多諧振蕩器電路

555 定時(shí)器與電阻R1、R2，電容C1、C2 構(gòu)成一個(gè)多諧振蕩器，利用電容的充放電來(lái)調(diào)節(jié)輸出V0，產(chǎn)生矩形脈沖波作為時(shí)鐘信號(hào)，因?yàn)槭菙?shù)字鐘，所以應(yīng)選擇的電阻電容值使頻率為1HZ。⑵時(shí)間計(jì)數(shù)單元

六片74LS90 芯片構(gòu)成計(jì)數(shù)電路，按時(shí)間進(jìn)制從右到左構(gòu)成從低位向高位的進(jìn)位電路，并通過(guò)譯碼顯示。在六位LED 七段顯示起上顯示對(duì)應(yīng)的數(shù)值。⑶校時(shí)電源電路

當(dāng)重新接通電源或走時(shí)出現(xiàn)誤差時(shí)都需要對(duì)時(shí)間進(jìn)行校正。通常，校正時(shí)間的方法是：首先截?cái)嗾５挠?jì)數(shù)通路，然后再進(jìn)行人工出觸發(fā)計(jì)數(shù)或?qū)㈩l率較高的方波信號(hào)加到需要校正的計(jì)數(shù)單元的輸入端，校正好后，再轉(zhuǎn)入正常計(jì)時(shí)狀態(tài)即可。

根據(jù)要求，數(shù)字鐘應(yīng)具有分校正和時(shí)校正功能。因此，應(yīng)截?cái)喾謧€(gè)位和時(shí)個(gè)位的直接計(jì)數(shù)通路，并采用正常計(jì)時(shí)信號(hào)與校正信號(hào)可以隨時(shí)切換的電路接入其中。圖8所示即為帶有基本RS 觸發(fā)器的校時(shí)電路。

三、元器件

1.實(shí)驗(yàn)中所需的器材 單刀雙擲開(kāi)關(guān)4 個(gè).5V 電源.共陰七段數(shù)碼管 6 個(gè).74LS90D 集成塊 6 塊.74HC00D 6個(gè) LM555CM 1個(gè) 電阻 6個(gè) 10uF 電容 2個(gè)

2.芯片內(nèi)部結(jié)構(gòu)及引腳圖

圖2 LM555ＣＭ集成塊

圖3 74LS90D集成塊

五、各功能塊電路圖

1秒脈沖發(fā)生器主要由555 定時(shí)器和一些電阻電容構(gòu)成，原理是利用555 定時(shí)器的特性，通過(guò)電容的充放電使VC 在高、低電平之間轉(zhuǎn)換。其中555 定時(shí)器的高、低電平的門(mén)閥電壓分別是2/3VCC 和1/3VCC電容器充電使VC 的電壓大于2/3VCC 則VC 就為高電平，然

而由于反饋?zhàn)饔糜謺?huì)使電容放電。當(dāng)VC 小于1/3VCC 時(shí)，VC 就為低電平。同樣由于反饋?zhàn)饔糜謺?huì)使電容充電。通過(guò)555 定時(shí)器的這一性質(zhì)我們就可以通過(guò)計(jì)算使他充放電的周期剛好為1S這樣我們就會(huì)得到1HZ 的信號(hào)。其中555 定時(shí)器的一些功能對(duì)照后面目錄。其中 555 定時(shí)器組成的脈沖發(fā)生器電路見(jiàn)附圖4.圖4 555 定時(shí)器組成的脈沖發(fā)生器

由于我們要得到1HZ 的信號(hào)，所以我們就可以通過(guò)555 定時(shí)器充放電一次所需的時(shí)間的公式。將那時(shí)間設(shè)為1S然后設(shè)定兩個(gè)電阻計(jì)算出另外那個(gè)電容值.在設(shè)定電阻值時(shí)我們要記住將電阻值設(shè)為比較常用的那種電阻值，得到的電容值也盡可能讓它是比較普遍使用 的。這樣就避免了在實(shí)際組裝過(guò)程中很難買(mǎi)到當(dāng)初設(shè)定的那電阻和計(jì)算出 的電容值。

在這次設(shè)定中我們?cè)O(shè)定的電阻值RA=10KΩ，RB=62kΩ，C=10uF 經(jīng)公式

f = 1.43 ÷【（RA + 2RB）×C 】 可得近似為1HZ。

2、利用一個(gè)LED 數(shù)碼管一塊74LS90D 連接成一個(gè)十進(jìn)制計(jì)數(shù)器，電路在晶振的作用下數(shù)碼管從0—9 顯示見(jiàn)圖5。

圖5、利用2 片74LS90D 芯片連接成一個(gè)六十進(jìn)制電路，電路可從0—59 顯示。第一片74LS90D芯片構(gòu)成10 進(jìn)制計(jì)數(shù)器，第二片74LS90D 芯片構(gòu)成6 進(jìn)制計(jì)數(shù)器。74LS90D 具有異步清零功能。

在第一片74ls90 構(gòu)成的十進(jìn)制計(jì)數(shù)器中，當(dāng)?shù)谑畟€(gè)脈沖來(lái)到時(shí)。此時(shí)他的四級(jí)觸發(fā)器的狀態(tài)為“1001”。這時(shí)他就會(huì)自動(dòng)清零。同時(shí)給第二片74ls90 構(gòu)成的6 進(jìn)制計(jì)數(shù)器進(jìn)一，第六個(gè)脈沖進(jìn)位到來(lái)時(shí)，此時(shí)第二片74ls90 芯片的觸發(fā)器的狀態(tài)為“0110”，這時(shí)QB,QC 均為高電平。將QB 與RO1 相連，將Ro2 與Qc 相連，就會(huì)進(jìn)行異步清零。如此循環(huán)就會(huì)構(gòu)成60 進(jìn)制計(jì)數(shù)器.見(jiàn)附圖6.圖6 十六進(jìn)制電路

4、利用2 片74LS90D 芯片構(gòu)成24 進(jìn)制計(jì)數(shù)器。一片構(gòu)成二進(jìn)制計(jì)數(shù)器，一片構(gòu)成四進(jìn)制計(jì)數(shù)器。由于74LS90D 芯片清零是由兩個(gè)清零端控制的，所以當(dāng)?shù)?4 個(gè)脈沖到來(lái)時(shí)，第一片74lLS90D芯片的Qc 為高電平。第二片74LS90D 芯片的Qb 為高電平，讓第一片74LS90D 芯片的Qc 與兩片芯片的Ro1 相連.讓第二片74ls90 芯片的QB 與兩片芯片的Ro2 相連。當(dāng)?shù)?4 個(gè)脈沖到來(lái)時(shí)就會(huì)進(jìn)行異步清零。如此循環(huán)就會(huì)構(gòu)成24 進(jìn)制計(jì)數(shù)器。見(jiàn)附圖7.圖7 24進(jìn)制電路

5、數(shù)字鐘電路由于秒信號(hào)的精確性和穩(wěn)定性不可能坐到完全準(zhǔn)確無(wú)誤，又因?yàn)殡娐分衅渌脑驍?shù)字鐘總會(huì)產(chǎn)生走時(shí)誤差的現(xiàn)象。所以，電路中就應(yīng)該有校準(zhǔn)時(shí)間功能的電路。在這次設(shè)計(jì)中教時(shí)電路用的是一個(gè)RS 基本觸發(fā)器的單刀雙置開(kāi)關(guān)，每搬動(dòng)開(kāi)關(guān)一次產(chǎn)生一個(gè)計(jì)數(shù)脈沖.實(shí)現(xiàn)校時(shí)功能。見(jiàn)附圖8。

7、利用兩個(gè)六十進(jìn)制和一個(gè)二十四進(jìn)制連接成一個(gè)時(shí)、分、秒都會(huì)進(jìn)位的電路總圖。見(jiàn)附圖8

圖8 總電路圖

六、心得體會(huì)

在這次設(shè)計(jì)中我們深深地體會(huì)到了理論跟實(shí)踐的不同，理論學(xué)的再好不會(huì)動(dòng)手那也只能是紙上談兵。我們了解了集成電路芯片的型號(hào)命名規(guī)律，懂得了沒(méi)有某種芯片時(shí)的替代方法，以及在網(wǎng)上查找電子電路資料的方法，掌握了各芯片的邏輯功能及使用方法，進(jìn)一步熟悉了集成電路的引腳安排，掌握了數(shù)字鐘的設(shè)計(jì)方法，明白了數(shù)字鐘的組成原理以及工作原理。掌握了計(jì)數(shù)器的工作原理，以及計(jì)數(shù)器進(jìn)制的組成方法和級(jí)聯(lián)方法，實(shí)現(xiàn)了一次理論指導(dǎo)實(shí)踐、理論向?qū)嵺`過(guò)渡的跨越，雖然期間遇到一些困難，但這些困難卻增強(qiáng)了我們分析問(wèn)題、解決問(wèn)題的能力，使我們以后不僅只學(xué)習(xí)書(shū)本中的理論知識(shí)，而且知道學(xué)以致用，動(dòng)過(guò)動(dòng)手實(shí)踐是我們對(duì)書(shū)本中的理論知識(shí)掌握地跟牢固、理解地跟深刻，這對(duì)我們今后的工作及學(xué)習(xí)有積極的影響。這次課程設(shè)計(jì)不僅再次復(fù)習(xí)了數(shù)字電子和模擬電子,而且讓我對(duì)于芯片的使用更加了解。增加了我的動(dòng)手操作能力，加深了對(duì)該軟件的了解。這就是這次課程設(shè)計(jì)的成果，相信這些實(shí)際的操作經(jīng)驗(yàn)會(huì)是我們以后的寶貴財(cái)富。

第五篇：數(shù)字鎖相環(huán)的FPGA設(shè)計(jì)與實(shí)現(xiàn)-課設(shè)

1.設(shè)計(jì)要求

利用MAX PLUSII軟件工具，設(shè)計(jì)一個(gè)全數(shù)字鎖相環(huán)路，通過(guò)它從19.2k的信號(hào)中提取同步信號(hào)。本地源時(shí)鐘為11.0592MHz。

要求實(shí)現(xiàn)的功能：

a當(dāng)遠(yuǎn)端信號(hào)（方波）的占空比分別為1:

1、1:

3、1:5和1:7時(shí)，從其中提取同步信號(hào)。b先將遠(yuǎn)端信號(hào)（方波）轉(zhuǎn)變成偽隨機(jī)序列，然后從中提取同步信號(hào)。完成仿真過(guò)程，給出測(cè)試結(jié)果，要求得到同步帶寬、捕捉帶寬和最大同步時(shí)間。

2.設(shè)計(jì)原理

2.1數(shù)字鎖相環(huán)基本原理

一個(gè)典型的鎖相環(huán)（PLL）系統(tǒng)，是由鑒相器（PD），壓控蕩器（VCO）和低通濾波器（LPF）三個(gè)基本電路組成，如圖1所示。

圖1 PLL模塊圖

傳統(tǒng)的鎖相環(huán)是模擬電路，它利用環(huán)路中誤差信號(hào)去連續(xù)地調(diào)整位同步信號(hào)的相位。全數(shù)字鎖相環(huán)路完全用數(shù)字電路構(gòu)成，采用高穩(wěn)定度的振蕩器（信號(hào)鐘），從鑒相器所獲得的與同步誤差成比例的誤差信號(hào)不是直接用于調(diào)整振蕩器，而是通過(guò)一個(gè)控制器在信號(hào)鐘輸出的脈沖序列中附加或扣除一個(gè)或幾個(gè)脈沖，這樣同樣可以調(diào)整加到鑒相器上的位同步脈沖序列的相位，達(dá)到同步的目的。

全數(shù)字鎖相環(huán)（ADPLL）由數(shù)字鑒相器（DP）、數(shù)字濾波器（DF）與數(shù)字壓控振蕩器(DCO)三個(gè)數(shù)字電路部件組成，如圖2所示。

圖2 ADPLL模塊圖

2.2數(shù)字鎖相環(huán)原理框圖

本設(shè)計(jì)中的數(shù)字鎖相環(huán)由信號(hào)鐘、控制器、分頻器、相位比較器組成。其原理框圖如圖3所示。

圖3 數(shù)字鎖相環(huán)原理框圖

信號(hào)鐘包括一個(gè)高穩(wěn)定度的晶體振蕩器和整形電路。若接收碼元的速率為F=1/T，那么振蕩器頻率設(shè)定在nF，經(jīng)整形電路之后，輸出周期性脈沖序列，其周期T0=1/(nF)=T/n。本設(shè)計(jì)中時(shí)鐘為11.0592MHz。

控制器包括圖中的扣除門(mén)（常開(kāi)）、附加門(mén)（常閉）和“或門(mén)”，它根據(jù)相位比較器輸出的控制脈沖（“超前脈沖”或“滯后脈沖”）對(duì)信號(hào)鐘輸出的序列實(shí)施扣除（或添加）脈沖。分頻器是一個(gè)計(jì)數(shù)器，每當(dāng)控制器輸出n個(gè)脈沖時(shí)，它就輸出一個(gè)脈沖。控制器與分頻器的共同作用的結(jié)果就調(diào)整了加至相位比較器的位同步信號(hào)的相位。這種相位前、后移的調(diào)整量取決于信號(hào)鐘的周期，每次的時(shí)間階躍量為T(mén)0，相應(yīng)的相位最小調(diào)整量為Δ=2πT0/T=2π/n。

相位比較器將接收脈沖序列與位同步信號(hào)進(jìn)行相位比較，以判別位同步信號(hào)究竟是超前還是滯后，若超前就輸出超前脈沖，若滯后就輸出滯后脈沖。

3.數(shù)字鎖相環(huán)的硬件實(shí)現(xiàn)

根據(jù)圖3（數(shù)字鎖相環(huán)原理框圖），利用MAX PLUSII中的硬件仿真功能，實(shí)現(xiàn)數(shù)字鎖相環(huán)。下面將給出信號(hào)鐘、分頻器和相位比較器的硬件實(shí)現(xiàn)圖。

信號(hào)鐘包含一個(gè)晶振和整形電路，晶振產(chǎn)生的方波信號(hào)經(jīng)過(guò)整形電路后變成脈沖信號(hào)。為了和控制器相配合，需要兩路脈沖信號(hào)。整形電路由D觸發(fā)器和邏輯與、或、非門(mén)組成。D觸發(fā)器起到延時(shí)的作用，然后通過(guò)邏輯或門(mén)和與門(mén)產(chǎn)生脈沖波。電路如圖4所示。

圖4 整形電路（rc）

分頻器是一個(gè)計(jì)數(shù)器，由3片74LS161來(lái)實(shí)現(xiàn)。電路如圖5所示。

圖5 分頻器（fd）

相位比較器主要由微分脈沖電路和邏輯與、非門(mén)組成。微分脈沖形成電路由D觸發(fā)器和邏輯異或、與門(mén)組成。D觸發(fā)器起延時(shí)的作用。微分脈沖形成電路如圖6所示。

圖6 微分脈沖形成電路（dp）

數(shù)字鎖相環(huán)的硬件實(shí)現(xiàn)電路如圖7所示。圖中藍(lán)色字樣所在框圖由上至下分別為微分脈沖形成電路（dp）、整形電路（rc）和分頻器（fd），具體結(jié)構(gòu)如圖

6、圖4和圖5所示。

圖7 數(shù)字鎖相環(huán)電路

由于在MAX PLUSII中沒(méi)有占空比為1:

3、1:5和1:7的方形波，所以要利用可用的元器件來(lái)生成滿(mǎn)足要求的信號(hào)。可以通過(guò)把方波分別通過(guò)模

4、模6和模8計(jì)數(shù)器來(lái)達(dá)到這一目的。在本設(shè)計(jì)中，利用74LS161來(lái)實(shí)現(xiàn)這些計(jì)數(shù)器。模

4、模

6、模8計(jì)數(shù)器分別如圖

8、圖

9、圖10所示。

圖8 模4計(jì)數(shù)器（1_3）

圖9 模6計(jì)數(shù)器（1_5）

圖10 模8計(jì)數(shù)器（1_7）

方波通過(guò)這些計(jì)數(shù)器后就能形成占空比滿(mǎn)足要求的信號(hào)，然后再將信號(hào)送入圖7所示的數(shù)字鎖相環(huán)電路中，便可以提取出同步信號(hào)。

在本設(shè)計(jì)中，將方波轉(zhuǎn)變成偽隨機(jī)序列用到74LS194和邏輯異或門(mén)、與非門(mén)。7位偽隨機(jī)序列發(fā)生器電路如圖11所示。將產(chǎn)生的偽隨機(jī)序列送入圖7所示的數(shù)字鎖相環(huán)電路中，便可以提取出同步信號(hào)。

圖11 7位偽隨機(jī)序列發(fā)生器

4.仿真過(guò)程

4.1接收信號(hào)的占空比為1:1

條件設(shè)置為：End Time = 10ms，Grid Size = 45.2ns 位同步信號(hào)超前于接收脈沖序列的情況如圖12所示，藍(lán)色線(xiàn)條處放大后如圖13所示。經(jīng)過(guò)一段時(shí)間后鎖相成功，達(dá)到同步狀態(tài)，如圖14所示。

圖12 位同步信號(hào)超前于接收脈沖序列

圖13 超前脈沖作用于扣除門(mén)

圖14同步狀態(tài)

位同步信號(hào)滯后于接收脈沖序列的情況如圖15所示，藍(lán)色線(xiàn)條處放大后如圖16所示。經(jīng)過(guò)一段時(shí)間后鎖相成功，達(dá)到同步狀態(tài)，如圖17所示。

圖15 位同步信號(hào)滯后于接收脈沖序列

圖16 滯后脈沖作用于附加門(mén)

圖17 同步狀態(tài)

通過(guò)多次試驗(yàn)，可得測(cè)試結(jié)果如下： 同步建立時(shí)間：14.824ms 同步帶寬：40hz 4.2接收信號(hào)的占空比為1:3

條件設(shè)置為：End Time = 10ms，Grid Size = 45.2ns 位同步信號(hào)超前于接收脈沖序列的情況如圖18所示，藍(lán)色線(xiàn)條處放大后如圖19所示。經(jīng)過(guò)一段時(shí)間后鎖相成功，達(dá)到同步狀態(tài)，如圖20所示。同步建立時(shí)間：6.906ms

圖18 位同步信號(hào)超前于接收脈沖序列

圖19 超前脈沖作用于扣除門(mén)

圖20 同步狀態(tài)

位同步信號(hào)滯后于接收脈沖序列的情況如圖21所示，藍(lán)色線(xiàn)條處放大后如圖22所示。經(jīng)過(guò)一段時(shí)間后鎖相成功，達(dá)到同步狀態(tài)，如圖23所示。

圖21 位同步信號(hào)滯后于接收脈沖序列

圖22 滯后脈沖作用于附加門(mén)

圖23 同步狀態(tài)

通過(guò)多次試驗(yàn)，可得測(cè)試結(jié)果如下： 同步建立時(shí)間：14.905ms 同步帶寬：24hz 4.3接收信號(hào)的占空比為1:5

條件設(shè)置為：End Time = 10ms，Grid Size = 45.2ns 位同步信號(hào)超前于接收脈沖序列的情況如圖24所示，藍(lán)色線(xiàn)條處放大后如圖25所示。經(jīng)過(guò)一段時(shí)間后鎖相成功，達(dá)到同步狀態(tài)，如圖26所示。

圖24 位同步信號(hào)超前于接收脈沖序列

圖25 超前脈沖作用于扣除門(mén)

圖26 同步狀態(tài)

位同步信號(hào)滯后于接收脈沖序列的情況如圖27所示，藍(lán)色線(xiàn)條處放大后如圖28所示。經(jīng)過(guò)一段時(shí)間后鎖相成功，達(dá)到同步狀態(tài)，如圖29所示。

圖27 位同步信號(hào)滯后于接收脈沖序列

圖28 滯后脈沖作用于附加門(mén)

圖29 同步狀態(tài)

通過(guò)多次試驗(yàn)，可得測(cè)試結(jié)果如下： 同步建立時(shí)間：14.706ms 同步帶寬：16hz 4.4接收信號(hào)的占空比為1:7

條件設(shè)置為：End Time = 20ms，Grid Size = 45.2ns 位同步信號(hào)超前于接收脈沖序列的情況如圖30所示，藍(lán)色線(xiàn)條處放大后如圖31所示。經(jīng)過(guò)一段時(shí)間后鎖相成功，達(dá)到同步狀態(tài)，如圖32所示。

圖30 位同步信號(hào)超前于接收脈沖序列

圖31 超前脈沖作用于扣除門(mén)

圖32 同步狀態(tài)

位同步信號(hào)滯后于接收脈沖序列的情況如圖33所示，藍(lán)色線(xiàn)條處放大后如圖34所示。經(jīng)過(guò)一段時(shí)間后鎖相成功，達(dá)到同步狀態(tài)，如圖35所示。

圖33 位同步信號(hào)滯后于接收脈沖序列

圖34 滯后脈沖作用于附加門(mén)

圖35 同步狀態(tài)

通過(guò)多次試驗(yàn)，可得測(cè)試結(jié)果如下： 同步建立時(shí)間：14.865ms 同步帶寬：18hz 4.5遠(yuǎn)端信號(hào)（方波）轉(zhuǎn)變成偽隨機(jī)序列

條件設(shè)置為：End Time = 20ms，Grid Size = 45.2ns 位同步信號(hào)超前于接收脈沖序列的情況如圖36所示，藍(lán)色線(xiàn)條處放大后如圖37所示。經(jīng)過(guò)一段時(shí)間后鎖相成功，達(dá)到同步狀態(tài)，如圖38所示。

圖36 位同步信號(hào)超前于接收脈沖序列

圖37 超前脈沖作用于扣除門(mén)

圖38 同步狀態(tài)

位同步信號(hào)滯后于接收脈沖序列的情況如圖39所示，藍(lán)色線(xiàn)條處放大后如圖40所示。經(jīng)過(guò)一段時(shí)間后鎖相成功，達(dá)到同步狀態(tài)，如圖41所示。

圖39 位同步信號(hào)滯后于接收脈沖序列

圖40 滯后脈沖作用于附加門(mén)

圖41 同步狀態(tài)

通過(guò)多次試驗(yàn)，可得測(cè)試結(jié)果如下： 同步建立時(shí)間：52.476ms 同步帶寬：8hz 5.心得體會(huì)

在做這個(gè)課程設(shè)計(jì)之前，我沒(méi)有接觸過(guò)MAX PLUSII這個(gè)軟件，對(duì)數(shù)字鎖相器亦沒(méi)有太多的認(rèn)識(shí)，所以剛開(kāi)始感覺(jué)很難。在查閱了很多相關(guān)資料之后，對(duì)軟件的操作和數(shù)字鎖相器的理解已經(jīng)比較深入，越到后邊就感覺(jué)越得心應(yīng)手。自己竟然在短短幾天之內(nèi)，掌握了這些東西，并且完整地將課程設(shè)計(jì)完成。在這過(guò)程中也學(xué)到了很多東西。一方面，在完成該課程設(shè)計(jì)的過(guò)程中，對(duì)數(shù)字鎖相環(huán)技術(shù)有了深刻的理解，也學(xué)會(huì)了如何去利用仿真工具去驗(yàn)證一個(gè)設(shè)計(jì)的正確性和可行性。這對(duì)之后的畢業(yè)設(shè)計(jì)都有莫大的幫助。另一方面，自己又一次領(lǐng)悟到與人合作交流的重要性，期間遇到的許多問(wèn)題都是在不斷地討論和請(qǐng)教中解決的，如果沒(méi)有集體的智慧，可能到現(xiàn)在也無(wú)法完成該設(shè)計(jì)。總而言之，學(xué)期末的課程設(shè)計(jì)教會(huì)了我很多東西，也為本學(xué)期畫(huà)上了一個(gè)完滿(mǎn)的句號(hào)。感謝老師的指導(dǎo)。