第一篇：數字電路教案-閻石 第七章

第七章．半導體存儲器

7．1．概述

7．2．只讀存儲器（ROM）

7．2．1．掩模只讀存儲器

7．2．2．可編程只讀存儲器（PROM）

7．2．3．可擦除的可編程只讀存儲器（EPROM）

一． EPROM 二． E2PROM 三． Flash Memory

7．3．隨機存儲器（RAM）

7．3．1．SRAM 7．3．2．DRAM

7．4．存儲器容量的擴展

7．4．1．位擴展方式 7．4．2．字擴展方式

7．5．用存儲器實現組合邏輯函數

7．6．用可編程邏輯陣列（PLA）實現組合邏輯函數

可編程邏輯陣列就其典型電路結構形式而言，可以看成是由一個與門陣列和一一個或門陣列組成的。見下圖。……A0A1An與門陣列P0P1P2或門陣列……

與門陣列由若干與門組成，它實現對輸入信號A0?An中有關變量的與運算，其輸出P0?Pm是一些由變量作為因子組成的乘積項，或門陣列由若干或門組成，它實現對P0?Pm中有關乘積項的或運算，其輸出Z0?Zl就是一些由乘積項組成的邏輯函數。而且，在與門陣列中應該將哪些變量相乘，在或門陣列中應該將哪些乘積項相加，是完全由使用者設計決定，依次把這樣的與或門陣列叫做可編程邏輯陣列。

從例7.5.2我們發現，用ROM產生組合邏輯函數時，存儲單元的利用率 往往很低。由表7.5.3可知，Y1,Y2,Y3,Y4中只包含最小項：m2,m3,m4,m6,m7,m10,m14和m15，因而存儲矩陣只要這8列就夠了。因此，地址譯碼器只需給出w2,w3,w4,w6,w7,w10,w14,w15這8個地址信號。倘若把地址譯碼器改成部分最小項譯碼器，僅挑選邏輯函數中所包含的最小項譯出，那么譯碼矩陣將能大大壓縮。這對于提高器件的利用率，節省芯片的面積是非常不利的。

這種譯碼矩陣和存儲矩陣均可變成的電路就叫做可編程邏輯陣列，簡稱PLA。

下圖為PLA的結構示意圖。它包含一個與邏輯陣列和一個或邏輯陣列。與邏輯陣列可將邏輯函.數所用的最小項或若干最小項合并后的乘積項譯出，或邏輯陣列再把這些最小項或最小項之和的信號有選擇地組合，得到所需的邏輯函數。

…………PmZ0Z1Zl ABCDABCDABCDABCDABCDABCDABCD與陣列ABCDABCD或陣列Y1Y2Y3Y4

比較上圖和書中圖7.5.2即可看出，用ROM產生式(7.5.2)的邏輯函數時，譯碼矩陣和存儲矩陣共需要8*16+4*16=192個存儲單元，而用PLA產生同樣的邏輯函數只需要8*8+4*8=96個存儲單元，少用一半。

實際上上圖還可簡化，因為m6和m7僅同時存在于Y1和Y2中，所以可將它們合并譯碼，使與邏輯陣列和或邏輯陣列皆減少一列存儲單元。

為了方便用戶選用，同時也為了降低成本，PLA也為預先制造系列化的定型產品。具體內容見書中的第八章。

第二篇：數字電路理論上機教案

數字電路理論上機教案

學習掌握軟件QuartusII的使用方法，以及熟練應用VHDL語言編程。學習步驟：

1.軟件介紹

1.1 安裝破解

首先安裝Quartus II 9.0(32-Bit)：

找到安裝文件內的Crack_QII90文件夾下的Quartus_II_9.0破解器.exe 把破解器復制到C:altera90quartusbin路徑下，運行。

生成license.dat文件，把文件保存在C:altera90quartusbin路徑下。啟動在Quartus II 9.0的Tools菜單下選擇License Setup，復制下NIC ID 用記事本打開剛才生成的license.dat文件，把文件里的2處XXXXXXXXXXXX用NIC ID替換。

然后在Quartus II 9.0的Tools菜單下選擇License Setup，然后選擇License file，最后點擊OK。

破解成功后，在啟動畫面中可以看見“Altera中國區代理――駿龍科技有限公司”的防偽字樣。

1.2 軟件界面

1.3 開發步驟

2.VHDL編程

以三與門為例，介紹VHDL編程步驟。

① 建立工程文件夾 D:學號。注意：工程文件不能放在根目錄下，必須建立文件夾。② 建立工程yumen3.qdf。注意：三名一致。

啟動軟件：桌面快捷方式，或 開始-》程序-》Alteral-》QuartusII打開。打開工程向導：點擊菜單欄File->New Project Wizard?，彈出新建工程引導窗口。

第一頁：Introduction直接next。

第二頁：三個空白，第一段：選擇路徑，放在你自己的工程文件夾下。

第二段：工程名，注意命名規則。和三名一致。

第三段：頂層模塊名稱，忽略。直接next。第三頁：add file添加文件，直接next。

第四頁：選擇硬件，Family & Device settings。Family：CycloneII Availabel Device：EP2C35F672C6 第五頁：EDA Tools Settings，EDA工具配置，直接忽略next。第六頁：Summary概況。finish ③ VHDL程序文本輸入：

選擇輸入方式：菜單File->New彈出對話框，選擇VHDL File，出現編程界面。

保存VHDL文件。File->Save As 文件名為yumen3.vhd注意命名規則。和三名一致。編寫三與門程序： library ieee;use ieee.std_logic_1164.all;entity yumen3 is port(a,b,c:in std_logic;y:out std_logic);end yumen3;architecture nand3 of yumen3 is begin y<=a and b and c;end nand3;④ 編譯工程 菜單欄Processing->Compiler Tool->Start；或者工具欄紫色三角符號。

⑤ 本部分注意事項：文本拼寫錯誤，標點符號缺漏錯誤，文件路徑，三名（工程名，文件名，實體名）不一致。

3.電路圖繪制

1.1 新建原理圖文件File->New 在新建對話框中選Block Diagram/Schematic File 點擊ok 1.2 出現畫圖窗口后，在帶點的空白處雙擊鼠標，出現symbol窗口。左邊樹狀分支有三種選擇：megafunctions, others, primitives。1.3 真實邏輯芯片選擇others->maxplus2，08,32,86,112等等 1.4 邏輯門選擇primitives->logic，and3,nor2 1.5 輸入輸出primitives->pin->input/output 1.6 窗口中右鍵單擊下拉菜單選擇Insert->symbol

4.仿真

4.1 仿真設置：

菜單欄Assignment->settings?彈出設置窗口。

左側文件樹中選擇Simulator Settings，在右側Simulator mode中可以選擇：功能仿真Functional；時序仿真Timing，和快速時序仿真。

在Simulator input中輸入：yumen3.swf 4.2 新建一個波形文件：

點擊New->出現新建對話框中選擇Verification/Debugging Files中的

Vector Waveform File點擊ok，出現波形編輯界面。

波形編輯界面分為兩個窗口，有name的信號窗口和波形窗口。

4.3 輸入信號節點 在有name的信號窗口雙擊鼠標左鍵，出現插入指針對話框insert node or bus。在對話框上點擊右邊第三個Node finder按鈕，彈出Node finder對話框。點擊右上角list->點擊雙大于號》》點ok 另一個對話框也點ok 4.4 設置仿真時間和網格間距并賦值

菜單Edit->End Time 彈出Time窗口輸入10 菜單Edit->Grid Size 彈出窗口輸入10ns 鼠標點擊手動賦值。

4.5 保存仿真

保存仿真文件為yumen3.vwf在yumen3文件夾中。

4.6 仿真

功能仿真 菜單Processing->Generate Functional Simulation Netlist成功后

菜單Processing->Simulator Tool選擇Functional選中Overwrite simulation input file with simulation result->Start 時序仿真 同上，只是在Processing->Simulator Tool選擇Timing

5.分配管腳

1.選擇硬件：點擊菜單Assignments->Device出現Settings對話框。選擇CycloneII, EP2C35F672C6，點擊ok。2.手動鎖定：SW0-N25 LEDG0-AE22 SW1-N26 SW2-P25 點擊Assignments->Pins打開引腳鎖定編輯器Pin Planer雙擊信號的location欄進行選擇。

3.重新編譯：Processing->Compilation Tool->start。

6.下載

1.下載配置：點擊Tools->programmer打開下載界面，軟件自動產生chain1.cdf保存chain1.cdf可以多次下載。2.點擊hardware setup選擇使用下載電纜類型。3.正確連接DE2開發板，打開開發板電源開關。

4.選中Program/Configure任務，點擊start進行下載。

第三篇：數字電路基礎教案

第7章

數字電路基礎

【課題】

7.1 概述

【教學目的】

1.讓學生了解數字電子技術對于認知數碼世界的重要現實意義，培養學生學習該科目的濃厚興趣。

2.明確該科目的學習重點和學習方法。【教學重點】

1.電信號的種類和各自的特點。2.數字信號的表示方法。

3.脈沖波形主要參數的含義及常見脈沖波形。4.數字電路的特點和優越性。【教學難點】

數字信號在日常生活中的應用。【教學方法】

講授法，討論法 【參考教學課時】

1課時 【教學過程】

一、新授內容

7.1.1 數字信號與模擬信號

1.模擬信號：在時間和數值上是連續變化的信號稱為模擬信號。2.數字信號：在時間和數值上是離散的信號稱為數字信號。討論： 請同學們列舉幾種常見的數字信號和模擬信號。7.1.2 脈沖信號及其參數

1.脈沖信號的定義：在瞬間突然變化、作用時間極短的電壓或電流信號。2．脈沖的主要參數：脈沖幅值Vm、脈沖上升時間tr、脈沖下降時間tf、脈沖寬度tW、脈沖周期T及占空比D。7.1.3 數字電路的特點及應用

特點：1.電路結構簡單，便于實現數字電路集成化。2.抗干擾能力強，可靠性高。（例如手機）

3.數字電路實際上是一種邏輯運算電路，電路分析與設計方法簡單、方便。4.數字電路可以方便地保存、傳輸、處理數字信號。（例如計算機）5.精度高、功能完備、智能化。（例如數字電視和數碼照相機）

應用：數字電路在家電產品、測量儀器、通信設備、控制裝置等領域得到廣泛的應用，數字化的發展前景非常寬闊。

討論：1.你用過哪些數字電路產品，請列出1~2個較為典型的例子，并就其中一個產品說明它的功能及優點和缺點。

二、課堂小結

1.數字信號與模擬信號的概念 2.脈沖信號及其參數 3.數字電路的特點及應用

三、課堂思考

討論：談談如何才能學好數字電路課程？

四、課后練習

P143思考與練習題：1、2、3。

【課題】

7.2 常用數制與編碼

【教學目的】

1.掌握二進制、十進制、十六進制數的表示方法及數制間的相互轉換。

2.了解8421BCD碼的表示形式。【教學重點】

1.二進制、十六進制數的表示方法。

2.數字電路中為什么廣泛采用二、十六進制數。3.為什么要進行不同數制之間的轉換。

4.進行二進制、十進制數、十六進制之間的相互轉換。5.8421BCD碼。【教學難點】

十進制數與十六進制數之間的相互轉換。【教學方法】

講授法 【參考教學課時】

2課時 【教學過程】

一、復習提問

數字電路的特點及應用。

二、新授內容

7.2.1 數制

基本概念：（1）進位制（2）基數（3）位權

1.十進制：十進制數有0、1、2、3、4、5、6、7、8、9共10個數碼。十進制數作加法運算時遵循“逢十進一”，作減法運算時遵循“借一當十”的規則。

小提示：在實際的數字電路中，采用十進制十分不便，因為十進制有十個數碼，要想嚴格地區分開必須有十種不同的電路狀態與之相對應，這在技術上實現起來比較困難。因此，在實際的數字電路中一般不直接采用十進制數。

2.二進制：二進制數僅有0和1兩個不同的數碼。進位規則為“逢二進一”；借位規則為“借一當二”。

小提示：二進制是數字電路中使用最廣泛的一種數制。因為二進制數只有0、1兩個數碼，容易通過電路或器件的狀態來表示；其次，二進制的運算規則簡單。

3．十六進制：十六進制的進位規律是“逢十六進一”。7.2.2數制間的轉換

1．二進制數轉換為十進制數

轉換方法是：寫出二進制的權展開式，然后將各數值按十進制相加，即可得到等值的十進制數。

2．十進制整數轉換為二進制數

轉換方法是：將十進制整數逐次用2除取余數，一直除到商為零。其中最先出現的余數為二進制數的最低位數碼。這種轉換方法通常稱為短除取余倒計法。

3．二進制數轉換為十六制數

轉換方法是：將二進制數自右向左每4位分為一組，最后不足4位的一組，高位用零補足；然后寫出每一組等值的十六進制數。

4．十六進制數轉換為二進制數

轉換方法是：只要把每一位十六進制數用相應的四位二進制數代替即可。7.2.3 編碼

1．二-十進制代碼

常用的二-十進制代碼是用4位二進制數表示1位十進制數，也稱BCD碼。2.字符代碼

三、課堂小結

1．數制

2．數制間的轉換

3．編碼

四、課堂練習

1.將下列二進制數轉換成十進制數：（1）(101001)

2(2)（10110)2

2.分別求出10~20所對應的二進制數。3．將下列十進制數用8421BCD碼表示：（1）17

（2）432

五、課后練習

P147思考與練習題：1、2、3。

【課題】

7.3 邏輯門電路

【教學目的】

1.掌握基本邏輯門和常用復合門的邏輯功能及電路符號。2.了解集成邏輯門的內部結構和常用集成邏輯門的系列品種。【教學重點】

1.基本邏輯門的邏輯功能。

2.與非門、或非門、與或非門、異或門等復合邏輯門的邏輯功能，會畫電路符號，會使用真值表。【教學難點】

特殊邏輯門的作用和應用。【教學方法】

講授法、討論法及實物展示。【參考教學課時】

4課時 【教學過程】

一、復習提問

1.簡述各數制之間的轉換方法。2.將下列十進制數用8421BCD碼表示。（1）28

（2〕3895

二、新授內容 7.3.1 基本邏輯門

基本概念： 邏輯關系、邏輯門電路 1.與邏輯門

（1）與邏輯關系：“只有當決定一件事情（燈亮）的各種條件（開關S1、S2閉合）完全具備時，該事情（燈亮）才發生，否則就不發生”，這樣的邏輯關系稱為與邏輯關系。（2）與門電路： 邏輯符號、表達式、真值表 討論：聯系生活說明有哪些常見的與邏輯。2．或邏輯門

（1）或邏輯關系：“在決定一件事情（燈亮）的各種條件（開關S1、S2閉合）中，只要有一個條件具備，該事情（燈亮）就會發生”，這樣的邏輯關系稱為或邏輯關系。（2）或門電路：邏輯符號、表達式、真值表 討論：聯系生活說明有哪些常見的或邏輯。3．非邏輯門

(1)非邏輯關系：“事情的結果（燈亮）與條件（開關閉合）總是呈相反狀態”。(2)非門電路：邏輯符號、表達式、真值表 討論：聯系生活說明有哪些常見的非邏輯。7.3.2 復合邏輯門

1．與非門：邏輯功能、邏輯符號、表達式、真值表 2．或非門：邏輯功能、邏輯符號、表達式、真值表 3．與或非門：邏輯功能、邏輯符號、表達式、真值表 4．異或門：邏輯功能、邏輯符號、表達式、真值表

5.同或門：邏輯功能、邏輯符號、表達式、真值表（補充）* 7.3.3 特殊邏輯門 1.集電極開路與非門（OC門）

（1）OC門的工作原理、邏輯符號、邏輯表達式及邏輯功能（2）OC門的應用舉例 ①實現線與

②驅動顯示器 ③實現電平轉換 2.三態門（TSL門）

（1）三態門的邏輯符號及功能（2）三態輸出門的應用舉例 ①用三態輸出門實現數據單向傳送 ②用三態輸出門實現數據雙向傳送 7.3.4 常用集成邏輯門

1.集成門電路的內部結構（教材圖7.19）補充： 雙列直插式集成電路(1)外形封裝（實物展示）（2）引腳的編號辨認

2.集成與門、與非門：邏輯功能，電路符號 3.集成或門、或非門：邏輯功能，電路符號 4.常用集成非門

三、課堂小結

1．基本邏輯門的邏輯符號及邏輯功能

2．復合邏輯門的邏輯符號及邏輯功能 3．特殊邏輯門的邏輯符號及邏輯功能 4．常用集成邏輯門

四、課堂練習

1．寫出下列各門電路的輸出結果：

2.如何判別雙列直插式集成電路引腳的編號順序？

3.在一條長廊中，想用三個開關去控制一盞燈，如奇數個開關合上時，則燈亮；如偶數個開關合上時（0是偶數），則燈熄。根據該文字描述建立真值表。

五、課后練習

1.P156思考與練習題： 2、3、5。

2.將學過的各種門電路的邏輯功能歸總列表。

【課題】

7.4 邏輯函數的化簡

【教學目的】

掌握邏輯代數的基本定律、常用公式與化簡方法。【教學重點】

1.了解邏輯函數化簡和變換的意義。2.掌握邏輯代數的基本定律和基本公式。3.理解邏輯表達式化簡的標準。4.用邏輯函數基本公式化簡邏輯函數。【教學難點】

利用配項法進行邏輯函數化簡。【教學方法】

講授法、討論法 【參考教學課時】

2課時 【教學過程】

一、復習提問

畫出基本邏輯門的邏輯符號并說明其邏輯功能。

二、新授內容

7.4.1邏輯代數的基本定律 7.4.2 邏輯函數的代數法化簡 補充：化簡在實用中的意義 1．邏輯函數的表示方法 2．邏輯函數化簡的基本原則 3．邏輯代數常用公式 4．邏輯函數的化簡方法 5.例題講解

討論：通過例題講解可知，對于比較復雜的邏輯函數式，可用不同的公式和方法進行化簡，其結果是相同的，但有繁有簡。我們要善于選擇比較精煉的方法來完成。

三、課堂小結

1.邏輯代數的基本定律 2.邏輯函數的代數法化簡

四、課堂思考

P159 思考與練習題：

1、2。

五、課后練習

1.P159 思考與練習題：3、4、5。

2.在課外資料上尋找有關題目，擴展學生知識面。

【課題】

* 7.5 數字集成電路的基本使用常識

【教學目的】

1.了解典型TTL、CMOS數字集成電路的主流系列品種、主要特點及使用常識。

2..培養學生應用能力，提高學生的動手能力。【教學重點】

1.TTL、CMOS集成電路的主流系列品種、主要特點及使用常識，并會測試其邏輯功能。2.邏輯門閑置引腳的處理方法。【教學難點】

根據要求，合理選用集成門電路。【教學方法】

講授法、舉例法 【參考教學課時】

1課時 【教學過程】

一、復習提問

寫出各種邏輯門電路的邏輯功能與邏輯表達式。

二、新授內容

7.5.1數字集成電路的分類

1.TTL數字集成電路 2.CMOS數字集成電路 7.5.2數字集成電路的使用注意事項

1.閑置輸入引腳的處理 2.集成電路使用應注意的問題

3.TTL數字集成電路應用舉例（補充）

圖7.1所示為簡易邏輯測試筆電路圖，可用來檢測TTL數字集成電路的邏輯電平值。說明該電路的工作原理。（提示：分析TTL輸出電平值為0和1時，發光二極管的發光情況）

圖7.1

三、課堂小結

1.數字集成電路的分類

2.數字集成電路的使用注意事項

四、課堂思考

P163 思考與練習題：

2、3。

五、課后練習

P163 思考與練習題：

1、4

【課題】

實訓項目 7.1 數字電路實訓箱的初步使用

【實訓目標】

1.認識數字實訓箱的結構。2.掌握數字實訓箱的使用。【實訓重點】

數字實訓箱的使用。【實訓難點】

實訓箱故障的診斷與排除。【實訓方法】 實驗實訓 【參考實訓課時】

1課時 【實訓過程】

一、實訓任務

任務一

認識數字實訓箱的結構

1.認識實訓箱的結構 2.使用注意事項 任務二

實訓箱的初步使用

1.觀察實訓箱插件板的結構。

2.開機后，可以看到操作面板上十六位紅色發光二極管點亮，六位數碼管顯示出初始狀態，這時可用萬用表測出數碼管驅動芯片接Vcc引腳的電平值=

V；接GND引腳的電平值=

V。可用萬用表檢查電源電壓=

V，看是否符合電路或集成組件的要求，一般TTL電路為5V。

3.測試十六位邏輯開關和十六位發光二極管紅、綠燈的顯示功能 4.測試單脈沖及連續脈沖的輸出功能

二、實訓總結

1.數字實訓箱的操作面板上包含有哪幾部分內容，使用時有哪些注意事項？ 2.總結數字實訓箱的使用方法。

三、課堂思考

1．數字實訓箱的操作面板上包含有哪幾部分內容，使用時有哪些注意事項？

四、課后作業

完成實訓報告，寫出本次實訓的體會和收獲。

【課題】

實訓項目7.2 集成邏輯門電路的功能測試

【實訓目標】

1.掌握邏輯門電路的邏輯功能測試方法。

2.掌握在實訓箱上連接實現數字電路的方法。【實訓重點】

掌握在實訓箱上連接實現數字電路的方法。【實訓難點】

集成電路多余輸入端的處理方法。

【實訓方法】

實驗實訓 【參考實訓課時】

1課時 【實訓過程】

一、復習提問

1．基本邏輯門電路的邏輯功能。

2．數字實訓箱使用時有哪些注意事項？

二、實訓任務

任務一

與非門邏輯功能測試

1.測試電路原理 2.操作步驟

任務二

用與非門控制信號輸出

1.實訓電路原理 2.實訓內容

三、實訓總結

1.畫出電路原理圖，并標明集成塊名稱和接線時使用的引腳號。2.按照實訓操作過程記錄、整理實訓內容和結果，填好測試數據。

四、課堂思考

1．當與非門的一個輸入端接脈沖源時，請問其余輸入端在什么狀態下允許脈沖通過？什么狀態下禁止脈沖通過？

2．如何檢測與非門集成電路質量的好壞？

五、課后作業

完成實訓報告，寫出本次實訓的體會和收獲

第四篇：數字電路與邏輯設計(4月教案)

中規模通用集成電路及其應用

教學內容：本節內容是針對上節組合邏輯電路分析的推廣，主要介紹采用中、大規模集成電路組成數字系統的方法以及應用。包括使用最廣泛的中規模組合邏輯集成電路有二進制并行加法器、譯碼器、編碼器、多路選擇器和多路分配器等。

教學重點：加法器和譯碼器的功能，設計應用的方法和技巧。教學難點：并行和串行集成電路的設計思想。

教學方法：課堂教學為主，輔以恰當的實驗。緊密結合前面所學的基礎內容，用豐富詳盡的例題，讓學生充分理解集成芯片設計方法，并通過課堂練習掌握學生學習情況。課后配套實驗，讓學生透徹理解課堂所學。

教學要求：了解集成電路的分類，重點掌握加法器和譯碼器的設計，以及其應用方法。

7.1常用中規模組合邏輯電路

教學內容：（1）熟悉常用中規模通用集成電路的邏輯符號、基本邏輯功能、外部特性和使用方法。（2）常用中規模通用集成電路作為基本部件，恰當地、靈活地、充分地利用它們完成各種邏輯電路的設計，有

效地實現各種邏輯功能。

教學重點：二進制并行加法器和譯碼器。

教學難點：二進制并行加法器和譯碼器功能、結構、外部特性及應用。

教學方法：課堂教學為主，通過提問和練習掌握中規模通用集成電路功能和應用。

采用中、大規模集成電路組成數字系統具有體積小、功耗低、可靠性高等優點，且易于設計、調試和維護。

使用最廣泛的中規模組合邏輯集成電路有：

★ 二進制并行加法器

★ 譯碼器 ★ 編碼器

★ 多路選擇器 ★ 多路分配器等

7.1.1二進制并行加法器

一．定義

二進制并行加法器:是一種能并行產生兩個二進制數算術和的組合邏輯部件.二．分類及典型產品 按其進位方式的不同，可分為串行進位二進制并行加法器和超前進位二進制并行加法器兩種類型。

1.串行進位二進制并行加法器：由全加器級聯構成，高位的進位依賴于低位的進位。典型芯片有四位二進制并行加法器T692。四位二進制并行加法器T692的結構框圖如圖7.1所示。

圖7.1 T692的結構框圖

串行進位二進制并行加法器的特點是：被加數和加數的各位能同時并行到達各位的輸入端，而各位全加器的進位輸入則是按照由低位向高位逐級串行傳遞的，各進位形成一個進位鏈。由于每一位相加的和都與本位進位輸入有關，所以，最高位必須等到各低位全部相加完成并送來進位信號之后才能產生運算結果。顯然，這種加法器運算速度較慢，而且位數越多，速度就越低。

為了提高加法器的運算速度，必須設法減小或去除由于進位信號逐級傳送所花的時間，使各位的進位直接由加數和被加數來決定，而不需依賴低位進位。根據這一思想設計的加法器稱為超前進位(又稱先行進位)二進制并行加法器。

2．超前進位二進制并行加法器：由邏輯電路根據輸入信號同時形成各位向高位的進位，又稱為先行進位二進制并行加法器或者并行進位二進制并行加法器。典型芯片有四位二進制并行加法器74LS283。

四位二進制并行加法器74LS283構成思想如下：

第i位全加器的進位輸出函數表達式為

Ci = AiBi+(Ai+Bi)Ci-1

令 Ai+Bi→Pi（進位傳遞函數）

AiBi→Gi（進位產生函數）

則有 Ci=PiCi-1+Gi 于是，當i=1、2、3、4時，可得到4位并行加法器各位的進位輸出函數表達式為

C1=P1C0+G1

C2=P2C1+G2=P2P1C0+P2G1+GC3=P3C2+G3=P3P2P1C0+P3P2G1+P3G2+G3

C4=P4C3+G4=P4P3P2P1C0+P4P3P2G1+P4P3G2+P4G3+G4

由于C1～C4是Pi、Gi和C0的函數，而Pi、Gi又是 Ai、Bi的函數，所以，在輸入Ai、Bi和C0之后，可以同時產生C1～C4。通常將根據Pi、Gi和C0形成C1～C4的邏輯電路稱為先行進位發生器。采用先行進位發生器的并行加法器稱為超前進位二進制并行加法器。

三．四位二進制并加法器的外部特性和邏輯符號 1.外部特性

74LS283、4008芯片的管腳排列圖如圖7.2(a)所示。圖中，VCC B2 A2 S2 B3 A3 S3 C3 16 15 14 13 12 11 10 974LS283 1 2 3 4 5 6 7 8S1 B1 A1 S0 B0 A0 C0-1 GNDTTL加法器74LS283引腳圖VDDB3C3 S3 S2 S1 S0 C0-1 16 15 14 13 12 11 10 94008 1 2 3 4 5 6 7 8A3 B2 A2 B1 A1 B0 A0 VSSCMOS加法器4008引腳圖圖7.2 74LS283，4008的管腳排列圖和邏輯符號 A4、A3、A2、A1----------二進制被加數； B4、B3、B2、B1----------二進制加數； F4、F3、F2、F1----------相加產生的和數；

C0----來自低位的進位輸入；FC4----向高位的進位輸出。2．邏輯符號

四位二進制并行加法器邏輯符號如圖7.2所示。

四．應用舉例

二進制并行加法器除實現二進制加法運算外，還可實現代碼轉換、二進制減法運算、二進制乘法運算、十進制加法運算等功能。下面舉例說明。

例1 用4位二進制并行加法器設計一個將8421碼轉換成余3碼的代碼轉換電路。例2 用4位二進制并行加法器設計一個4位二進制并行加法/減法器。

例3 用一個4位二進制并行加法器和六個與門設計一個乘法器，實現A×B,其中A=a3a2a1,B= b2b1.例4 用4位二進制并行加法器設計一個用余3碼表示的1位十進制數加法器。

7.1.2譯碼器和編碼器

譯碼器(Decoder)和編碼器(Encoder)是數字系統中廣泛使用的多輸入多輸出組合邏輯部件。

一.譯碼器

譯碼器的功能是對具有特定含義的輸入代碼進行“翻譯”，將其轉換成相應的輸出信號。

譯碼器的種類很多，常見的有二進制譯碼器、二-十進制譯碼器和數字顯示譯碼器。

1．二進制譯碼器

(1)定義

二進制譯碼器:能將n個輸入變量變換成2個輸出函數，且輸出函數與輸入變量構成的最小項具有對應關系

n的一種多輸出組合邏輯電路。

(2)特點

● 二進制譯碼器一般具有n個輸入端、2個輸出端和一個(或多個)使能輸入端。

● 在使能輸入端為有效電平時，對應每一組輸入代碼，僅一個輸出端為有效電平，其余輸出端為無效電平(與有效電平相反)。

● 有效電平可以是高電平(稱為高電平譯碼)，也可以是低電平(稱為低電平譯碼)。

(3)典型芯片

常見的MSI二進制譯碼器有2-4線(2輸入4輸出)譯碼器、3-8線(3輸入8輸出)譯碼器和4-16線(4輸入16輸出)譯碼器等。書P231所示分別是74LS138型3-8線譯碼器的管腳排列圖和邏輯符號。

n2.二-十進制譯碼器

二-十進制譯碼器的功能:將4位BCD碼的10組代碼翻譯成10個十進制數字符號對應的輸出信號。

例如，常用芯片T331是一個將8421碼轉換成十進制數字的譯碼器，其輸入A3～A0為8421碼，輸出Y0～Y9分別代表十進制數字0～9。該譯碼器的輸出為低電平有效。其次，對于8421碼中不允許出現的6個非法碼(1010～1111)，譯碼器輸出端Y0～Y9均無低電平信號產生，即譯碼器對這6個非法碼拒絕翻譯。這種譯碼器的優點是當輸入端出現非法碼時，電路不會產生錯誤譯碼。（該譯碼器的邏輯電路圖和真值表見教材中有關部分）

3.數字顯示譯碼器

數字顯示譯碼器是不同于上述譯碼器的另一種譯碼器。在數字系統中，通常需要將數字量直觀地顯示出來，一方面供人們直接讀取處理結果，另一方面用以監視數字系統工作情況。因此，數字顯示電路是許多數字設備不可缺少的部分。

數字顯示譯碼器是驅動顯示器件(如熒光數碼管、液晶數碼管等)的核心部件，它可以將輸入代碼轉換成相應數字，并在數碼管上顯示出來。

常用的數碼管由七段或八段構成字形，與其相對應的有七段數字顯示譯碼器和八段數字顯示譯碼器。例如，中規模集成電路74LS47，是一種常用的七段顯示譯碼器，該電路的輸出為低電平有效，即輸出為0時，對應字段點亮；輸出為1時對應字段熄滅。該譯碼器能夠驅動七段顯示器顯示0～15共16個數字的字形。輸入A3、A2、A1和A0接收4位二進制碼，輸出Qa、Qb、Qc、Qd、Qe、Qf和Qg分別驅動七段顯示器的a、b、c、d、e、f和g段。（74LS47邏輯圖和真值表可參見教材中有關部分。）

七段譯碼顯示原理圖如圖7.8(a)所示，圖7.8(b)給出了七段顯示筆畫與0～15共16個數字的對應關系。

圖7.8 七段譯碼顯示原理及筆畫與數字關系

4．譯碼器應用舉例

譯碼器在數字系統中的應用非常廣泛，它的典型用途是實現存儲器的地址譯碼、控制器中的指令譯碼、代碼翻譯、顯示譯碼等。除此之外，還可用譯碼器實現各種組合邏輯功能。下面 舉例說明在邏輯設計中的應用。 例1 用3-8線譯碼器T4138和適當的與非門實現全減器的功能。例2 用譯碼器和與非門實現邏輯函數  F(A,B,C,D)=∑m(2,4,6,8,10,12,14) 

二.編碼器

編碼器的功能恰好與譯碼器相反，它是對輸入信號按一定規律進行編排，使每組輸出代碼具有其特定的含義。

編碼器按照被編信號的不同特點和要求，有各種不同的類型，最常見的有二-十進制編碼器(又稱十進制-BCD碼編碼器)和優先編碼器。

1.二-十進制編碼器

(1)功能：將十進制數字0～9分別編碼成4位BCD碼。

(2)結構框圖

這種編碼器由10個輸入端代表10個不同數字，4個輸出端代表相應BCD代碼。結構框圖如圖7.11所示。

圖7.11 編碼器結構框圖

注意：二-十進制編碼器的輸入信號是互斥的，即任何時候只允許一個輸入端為有效信號。

最常見的有8421碼編碼器，例如，按鍵式8421碼編碼器（詳見教材中有關內容）。

2.優先編碼器

(1)功能：識別輸入信號的優先級別，選中優先級別最高的一個進行編碼,實現優先權管理。

優先編碼器是數字系統中實現優先權管理的一個重要邏輯部件。它與上述二-十進制編碼器的最大區別是，優先編碼器的各個輸入不是互斥的，它允許多個輸入端同時為有效信號。優先編碼器的每個輸入具有不同的優先級別，當多個輸入信號有效時，它能識別輸入信號的優先級別，并對其中優先級別最高的一個進行編碼，產生相應的輸出代碼。

(2)典型芯片

書P238所示為常見MSI優先編碼器74LS148的管腳排列圖和邏輯符號。書P23874LS148

真值表。

3.應用舉例

例 用優先編碼器74LS148設計一個能裁決16級不同中斷請求的中斷優先編碼器。

7.1.3多路選擇器和多路分配器

多路選擇器和多路分配器是數字系統中常用的中規模集成電路。其基本功能是完成對多路數據的選擇與分配、在公共傳輸線上實現多路數據的分時傳送。此外，還可完成數據的并-串轉換、序列信號產生等多種邏輯功能以及實現各種邏輯函數功能。因而，屬于通用中規模集成電路。

一.多路選擇器

多路選擇器(Multiplexer)又稱數據選擇器或多路開關，常用MUX表示。它是一種多路輸入、單路輸出的組合邏輯電路。

1.邏輯特性

(1)邏輯功能：從多路輸入中選中某一路送至輸出端，輸出對輸入的選擇受選擇控制量控制。通常，對于一個具有2路輸入和一路輸出的多路選擇器有n個選擇控制變量，控制變量的每種取值組合對應選中一路輸入送至輸出。

(2)構成思想: 多路選擇器的構成思想相當于一個單刀多擲開關，即 n

2.典型芯片

常見的MSI多路選擇器有4路選擇器、8路選擇器和16路選擇器。

(1)四路數據選擇器74153的管腳排列圖和邏輯符號

書P240(2)四路數據選擇器74153的功能表

四路數據選擇器的功能表書P240。

(3)四路數據選擇器74153的輸出函數表達式

由功能表可知,當A1A0=00時,W=D0；當A1A0 =01時,W=D1；當A1A0 =10時,W=D2；當A1A0 =11時,W=D3。即在A1A0的控制下,依次選中D0～D3端的信息送至輸出端。其輸出表達式為

式中，mi為選擇變量A1、A0組成的最小項，Di為i端的輸入數據，取值等于0或1。 類似地，可以寫出2路選擇器的輸出表達式 n

式中，mi為選擇控制變量An-1，An-2，…，A1，A0組成的最小項；Di為2n路輸入中的第i路數據輸入，取值0或1。

3．應用舉例

多路選擇器除完成對多路數據進行選擇的基本功能外，在邏輯設計中主要用來實現各種邏輯函數功能。

(1)用具有n個選擇控制變量的多路選擇器實現n個變量函數

一般方法：將函數的n個變量依次連接到MUX的n個選擇變量端，并將函數表示成最小項之和的形式。若函數表達式中包含最小項mi，則相應MUX的Di接1，否則Di接0。

例1 用多路選擇器實現如下邏輯函數的功能  F(A,B,C)=∑m(2,3,5,6)

(2)用具有n個選擇控制變量的多路選擇器實現n+1個變量的函數

一般方法:從函數的n+1個變量中任n個作為MUX選擇控制變量,并根據所選定的選擇控制變量將函數變換成如下形式：

以確定各數據輸入Di。假定剩余變量為X，則Di的取值只可能是0、1或X,X四者之一。例2 假定采用4路數據選擇器實現邏輯函數

F(A,B,C)=∑m(2,3,5,6) 上述兩種方法表明：用具有n個選擇控制變量的MUX實現n個變量的函數或n+1個變量的函數時，不需要任何輔助電路，可由MUX直接實現。

(3)用具有n個選擇控制變量的多路選擇器實現n+1個以上變量的函數

當函數的變量數比MUX的選擇控制變量數多兩個以上時，一般需要加適當的邏輯門輔助實現。在確定各數據輸入時，通常借助卡諾圖。

例3 用4路選擇器實現如下4變量邏輯函數的功能  F(A,B,C,D)=∑m(1,2,4,9, 10,11,12,14,15)

例4 用一片T580雙4路選擇器實現4變量多輸出函數。函數表達式為

F1(A,B,C,D)=∑m(0,1,5,7,10,13,15)

F2(A,B,C,D)=∑m(8,10,12,13,15) 

二.多路分配器

多路分配器(Demultiplexer)又稱數據分配器，常用DEMUX表示。多路分配器的結構與多路選擇器正好相反，它是一種單輸入、多輸出組合邏輯部件，由選擇控制變量決定輸入從哪一路輸出。書P245為4路分配器的邏輯符號和功能表。

多路分配器常與多路選擇器聯用，以實現多通道數據分時傳送。通常在發送端由MUX將各路數據分時送上公共傳輸線(總線)，接收端再由DEMUX將公共線上的數據適時分配到相應的輸出端。圖7.21所示是利用一根數據傳輸線分時傳送8路數據的示意圖，在公共選擇控制變量 ABC的控制下，實現Di-fi的傳送(i=0～7)。

圖7.21 8路數據傳輸示意圖

以上對幾種最常用的MSI組合邏輯電路進行了介紹，在邏輯設計時可以靈活使用這些電路實現各種邏輯功能。

例5 用8路選擇器和3-8線譯碼器構造一個3位二進制數等值比較器。

解 設比較的兩個3位二進制數分別為ABC和XYZ，將譯碼器和多路選擇器按圖 7.22所示進行連接，即可實現ABC和XYZ的等值比較。

圖7.22 比較器邏輯電路圖

從圖7.22可知，若ABC=XYZ，則多路選擇器的輸出F=0，否則F=1。例如，當ABC=010時，譯碼器輸出Y2=0，其余均為1。若多路選擇器選擇控制變量XYZ=ABC=010，則選通D2送至輸出端F，由于D2=Y2=0,故F=0；若XYZ≠010，則多路選擇器會選擇D2之外的其他數據輸入送至輸出端F，由于與其余數據輸入端相連的譯碼器輸出均為1，故F為1。

用類似方法，采用合適的譯碼器和多路選擇器可構成多位二進制數比較器。

3觸發器

教學內容：本章開始進入時序電路分析設計，對于時序電路最基本元器件觸發器要掌握常用的RS觸發器、JK觸發器、D觸發器、以及鐘控和邊沿RS觸發器、JK觸發器、D觸發器的功能、觸發方式、外部工作特性。

教學重點：各種觸發器的觸發方式和功能。教學難點：觸發器構成方式。

教學方法：課堂教學為主，輔以恰當的實驗。緊密結合前面所學的基礎內容，用豐富詳盡的例題，讓學生充分理解集成芯片設計方法，并通過課堂練習掌握學生學習情況。課后配套實驗，讓學生透徹理解課堂所學。

教學要求：重點掌握觸發器的工作原理，掌握各種觸發器的觸發方式和功能以及應用場合的不同，了解觸發器的外部工作特性。

3.4觸

發

器

觸發器是一種具有記憶功能的電子器件。它具有如下特點：

 ☆ 有兩個互補的輸出端Q和Q；

☆ 有兩個穩定狀態。通常將Q=1和Q=0稱為“1”狀態，而把Q=0和Q=1稱為“0” 狀態。當輸入信號不發生變化時，觸發器狀態穩定不變；

☆ 在一定輸入信號作用下，觸發器可以從一個穩定狀態轉移到另一個穩定狀態。通常把輸入信號作用之前的狀態稱為現態,記作Qn 和Qn，而把輸入信號作用后的狀態稱為觸發器的次態,記作Q(n+1)和Q(n+1)。

為了簡單起見，現態一般省略的上標n，就用Q 和Q 表示。顯然，次態是現態和輸入的函數。

觸發器是存儲一位二進制信息的理想器件。集成觸發器的種類很多，分類方法也各不相同，但其結構都是由邏輯門加上適當的反饋線耦合而成。

下面從實際應用出發，介紹幾種最常用的集成觸發器，重點掌握它們的外部工作特性。

3.4.1基本R-S觸發器

基本R-S觸發器是直接復位置位觸發器的簡稱，由于它是構成各種功能觸發器的基本部件，故稱為基本R-S觸發器。

一.用與非門構成的基本R-S觸發器

1.組成

由兩個與非門交叉耦合構成，其邏輯圖和邏輯符號分別見書P95。

圖中，Q和Q為觸發器的兩個互補輸出端；R和S為觸發器的兩個輸入端，R稱為置0端或者復位端，S稱為置1端或置位端；

在邏輯符號輸入端加的小圓圈表示低電平或負脈沖有效，即僅當低電平或負脈沖作用于輸入端時，觸發器狀態才能發生變化(常稱為翻轉)，有時稱這種情況為低電平或負脈沖觸發。

2． 工作原理

（1）若R=1,S=1，則觸發器保持原來狀態不變。

（2）若R=1,S=0,則觸發器置為1狀態。

（3）若R=0,S=1,則觸發器置為0狀態。（4）不允許出現R=0,S=0。

3．邏輯功能及其描述

由與非門構成的R-S觸發器的邏輯功能如表3.5所示。表中“d”表示觸發器次態不確定。

表3.5 基本R-S觸發器功能表

R S 0 0 0 1 1 0 1 1

Q(n+1)d 0 1 Q

功能說明 不定 置0 置1 不變 觸發器的次態方程： Q(n+1)= S + R·Q 因為R、S不允許同時為0，所以輸入必須滿足約束條件： R+S=1(約束方程)

3.4.2幾種常用的時鐘控制觸發器

實際應用中，往往要求觸發器按一定的時間節拍動作，即讓觸發器狀態的變化由時鐘脈沖和輸入信號共同決定。因此，在觸發器的輸入端增加了時鐘控制信號，這類觸發器由時鐘脈沖確定狀態轉換的時刻(何時轉換)，由輸入信號確定觸發器狀態轉換的方向(如何轉換)。這種具有時鐘脈沖控制的觸發器稱為“時鐘控制觸發器”或者“定時觸發器”。

下面介紹四種最常用的時鐘控制觸發器。

一.時鐘控制R-S觸發器

時鐘控制R-S觸發器的邏輯圖如圖P100所示。

1．組成

它由四個與非門構成。其中，與非門G1、G2構成基本R-S觸發器；與非門G3、G4組成控制電路，通常稱為控制門。

2．工作原理

（1）無時鐘脈沖作用（即時鐘控制端C為0）時：控制門G3、G4被封鎖。此時，不管R、S端的輸入為何值，兩個控制門的輸出均為1，觸發器狀態保持不變。

（2）有時鐘脈沖作用（即時鐘控制端C為1）時: 控制門G3、G4被打開，這時輸入端R、S的值可以通過控制門作用于上面的基本R-S觸發器。具體如下：

? ? ? ? 當R=0,S=0時，控制門G3、G4的輸出均為1，觸發器狀態保持不變；

當R=0,S=1時，控制門G3、G4的輸出分別為1和0，觸發器狀態置成1狀態；

當R=1,S=0時，控制門G3、G4的輸出分別為0和1，觸發器狀態置成0狀態；

當R=1，S=1時，控制門G3、G4的輸出均為0，觸發器狀態不確定（不允許）。

由此可見，這種觸發器的工作過程是由時鐘信號C和輸入信號R、S共同作用的；時鐘C控制轉換時間，輸入R和S確定轉換后的狀態。因此，它被稱作時鐘控制R-S觸發器，其邏輯符號如圖3.32(b)所示。

時鐘控制R-S觸發器的功能表、次態方程和約束條件與由或非門構成的R-S觸發器相同。

在時鐘控制觸發器中，時鐘信號C是一種固定的時間基準，通常不作為輸入信號列入表中。對觸發器功能進行描述時，均只考慮時鐘作用(C=1)時的情況。

注意！時鐘控制R-S觸發器雖然解決了對觸發器工作進行定時控制的問題，而且具有結構簡單等優點，但依然存在如下兩點不足：

? ? 輸入信號不能同時為1，即R、S不能同時為1；

可能出現“空翻”現象。

所謂“空翻”是指在同一個時鐘脈沖作用期間觸發器狀態發生兩次或兩次以上變化的現象。引起空翻的原因是在時鐘脈沖作用期間，輸入信號依然直接控制著觸發器狀態的變化。具體說，當時鐘C為1時，如果輸入信號R、S發生變化，則觸發器狀態會跟著變化，從而使得一個時鐘脈沖作用期間引起多次翻轉。“空翻”將造成狀態的不確定和系統工作的混亂，這是不允許的。因此，時鐘控制R-S觸發器要求在時鐘脈沖作用期間輸入信號保持不變。

由于時鐘控制R-S觸發器的上述缺點，使它的應用受到很大限制。一般只用它作為數碼寄存器而不宜用來構成具有移位和計數功能的邏輯部件。

二.D

為了解決時鐘控制R-S觸發器在輸入端R、S同時為1時狀態不確定的問題，通常對時鐘控制R-S觸發器的觸發器

控制電路稍加修改，使之變成如圖3.33(a)所示的形式，這樣便形成了只有一個輸入端的D觸發器。其邏輯符號如圖P102所示。

修改后的控制電路除了實現對觸發器工作的定時控制外，另外一個作用是在時鐘脈沖作用期間(C=1時)，將輸入信號D轉換成一對互補信號送至基本R-S觸發器的兩個輸入端，使基本R-S觸發器的兩個輸入信號只可能是01或者10兩種組合，從而消除了狀態不確定現象，解決了對輸入的約束問題。

工作原理如下：

? ? 當無時鐘脈沖作用時，即C=0時，控制電路被封鎖，無論輸入D為何值，與非門G3、G4輸出均為1，觸發器狀態保持不變。

當時鐘脈沖作用時，即使C=1時，若D=0，則門G4輸出為1，門G3輸出為0，觸發器狀態被置0；若D=1，則門G4輸出為0，門G3輸出為1，觸發器狀態被置1。

由此可見，在時鐘作用時，D觸發器狀態的變化僅取決于輸入信號D，而與現態無關。其次態方程為

Q(n+1)= D

D觸發器的邏輯功能可用表3.7所示的功能表描述。

表3.7 D觸發器功能表

D 0 1

Q(n+1)0 1

上述D觸發器在時鐘作用期間要求輸入信號D不能發生變化，即依然存在“空翻”現象。工作波形如下：

為了進一步解決“空翻”問題，實際中廣泛使用的集成D觸發器通常采用維持阻塞結構，稱為維持阻塞D觸發器。典型維持阻塞D觸發器的邏輯圖和邏輯符號分別如圖3.34(a)和(b)所示。圖中的D輸入端稱為數據輸入端；RD和SD分別稱為直接置“0”端和直接置“1” 端。它們均為低電平有效，即在不作直接置“0”和置“1”操作時，保持為高電平。

圖3.34 維持阻塞D觸發器

該觸發器在時鐘脈沖沒有到來(C=0)時，無論D端狀態怎樣變化，都保持原有狀態不變；當時鐘脈沖到來(C=1)時，觸發器在時鐘脈沖的上升邊沿將D輸入端的數據可靠地置入；在上升沿過后的時鐘脈沖期間，D的值可以隨意改變，觸發器的狀態始終以時鐘脈沖上升沿時所采樣的值為準。由于利用了脈沖的邊沿作用和維持阻塞作用，從而有效地防止了“空翻”現象。

工作波形如下：

例如，若輸入D=1，在時鐘脈沖的上升沿，把“1”送入觸發器，使Q=1,Q=0。在觸發器進入“1”狀態后，由于置1維持線和置0阻塞線的低電平0的作用，即使輸入端D由1變為0，觸發器的“1”狀態也不會改變；同理，若D=0，時鐘脈沖的上升沿將使觸發器的狀態變為Q=0,Q=1。由于置0維持線和置1阻塞線為低電平0，所以，即使輸入端D由0變為1，觸發器的狀態也維持0態不變。可見，該電路保證了觸發器的狀態在時鐘脈沖作用期間只變化一次。

維持阻塞D觸發器的邏輯功能與前述D觸發器的邏輯功能完全相同。實際中使用的維持阻塞D觸發器有時具有幾個D輸入端，此時，各輸入之間是相“與”的關系。例如，當有三個輸入端D1、D2和D3時，其次態方程是 : Q(n+1)= D1·D2·D3

由于維持阻塞D觸發器的不存在對輸入的約束問題，克服了空翻現象，抗干擾能力強。因此可用來實現寄存、計數、移位等功能。其主要缺點是邏輯功能比較簡單。

三.J-K

為了既解決時鐘控制R-S觸發器對輸入信號的約束問題，又能使觸發器保持有兩個輸入端的作用，可將時鐘觸發器

控制R-S觸發器改進成如圖3.35(a)所示的形式。即增加兩條反饋線，將觸發器的輸出Q和Q 交叉反饋到兩個控制門的輸入端，利用觸發器兩個輸出端信號始終互補的特點，有效地解決了在時鐘脈沖作用期間兩個輸入同時為1將導致觸發器狀態不確定的問題。修改后，把原來的輸入端S改成J，R改成K，稱為J-K觸發器。其邏輯符號P103所示。

工作原理如下：

（1）在時鐘脈沖未到來(C=0)時，無論輸入端J和K怎樣變化，控制門G3、G4的輸出均為1.觸發器保持原來狀態不變。

（2）在時鐘脈沖作用(C=1)時，可分為4種情況。

歸納起來，J-K觸發器的功能表如表3.8所示。

表3.8 J-K觸發器功能表

J K 0 0 0 1 1 0 1 1

其次態方程為 ： Q

上述J-K觸發器結構簡單，且具有較強的邏輯功能，但依然存在“空翻”現象。為了進一步解決“空翻”(n+1)

Q(n+1)Q 0 1 Q

功能說明 不變 置0 置1 翻轉

= J·Q + K·Q

問題，實際中廣泛采用主從J-K觸發器。主從J-K觸發器的邏輯電路圖及邏輯符號如圖3.36（a）、（b）所示。

圖3.36 主從J-K觸發器

主從J-K觸發器由上、下兩個時鐘控制R-S觸發器組成，分別稱為從觸發器和主觸發器。主觸發器的輸出是從觸發器的輸入，而從觸發器的輸出又反饋到主觸發器的輸入。主、從兩個觸發器的時鐘脈沖是反相的。圖中的RD和SD分別為直接置0端和直接置1端。邏輯符號中時鐘端的小圓圈表示觸發器狀態的改變是在時鐘脈沖的后沿(下降沿)產生的。

工作原理如下：

● 當時鐘脈沖未到來時，主觸發器被封鎖，從觸發器狀態由主觸發器狀態決定，兩者狀態相同；

● 當時鐘脈沖到來時，在時鐘脈沖的前沿(上升沿)接收輸入信號并暫存到主觸發器中，此時從觸發器被封鎖，保持原狀態不變。在時鐘脈沖的后沿(下降沿)，主觸發器狀態傳送到從觸發器，使從觸發器輸出(即整個觸發器輸出)變到新的狀態，而此時主觸發器本身被封鎖，不受輸入信號變化的影響。即該觸發器是“前沿采樣，后沿定局”。由于整個觸發器的狀態更新是在時鐘脈沖的后沿發生的，因此解決了“空翻”的問題。

與前面所述J-K觸發器相比，主從J-K觸發器僅進行了性能上的改進，而邏輯功能完全相同。由于該觸發器具有輸入信號J和K無約束、無空翻、功能較全等優點，因此，使用方便，應用廣泛。

四.T觸發器

T觸發器又稱為計數觸發器。如果把J-K觸發器的兩個輸入端J和K連接起來，并把連接在一起的輸入端用符號T表示，就構成了T觸發器。相應的邏輯圖和邏輯符號分別如圖3.37(a)和(b)所示。

圖3.37 T觸發器

T觸發器的邏輯功能可直接由J-K觸發器的次態方程導出。J-K觸發器的次態方程為

Q(n+1)= J·Q + K·Q

將該方程中的J和K均用T代替后，即可得到T觸發器的次態方程：

Q(n+1)= T·Q + T·Q

根據次態方程，可列出T觸發器的功能表如表3.9所示。

表3.9 T觸發器功能表

T 0 1

Q(n+1)Q Q

功能說明 不變 翻轉 由功能表可知，當T=1時，只要有時鐘脈沖到來，觸發器狀態就翻轉，或由1變為0或由0變為1，相當于一位二進制計數器；當T=0時，即使有時鐘脈沖作用，觸發器狀態也保持不變。

圖3.37所示的T觸發器也存在“空翻”現象，實際數字電路中使用的集成T觸發器通常采用主從式結構，或者增加維持阻塞功能。集成T觸發器的邏輯符號分別如圖3.38(a)、(b)所示，它們除了在性能方面的改進外，邏輯功能與上述T觸發器完全相同。

第五篇：數字電路總結

數字電路總結

第一章數制和編碼

1． 能寫出任意進制數的按權展開式；

2． 掌握二進制數與十進制數之間的相互轉換；

3． 掌握二進制數與八進制、十六進制數之間的相互轉換；

4． 掌握二進制數的原碼、反碼及補碼的表示方法；

5． 熟悉自然二進制碼、8421BCD碼和余3 BCD碼

6． 了解循環碼的特點。

第二章 邏輯代數基礎

1． 掌握邏輯代數的基本運算公式；

2．掌握代入規則，反演規則，對偶規則；

熟悉邏輯表達式類型之間的轉換---“與或”表達式轉化為“與非”表達式；

3． 熟悉邏輯函數的標準形式---積之和（最小項）表達式及和之積（最大項）式表達式。（最小項與最大項之間的關系，最小項表達式與最大項表達式之間的關系）。

4． 了解正邏輯和負邏輯的概念。

第三章：數字邏輯系統建模

1．熟悉代數法化簡函數

（A?AB?A,A?AB?A?B, AB?AC?BC?AB?AC, A+A=AAA=A）

2．掌握圖解法化簡函數

3．了解列表法化簡函數（Q-M法的步驟）

4．能夠解決邏輯函數簡化中的幾個實際問題。

a.無關項，任意項，約束項的處理；

b.卡諾圖之間的運算。

5．時序邏輯狀態化簡

掌握確定狀態邏輯系統的狀態化簡；

了解不完全確定狀態邏輯系統的狀態化簡。

第四章：集成邏輯門

1． 了解TTL“與非”門電路的簡單工作原理；

2． 熟悉TTL“與非”門電路的外特性：電壓傳輸特性及幾個主要參數，輸出高電平，輸出低電平、噪聲容限、輸入短路電流、扇出系數和平均傳輸延遲時間。

3． 熟悉集電集開路“與非”門（OC門）和三態門邏輯概念，理解“線與”的概念；

4． 掌握CMOS“與非”門、“或非”門、“非”門電路的形式及其工作原理。

5． 熟練掌握與、或、非、異或、同或的邏輯關系。

7．掌握R-S、J-K、D、T觸發器的邏輯功能、特征方程、狀態轉換圖、狀態轉換真值表。不要求深入研究觸發器的內部結構，只要求掌握它們的功能，能夠正確地使用它們；

8．了解觸發器直接置 “0”端RD和直接置“1”端SD的作用。

9．了解邊沿觸發器的特點；

10．熟悉觸發器的功能轉換。

11.了解施密特電路、單穩態電路的功能用途；

212．了解ROM、PROM、EPROM，EPROM有何不同；

13．能用PLD（與或陣列）實現函數

第五章: 組合邏輯電路

1、熟悉組合邏輯電路的定義；

2、掌握組合電路的分析方法：根據電路寫出輸出函數的邏輯表達式，列出真值表，根

據邏輯表達式和真值表分析出電路的路基功能。

3、掌握邏輯電路的設計方法：根據設計要求，確定輸入和輸出變量，列出真值表，利

用卡諾圖法化簡邏輯函數寫出表達式，畫出電路圖。

4、掌握常用組合邏輯部件74LS283）、74LS85）、74LS138）、四選一數據選擇器和八選

一數據選擇器74151的應用（利用138譯碼器、八選一數據選擇器實現組合邏輯函數等）。

5、了解組合電路的競爭與冒險。

第六章: 同步時序電路

1． 了解時序電路的特點（定義）；

2． 記住時序電路的分析步驟,掌握時序電路的分析方法,能夠較熟練地分析同步時序

電路的邏輯功能。

3． 記住時序電路的設計步驟,掌握時序電路的設計方法,會同步時序電路的設計（含狀

態化簡）。

第七章: 常用時序邏輯部件

4． 了解常用的時序邏輯部件，如各種計數器（74LS161、74LS163、74LS193）、移位寄

存器（74LS194）及寄存器；不要求詳盡的去研究其內部電路，但能夠應用時序邏輯部件構成給定的邏輯功能。

5． 會看時序邏輯部件及組合邏輯部件的功能表，根據功能表掌握其邏輯功能、典型應

用及功能擴展

6． 掌握掌握連成任意模M同步計數器的三種方法：預置法，清0法，多次預置法；

7． 掌握序列碼發生器的設計過程

第八章 了解A/D,D/A轉換的基本原理。

思考題

1． BCD碼的含義是什么？

2． 數字電路的特點是什么？

3． 三態門的特點是什么，說明其主要用途？

4． OC門的特點是什么，說明其主要用途？

5． TTL集成邏輯門的基本參數有哪幾種？

6． 什么是“與”邏輯關系、“或”邏輯關系、“非”邏輯關系？

7． 什么是“同或”邏輯關系、“異或”邏輯關系？

8． 簡化邏輯函數的意義是什么？

9． 幾種數制如何進行相互轉換？

10． 怎樣取得二進制數的原碼、反碼和補碼？

11． 將十進制數125編寫成8421BCD碼和余3BCD 碼；

12． 什么是最小項及最小項表達式？

13． 怎樣用代數法化簡邏輯函數？

14． 怎樣用卡諾圖法化簡邏輯函數？

簡化后的邏輯表達式是。

A.唯一B.不唯一

C.不確定D.任意。

15． 什么是組合電路？什么是時序電路？各自的特點是什么？

16． 組合電路的表示形式有幾種，是哪幾種？

17． 組合電路的分析步驟是什么？

18． 組合電路的設計步驟是什么？

19． 半加器與全加器的功能有何區別？

20． 譯碼器、編碼器、比較器如何進行級聯？

21． 如何用數據選擇器實現邏輯函數？

22． 競爭與冒險的起因是什么？

23． D觸發器與J-K觸發器的特征方程和狀態轉換圖是什么？

24． 如何用J-K觸發器實現T觸發器？

25． 什么是同步時序電路和異步時序電路？其特點是什么？

26． 同步時序電路的分析步驟是什么？

27． 同步時序電路的設計步驟是什么？

28． 全面描述時序電路的方程有幾個？是哪幾個？

29． 狀態化簡的意義是什么？怎樣進行狀態化簡？

30． 怎樣用中規模同步集成計數器設計任意模值計數器？

31． 怎樣用移位寄存器構成環形計數器？

32． 什么是ROM？什么是RAM？

33． PLD、PLA、GAL、PAL，FPGA、CPLD的含義是什么？

34． 畫出ADC工作原理框圖，寫出三種ADC電路的名稱。

35． 計算R-2R網絡DAC的輸出電壓。

36． 欲將正弦信號轉換成與之頻率相同的脈沖信號，應用

(a)T’觸發器；(b)施密特觸發器；(c)A/D轉換器(d)移位寄存器 37．