第一篇：數字電路實驗報告

組合邏輯電路的設計與調試

一、實驗目的1、掌握用門電路設計組合邏輯電路的方法。

2、掌握組合邏輯電路的調試方法。

二、實驗器材

數字電路實驗箱一臺、74LS00若干

三、實驗內容

1、用與非門實現散人多數表決器電路

（1）真值表

（2）表達式化簡及變形

（3）邏輯圖

2、用與非門實現Y?A?B

（1）真值表

（2）表達式化簡及變形

（3）邏輯圖

譯碼器應用電路的設計與測試

一、實驗目的1、熟悉集成譯碼器的性能和使用方法

2、學會使用二進制譯碼器實現組合邏輯電路的方法

二、實驗器材

數字電路實驗箱一臺、74LS138一片、74LS20一片

三、實驗內容

1、用74LS138及74LS20實現三人多數表決器電路

（1）真值表

（2）表達式轉換

（3）邏輯圖

2、用74LS138及74LS20實現Y?A?B

（1）表達式轉換

（2）邏輯圖

數據選擇器的設計與調試

一、實驗目的1、熟悉數據選擇器的性能及使用方法

2、學會使用數據選擇器進行邏輯設計的方法

二、實驗器材

數字電路實驗箱一臺、74LS151一片

三、實驗內容

1、用74LS151實現三人多數表決器

（1）真值表

（2）比較卡諾圖求出Ai及Di

（3）邏輯圖

2、用74LS151實現Y?AB?BC?AC

（1）比較卡諾圖求出Ai及Di

（2）邏輯圖

N進制計數器的設計與測試

一、實驗目的1、掌握集成技術器的測試方法

2、學會利用集成技術器構成N進制計數器

二、實驗器材

數字電路實驗箱一臺、74LS161一片、74LS20一片

三、實驗內容

1、用74LS161設計七進制計數器。

方法一：清零（0-6）

（1）邏輯圖

（2）狀態轉換圖

方法二：置數（1-7）

（1）邏輯圖

（2）狀態轉換圖

方法三：置數（9-15）（CO做反饋）

（1）邏輯圖

（2）狀態轉換圖

第二篇：數字電路與邏輯設計實驗報告

實驗 報告書

課程名稱

數字電路與邏輯設計

專

業

計算機科學與技術

班

級

姓

名

劉

騰

飛

學

號

09030234

指導教師

王

丹

志

成績

2010年 年 11月 月 10 日

實驗題目：

譯碼器、數據選擇器及其應用

一、實驗目的 1、掌握中規模集成譯碼器與數據選擇器的邏輯功能與使用方法

2、熟悉數碼管的使用 3、學習用數據選擇器構成組合邏輯電路的方法 二、實驗原理 1 1、中規模集成譯碼器 74 LS 138

74LS138是集成3線－8線譯碼器，在數字系統中應用比較廣泛。圖-1是其引腳排列。其中 A2、A1、A0為地址輸入端，0Y～ 7Y為譯碼輸出端，S1、2S、3S為使能端。

圖-1 74LS138真值表圖-2如下：

圖-2 74HC138工作原理為：當S1=1，S— 2+S — 3=0時，器件使能，電路完成譯碼功能，輸出低電平有效。當S=0，S— 2+S — 3=X時，或S1=1, S— 2+S — 3=1,譯碼器被禁止，所有輸出同時為1 2 2、雙4 4 選1 1 數據選擇器

74LS153 ?

所謂雙4選1數據選擇器就是在一塊集成芯片上有兩個4選1數據選擇器。引腳排列如圖-3所示，功能表如圖-4所示。

圖-3

輸入 輸出 S—

A1 A0 Q 1 0 0 0 0 X 0 0 1 1 X 0 1 0 1 0 D0 D1 D2 D3 圖-4

1S—、2S — 為兩個獨立的使能端；A1、A0為兩個公用的地址輸入端；1D0~1D3和2D0~2D3分別為兩個4選1數據選擇器的數據輸入端；Q1、Q2為兩個輸出端。

當使能端1S—（2S —）=1時，多路開關被禁止，無輸出，Q=0。

當使能端1S—（2S —）=0時，多路開關正常工作，根據地址碼A1、A0的狀態，將相應的數據D0~D3送到輸出端Q。3、8 8 選1 1 數據選擇器 74LS151

74LS151為互補輸出的8選1數據選擇器，引腳排列如圖-5所示，功能表如圖-6所示。

圖-5

圖-6 選擇控制端（地址端）為A2~A0，按二進制譯碼，從8個輸入數據D0~D7中，選擇一個需要的數據送到輸出端Q，S— 為使能端，低電平有效。

使能端S— =1時，不論A2~A0狀態如何，均無輸出，多路開關被禁止。

使能端S— =0時，多路開關正常工作，根據地址碼A2、A1、A0的狀態選擇D0~D7中某一個通道的數據輸送到輸出端Q。

三、實驗設備及器件 ●

硬件：PC機一臺 ●

軟件：QuartusⅡ5.0集成開發環境 四、實驗內容 1.使用74LS138實現邏輯函數 F=A’B’C’+AB’C’+ABC 2.使用74LS151實現邏輯函數 F=AB’+A’B+AB 3.使用74LS153實現邏輯函數 F=A’BC+AB’C+ABC’+ABC

五、實 驗過程 1、使用74LS138實現邏輯函數 F=A’B’C’+AB’C’+ABC ① 由74LS138功能表（圖-1）可知電路圖連接如圖-7所示

圖-7 ② 經編譯檢查無錯（圖-8）

圖-8

③ 對其進行仿真，設置好一定仿真時間區域與輸入波形后啟動仿真器得仿真結果如圖-9

圖-9 2、使用74LS151實現邏輯函數F=AB’+A’B+AB

①將輸入變量C、B、A作為8選1數據選擇器的地址碼A2、A1、A0。使8選1數據選擇器的各個數據輸入D0~D7分別與函數F的輸出值一一對應，即A2A1A0=CBA、D0=D2=D3=0、D0=D4=D5=D6=D7=1則輸出Q便實現了函數AB’+A’B+AB接線圖如圖-10

圖-10 ②經編譯檢查無錯（圖-11）

圖-11 ③對其進行仿真，設置好一定仿真時間區域與輸入波形后啟動仿真器得仿真結果如圖-12

圖-12 3、使用74LS153實現邏輯函數 F=A’BC+AB’C+ABC’+ABC

①函數F有3個輸入變量A、B、C，而數據選擇器有2個地址端A1、A0少于數據函數輸入變量個數，在設計時可任選A接A1，B接A0。接線如圖-13

圖-13

②經編譯檢查無錯如圖-14

圖-14 ③對其進行仿真，設置好一定仿真時間區域與輸入波形后啟動仿真器得仿真結果如圖-15

圖-15 六、實驗心得 通過這次試驗，我熟練掌握了74LS138譯碼器、74LS151和74LS153數據選擇器的使用特點和方法。加強了對這些知識的了解，熟練掌握了QuartusⅡ5.0集成開發環境的使用。

第三篇：北郵數字電路與邏輯設計實驗報告

北京郵電大學數字電路與邏輯

設計實驗報告

學院： 班級：

姓名：

學號：

實驗一 Quartus II原理圖輸入法設計與實現

一、實驗目的：

(1)熟悉Quartus II原理圖輸入法進行電路設計和仿真；(2)掌握Quartus II 圖形模塊單元的生成與調用；(3)熟悉實驗板的使用；

二、實驗所用器材：

(1)計算機；

(2)直流穩壓電源；

(3)數字系統與邏輯設計實驗開發板。

三、實驗任務要求

(1)用邏輯門設計實現一個半加器，仿真驗證其功能，并生成新的半加器圖形模塊單元。

(2)用(1)中生成的半加器模塊和邏輯門設計實現一個全加器，仿真驗證其功能，并下載到實驗板測試，要求用撥碼開關設定輸入信號，發光二極管顯示輸出信號。

(3)用3線-8線譯碼器（74LS138）和邏輯門設計實現函數 ,仿真驗證其功能，并下載到實驗板測試。要求用撥碼開關設定輸入信號，發光二極管顯示輸出信號。

四、實驗原理圖及仿真波形圖

(1)半加器

半加器原理圖

仿真波形

仿真波形圖分析:根據仿真波形對比半加器真值表，可以確定電路實現了半加器的功能。但我們也可以發現輸出SO出現了靜態功能冒險，要消除該冒險可以加入相應的選通脈沖。

（2）全加器

全加器原理圖

仿真波形

仿真波形圖分析 ：根據仿真波形對比半加器真值表，可以確定電路實現了全加器的功能

(2)

74138 3線-8線譯碼器 原理圖

仿真波形圖

仿真波形圖分析;當且僅當ABC輸入為000、010、100、111時，F=1,可知電路實現了函數。

實驗二 用VHDL設計與實現組合邏輯電路

一、實驗目的：

（1）熟悉用VHDL語言設計時序邏輯電路的方法；（2）熟悉用Quartus II文本輸入法進行電路設計；（3）熟悉不同的編碼及其之間的轉換。

二、實驗所用器材：

（1）計算機；

（2）直流穩壓電源；

（3）數字系統與邏輯設計實驗開發板。

三、實驗任務要求

（1）用 VHDL語言設計實現一個共陰極7段數碼管譯碼器；（2）用VHDL語言設計一個8421碼轉余三碼的代碼轉換器；（3）用VHDL語言設計設計一個四位2進制奇校驗器。

四、實驗代碼及仿真波形圖

數碼管譯碼器 LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY shumaguanyimaqi IS

PORT(A:IN STD_LOGIC_VECTOR(3 DOWNTO 0);

B:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);

C:OUT STD_LOGIC_VECTOR(5 DOWNTO 0));END shumaguanyimaqi;

ARCHITECTURE encoder_arch OF shumaguanyimaqi IS BEGIN

PROCESS(A)BEGIN

C<=“011111”;CASE A IS

WHEN“0000”=> B<=“1111110”;--0 WHEN“0001”=> B<=“0110000”;--1 WHEN“0010”=> B<=“1101101”;--2 WHEN“0011”=> B<=“1111001”;--3 WHEN“0100”=> B<=“0110011”;--4 WHEN“0101”=> B<=“1011011”;--5 WHEN“0110”=> B<=“1011111”;--6 WHEN“0111”=> B<=“1110000”;--7 WHEN“1000”=> B<=“1111111”;--8 WHEN“1001”=> B<=“1111011”;--9 WHEN OTHERS=> B<=“ZZZZZZZ”;END CASE;END PROCESS;END encoder_arch;仿真波形圖

仿真波形分析：A是輸入，A0-A3是由低位到高位變化，B是數碼管的各個部分，隨著A輸入的變化，B數碼管對應譯碼出相應的數字顯示出來。

8421碼轉余三碼 LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY jxhyusanma IS PORT(A:IN STD_LOGIC_VECTOR(3 DOWNTO 0);

B:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));END jxhyusanma;

ARCHITECTURE trans_ex3 OF jxhyusanma IS BEGIN

PROCESS(A)BEGIN CASE A IS

WHEN“0000”=> B<=“0011”;WHEN“0001”=> B<=“0100”;WHEN“0010”=> B<=“0101”;WHEN“0011”=> B<=“0110”;WHEN“0100”=> B<=“0111”;WHEN“0101”=> B<=“1000”;WHEN“0110”=> B<=“1001”;WHEN“0111”=> B<=“1010”;WHEN“1000”=> B<=“1011”;WHEN“1001”=> B<=“1100”;WHEN OTHERS=> B<=“ZZZZ”;END CASE;END PROCESS;END trans_ex3;仿真波形圖

仿真波形分析：8421碼轉換余三碼，由0111轉換成為了1010可以看出功能已經實現，仿真驗證了代碼功能正確。奇校驗

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;ENTITY jxhjijiaoyan IS PORT(A:STD_LOGIC;

B:STD_LOGIC;

C:STD_LOGIC;

D:STD_LOGIC;

F:OUT STD_LOGIC);END jxhjijiaoyan;

ARCHITECTURE one OF jxhjijiaoyan IS

SIGNAL n1,n2 : STD_LOGIC;BEGIN

n1<=A XOR B;

n2<=n1 XOR C;

F<=n2 XOR D;END one;仿真波形圖

仿真波形分析：當ABCD為1111時，輸出F為0，ABCD為1110時，輸出F為1，可見奇校驗功能得以實現。

實驗三 用VHDL設計與實現時序邏輯電路

一、實驗目的：

（1）熟悉用VHDL語言設計時序邏輯電路的方法；（2）熟悉用Quartus II文本輸入法進行電路設計；（3）熟悉不同的編碼及其之間的轉換。

二、實驗所用器材：

（1）計算機；

（2）直流穩壓電源；

（3）數字系統與邏輯設計實驗開發板。

三、實驗任務要求

（1）用 VHDL語言設計實現一個8421十進制計數器；（2）用VHDL語言設計一個分頻器；（3）將（1）、（2）和數碼管譯碼器3個電路進行連接，并下載到實驗板顯示計數結果。

四、實驗代碼及仿真波形圖

8421十進制計數器 LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY jxhshijinzhijishuqi IS PORT(clk,reset:IN STD_LOGIC;q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));END jxhshijinzhijishuqi;ARCHITECTURE a OF jxhshijinzhijishuqi IS SIGNAL q_temp:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGIN PROCESS(clk,reset)BEGIN IF reset='0' THEN q_temp <=“0000”;ELSIF clk'EVENT AND clk='1' THEN IF q_temp=“1001” THEN q_temp <=“0000”;ELSE q_temp <=q_temp+1;END IF;END IF;END PROCESS;q<= q_temp;END a;仿真波形圖

仿真波形圖分析：8421十進制計數器隨著時鐘的信號進行計數，restart是復位，當復位為零的時候計數器重新計數。根據仿真結果來看，8421十進制計數器功能得以實現。

分頻器

LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY jxhfenpinqi IS PORT(clk:IN STD_LOGIC;clear:IN STD_LOGIC;clk_out:OUT STD_LOGIC);END jxhfenpinqi;ARCHITECTURE a OF jxhfenpinqi IS SIGNAL temp:INTEGER RANGE 0 TO 11;BEGIN p1:PROCESS(clear,clk)BEGIN IF clear='0'THEN temp<=0;ELSIF clk'EVENT AND clk='1' THEN IF temp=11 THEN temp<=0;ELSE temp<=temp+1;END IF;END IF;END PROCESS p1;p2:PROCESS(temp)BEGIN IF temp<6 THEN clk_out<='0';ELSE clk_out<='1';END IF;END PROCESS p2;END a;仿真波形

仿真波形分析：分頻器將頻率分開，置零端正常工作，根據仿真波形可以看出來，分頻器的功能得以正常實現。

組合電路

LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY jxhfenpinqi IS PORT(clk:IN STD_LOGIC;clk_out:OUT STD_LOGIC);END jxhfenpinqi;ARCHITECTURE behave OF jxhfenpinqi IS SIGNAL temp:INTEGER RANGE 0 TO 24999999;SIGNAL clktmp:STD_LOGIC;BEGIN

PROCESS(clk)

BEGIN

IF clk'event AND clk='1' THEN

IF temp=24999999 THEN

temp<=0;clktmp<=NOT clktmp;

ELSE

temp<=temp+1;

END IF;

END IF;

END PROCESS;

clk_out<=clktmp;END behave;

LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY jxhshijinzhi IS

PORT（CLK,CLEAR:IN STD_LOGIC;

Q: OUT STD_LOGIC_VECTOR(3 DOWNTO 0));

END jxhshijinzhi;

ARCHITECTURE A OF jxhshijinzhi IS SIGNAL Q_TEMP:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGIN PROCESS(CLK,clear)BEGIN IF CLEAR='1'THEN

Q_TEMP<=“0000”;elsIF(CLK'EVENT AND CLK='1')THEN

IF Q_TEMP=“1001”THEN

Q_TEMP<=“0000”;

ELSE

Q_TEMP<=Q_TEMP+1;

END IF;END IF;END PROCESS;Q<=Q_TEMP;END A;

LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY jxhshumaguan IS PORT(a:IN STD_LOGIC_VECTOR(3 DOWNTO 0);

b:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);

c:OUT STD_LOGIC_VECTOR(5 DOWNTO 0));

END jxhshumaguan;ARCHITECTURE seg7_arch OF jxhshumaguan IS BEGIN PROCESS(a)BEGIN c<=“011111”;CASE a IS WHEN“0000”=>b<=“01111110”;--0 WHEN“0001”=>b<=“00110000”;--1 WHEN“0010”=>b<=“01101101”;--2 WHEN“0011”=>b<=“01111001”;--3 WHEN“0100”=>b<=“00110011”;--4 WHEN“0101”=>b<=“01011011”;--5 WHEN“0110”=>b<=“01011111”;--6 WHEN“0111”=>b<=“01110000”;--7 WHEN“1000”=>b<=“01111111”;--8 WHEN“1001”=>b<=“01111011”;--9 WHEN OTHERS=>b<=“00000000”;END CASE;END PROCESS;END seg7_arch;

LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY jxhzuhedianlu IS PORT(ain:IN STD_LOGIC;bin:IN STD_LOGIC;cout:OUT STD_LOGIC_VECTOR(7 downto 0);cat:OUT STD_LOGIC_VECTOR(5 downto 0));end jxhzuhedianlu;ARCHITECTURE behave OF jxhzuhedianlu IS COMPONENT jxhfenpinqi PORT(clk:IN STD_LOGIC;clk_out:OUT STD_LOGIC);END COMPONENT;COMPONENT jxhshijinzhi PORT(clk,clear:IN STD_LOGIC;q:OUT STD_LOGIC_VECTOR(3 downto 0));END COMPONENT;COMPONENT jxhshumaguan PORT(a:IN STD_LOGIC_VECTOR(3 downto 0);b:OUT STD_LOGIC_VECTOR(7 downto 0);c:OUT STD_LOGIC_VECTOR(5 downto 0));end COMPONENT;SIGNAL d:STD_LOGIC;SIGNAL f:STD_LOGIC_VECTOR(3 downto 0);BEGIN u1:jxhfenpinqi PORT MAP(clk=>ain,clk_out=>d);u2:jxhshijinzhi PORT MAP(clk=>d,clear=>bin,q=>f);u3:jxhshumaguan PORT MAP(a=>f,b=>cout,c=>cat);END behave;端口的綁定：

端口分析：Ain是時鐘信號的輸入綁定了18串口，bin是置零信號綁定了20 串口，cat5-0是每個數碼管各自的綁定，根據板子上的串口數字綁定，cout7-0是數碼管的每一個亮的部分，根據板子上的提示串口進行綁定，根據編程可以實現讓數碼管顯示不同的數字。電路圖：

代碼中是使用PORT MAP 進行連接的

u1:jxhfenpinqi PORT MAP(clk=>ain,clk_out=>d);u2:jxhshijinzhi PORT MAP(clk=>d,clear=>bin,q=>f);u3:jxhshumaguan PORT MAP(a=>f,b=>cout,c=>cat);在此圖中可以看出ain接分頻器的clk，分頻器的clk_out接十進制譯碼器的CLK，bin接十進制譯碼器的CLEAR，十進制譯碼器的Q接數碼管的a，數碼管的b，c分別接count和cat。

實驗四 數碼管掃描顯示控制器設計與實現

一、實驗目的：

1.掌握VHDL語言的語法規范，掌握時序電路描述方法。

2.掌握多個數碼管動態掃描現實的原理及設計方法。

二、實驗所用器材：

1.計算機：裝有Quartus軟件，為VHDL語言提供操作場所。

2.直流穩壓電源：通過USB接口實現，為實驗開發板提供穩定電源。3.數字系統與邏輯設計實驗開發板：使試驗結果下載到開發板上，實現整個實驗的最終結果。

三、實驗任務要求

1.用VHDL語言設計并實現六個數碼管串行掃描電路，要求同時顯示0、1、2、3、4、5這6個不同的數字圖形到6個數碼管上。

2.用VHDL語言設計并實現六個數碼管滾動顯示電路。

（1）循環左滾動，始終點亮6個數碼管，左出右進。狀態為：012345→123450→234501→345012→450123→501234→012345（2）向左滾動，用全滅的數碼管填充右邊，直至全部變滅，然后再一次從右邊一個一個的點亮。狀態為012345→12345X→2345XX→345XXX→45XXXX→5XXXXX→XXXXXX→XXXXX0→XXXX01→XXX012→XX0123→X01234→012345,其中“X”表示數碼管不顯示。

四、實驗原理

多個數碼管動態掃描顯示，是將所有數碼管的相同段并聯在一起，通過選通信號分時控制各個數碼管的公共端，循環依次點亮多個數碼管，利用人眼的視覺暫留現象，只要掃描的頻率大于50HZ，將看不到閃爍現象。如下圖10-1，是多個數碼管動態掃描顯示的電路連接圖。

當閃爍顯示的發光二極管閃爍頻率較高時我們將觀察到持續點亮的現象。同理，當多個數碼管依次顯示，當切換速度夠快時，我們將觀察到所有數碼管都是同事在顯示。一個數碼管要穩定顯示要求顯示頻率>50hz，那么6個數碼管則需要50*6=300hz以上才能看到持續穩定點亮的現象。

cat1~cat6是數碼管選通控制信號，分別對應于6個共陰極數碼管的公共端，當catn=’0’時，其對應的數碼管被點亮。因此，通過控制cat1~cat6，就可以控制6個數碼管循環依次點亮。

五、代碼及仿真波形圖

1．實現六個數碼管串行掃描電路的思路及代碼： 串行數碼管 library ieee;

use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity jxhchuanxing is port（clear,clk_in:in std_logic;

num:out std_logic_vector(6 downto 0);

cat:out std_logic_vector(5 downto 0));end jxhchuanxing;

architecture one of jxhchuanxing is

signal status:integer range 0 to 6;begin

process(clk_in)begin

if clear='0' then status<=0;

elsif(clk_in'event and clk_in='1')then

if status=6 then status<=1;

else status<=status+1;

end if;

end if;

end process;

process(status)

begin case status is

when 1 => num<=“1111110”;cat<=“011111”;

when 2 => num<=“0110000”;cat<=“101111”;

when 3 => num<=“1101101”;cat<=“110111”;

when 4 => num<=“1111001”;cat<=“111011”;

when 5 => num<=“0110011”;cat<=“111101”;

when 6 => num<=“1011011”;cat<=“111110”;

when others =>num<=“0000000”;cat<=“000000”;

end case;

end process;

end one;仿真波形：

仿真波形分析：由仿真波形可以看出數碼管的串行顯示得以實現，置零正常。隨著時鐘輸入的變化，數碼管進行串行顯示。電路圖：

端口連接：

Clk_in接18口，是時鐘輸入，cat5-0是每個數碼管各自的綁定，根據板子上的串口數字綁定，num7-0是數碼管的每一個亮的部分，根據板子上的提示串口進行綁定，根據編程可以實現讓數碼管顯示不同的數字。

2．六個數碼管滾動電路的思路及代碼： 數碼管滾動顯示 library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity jxhgundong is port(clk:in STD_LOGIC;en: out STD_LOGIC_VECTOR(5 downto 0);z: out STD_LOGIC_VECTOR(6 downto 0));end jxhgundong;architecture quanmiegundong of jxhgundong is signal a:INTEGER RANGE 0 to 6;signal b:INTEGER RANGE 0 to 20;signal c:INTEGER RANGE 0 to 3000;signal d:INTEGER RANGE 0 to 3000;begin

p1:process(a)begin case a is when 0=>en<=“011111”;b<=c mod 12;when 1=>en<=“101111”;b<=(1+c)mod 12;when 2=>en<=“110111”;b<=(2+c)mod 12;when 3=>en<=“111011”;b<=(3+c)mod 11;when 4=>en<=“111101”;b<=(4+c)mod 12;when 5=>en<=“111110”;b<=(5+c)mod 12;when others=>null;end case;end process p1;

p2:process(clk)begin if clk'event and clk='1'then if a=5 then

a<=0;d<=1+d;else

a<=a+1;end if;if d=2999 then

d<=0;c<=c+1;end if;end if;end process p2;

p3:process(b)begin case b is when 0=> z<=“1111110”;--0 when 1=> z<=“0110000”;--1 when 2=> z<=“1101101”;--2 when 3=> z<=“1111001”;--3 when 4=> z<=“0110011”;--4 when 5=> z<=“1011011”;--5 when others=>z<=“0000000”;

end case;end process p3;

end;仿真波形：

仿真波形分析：有圖可以看出，數碼管滾動顯示功能得以正常實現。隨著時鐘的輸入，數碼管的輸出進行著滾動式變化。電路圖：

端口連接圖：

Clk接18口，是時鐘輸入，en5-0是每個數碼管各自的綁定，根據板子上的串口數字綁定，z6-0是數碼管的每一個亮的部分，根據板子上的提示串口進行綁定，根據編程可以實現讓數碼管顯示不同的數字。

五、故障及問題分析

實驗一

在本次實驗中，由于實驗較為簡單，只要認真聽老師講課，細心實驗，基本沒有大的故障出現。出現的問題主要為 當輸入頻率較高時，輸出結果易受器件延遲時間影響。此外，對于多輸入的電路，靜態功能冒險還是會存在的，在某些情況下應該加入選通脈沖來消除靜態功能冒險。實驗二

1.注意VHDL文件名與實體名一致，會導致編譯的錯誤。我在實驗的過程中發生過這種錯誤。2.在仿真波形的時候，沒有合適的取好輸入信號的周期，導致最終的波形超過了一個半有效周期，經老師指出進行了修改。

3.下載到板子上程序之前需要綁定串口，綁定完串口之后需要二次編譯，否則功能不能實現。實驗三

1.每次實驗中都應該注意到VHDL的文件名應與實體名一致，如果不一致編譯會報錯。我在實驗過程中雖然原理圖設計名與工程名相同，但在其后某程序名上犯了錯誤，導致出錯。2.在仿真波形的觀察中，一定要調節好zoom一選項，縮放出便于觀察的波形。3.在命名過程一定要注意規范，不要出現非法字符。4.在做10進制計數器時，由于板的固有頻率為晶振的頻率50兆赫茲，所以當以微秒級的時鐘去自動跳變太快根本無法看清，應該加一段程序令時鐘在微秒級跳變25兆次時外部時鐘輸出，從而令外部時鐘變為秒級的，才能看見自動跳變現象。實驗四

1.注意VHDL文件名和各個名字一致否則會出現編譯錯誤。

2.板子的固有頻率是50m，所以需要進行分頻，數碼管的實驗的時候頻率的高低會導致數碼管顯示結果的不同，要根據實際情況適當的調高調低。我在做實驗的時候頻率選擇不合適，數碼管顯示不好。

3.時鐘信號是高頻有效還是低頻有效，需要注意，我實驗的時候沒有太搞清楚。

4.數碼管的滾動顯示的時候總是出錯，經過檢查，是下載之前綁定串口有誤，還有分頻并不合適。最終實驗時候時間有限，驗收的是數碼管的串行。

六、總結和結論

總結：

實驗一：實驗一是進行了簡單的圖形連接來進行電路的實現，總體來說較為簡單，但是要注意元器件的調用，還有連接的規范，使得連接出來的電路清晰明了，簡單美觀。仿真的時候注意總時間的選取和輸入變量的周期。

實驗二：實驗二是第一次進行VHDL編程，需要注意的是文件名和各個實體名一致否則會導致編譯的錯誤。然后在仿真的時候注意總時間的選取和輸入變量的周期，還有就是要會看出來自己的仿真波形是否是正確的。在下載到板子上程序之前注意串口的綁定和綁定之后逇二次編譯，這次實驗讓我們了解了VHDL語言以及其數字電路的實現。

實驗三：實驗三是十進制計數器和分頻器，這兩個實驗較為簡單，由于有之前的基礎在，所以比較容易實現，就是注意文件名要一致，仿真的時候注意總時間的選擇以及各個變量的周期。而最后的組合電路比較難，注意上層的設置。將三個分別得電路組合在一起注意連接函數PORT MAP，還有各個端口的連接，最后下載到板子上注意串口的綁定，還有綁定之后的二次編譯。最后實現功能的時候要知道時鐘信號的有效頻率還有就是復位。

實驗四：經過之前的基礎，實驗四比較難，代碼需要更加用心的編寫。還有頻率的設定需要經過實驗時候的情況進行調整。這次實驗我做的并不是那么的順利，經過反省，我了解數碼管有關的知識，還有串行和滾動的代碼，經過努力，可以實現實驗的內容。在實驗的時候注意文件名的一致，仿真時候的總時間和各個變量的周期，最后下載的時候注意串口的綁定還有綁定之后的二次編譯。這次最終的實驗收獲良多，還要虛心進行學習。老師的指責也是正確的，要對實驗嚴謹認真。

結論： 數電實驗是有關于模塊的鏈接，VHDL的編程能力的鍛煉，經過這次試驗，我了解了Quartus II的使用，圖形工具的使用以及VHDL的編程能力得到了很好的歷練。

在這個實驗課程中，經過老師的悉心教導，我們學習到了軟件的使用，經過四次的實驗，我們可以較為熟練的運用Quartus II的圖形和VHDL語言編程來設計電路，并可以通過仿真來驗證我們的電路是否正確。我們通過綁定串口之后把程序下載到板子上可以實現我們的電路的功能，在下載之前注意要進行二次編譯。而且在實驗三里的第三個實驗，我們在驗收的時候，要熟練地可以撥動開關實現零到九的變換。

老師雖然對我們很嚴厲，但是我們這樣才能學習到更多的東西，有了更多的進步空間。

第四篇：數字電路實驗報告西北工業大學(譯碼器.編碼器)-肖輝

數字電路技術實驗報告

學號：2011302647

姓名：肖輝

日期：2013.5.7

一、實驗目的：

（1）掌握中規模集成譯碼器的邏輯功能和使用方法.（2）掌握中規模集成編碼器的邏輯功能和使用方法.（3）熟悉掌握集成譯碼器74LS138的應用方法.（4）掌握集成譯碼器的擴展方法

二、實驗設備：(1)數字電路實驗箱.(2)74LS20.(3)74LS138.三、實驗原理：

譯碼器是一個多輸入多輸出的組合電路，它的作用是將輸的具有特定含義的二進制代碼翻譯成輸出信號的不同組合，實現電路的邏輯控制功能.譯碼器在數字領域中應用廣泛，可用于代碼轉換,終端數字顯示；數據的分配，存儲器尋址的組合控制信號等等.譯碼器可以分為通用譯碼器和顯示譯碼器兩種變量譯碼器又稱二進制譯碼器，表示n個變量可以產生2（n）個輸入函數常用的有74LS755，74LS138,74LS154

四、實驗內容：

（1）74LS138譯碼器邏輯功能的測試

（2）利用3—8譯碼器74LS138

和與非門

74LS20

實驗函數：

（3）用兩片74LS138組成4-16線譯碼器；

五、實驗結果：

VCC1VCC5V1J11322Key = Space31U12VCC1J2132Key = Space312J31322123ABCKey = Space336G1GND4~G2A58~G2BGNDVCCY0Y1Y2Y3Y4Y5Y6Y716***09754107U212345671AVCC1B2DNC2C1CNC11D2B1Y2AGND2Y14***4LS138D874LS20NLED1AAKC91R1122330ΩGND1GND

VCC15VVCCVCCJ231321217U1123ABCG1~G2A~G2BGNDVCCY0Y1Y2Y3Y4Y5Y6Y716***097Key = SpaceJ***45881234567LED112345678A1234567816***0916***09Key = Space20J33113221174LS138D19U2123ABCG1~G2A~G2BGNDVCCY0Y1Y2Y3Y4Y5Y6Y716***097Key = Space***41516LED212345678A1234567816***0916***09J431321274LS138DKey = Space11VCC5VVCC5VLED1R1LED2J1U1Key = SpaceJ2123645ABCG1~G2A~G2BY0Y1Y2Y3Y4Y5Y6Y7***097330ΩR2330ΩR3330ΩR4330ΩR5330ΩR6330ΩR7330ΩR8330ΩLED3LED4LED5LED6LED7LED8Key = SpaceJ374S138DKey = SpaceGND

六、心得體會

本次試驗要求通過實驗的方法學習數據選擇器的電路結構和特點；掌握數據選擇器的邏輯功能及其基本應用。我們使用數字電路實驗箱，74LS20，74LS128等設備完成了全加器的實現。雖然沒有在規定時間內實現導彈發射問題，但業已分析出了問題的解法和電路的連接方法。在老師和同學的幫助下，我們排查開始時出現的故障（原來是74LS00接地端導線接頭松動），比較順利地完成了試驗。

第五篇：數字電路總結

數字電路總結

第一章數制和編碼

1． 能寫出任意進制數的按權展開式；

2． 掌握二進制數與十進制數之間的相互轉換；

3． 掌握二進制數與八進制、十六進制數之間的相互轉換；

4． 掌握二進制數的原碼、反碼及補碼的表示方法；

5． 熟悉自然二進制碼、8421BCD碼和余3 BCD碼

6． 了解循環碼的特點。

第二章 邏輯代數基礎

1． 掌握邏輯代數的基本運算公式；

2．掌握代入規則，反演規則，對偶規則；

熟悉邏輯表達式類型之間的轉換---“與或”表達式轉化為“與非”表達式；

3． 熟悉邏輯函數的標準形式---積之和（最小項）表達式及和之積（最大項）式表達式。（最小項與最大項之間的關系，最小項表達式與最大項表達式之間的關系）。

4． 了解正邏輯和負邏輯的概念。

第三章：數字邏輯系統建模

1．熟悉代數法化簡函數

（A?AB?A,A?AB?A?B, AB?AC?BC?AB?AC, A+A=AAA=A）

2．掌握圖解法化簡函數

3．了解列表法化簡函數（Q-M法的步驟）

4．能夠解決邏輯函數簡化中的幾個實際問題。

a.無關項，任意項，約束項的處理；

b.卡諾圖之間的運算。

5．時序邏輯狀態化簡

掌握確定狀態邏輯系統的狀態化簡；

了解不完全確定狀態邏輯系統的狀態化簡。

第四章：集成邏輯門

1． 了解TTL“與非”門電路的簡單工作原理；

2． 熟悉TTL“與非”門電路的外特性：電壓傳輸特性及幾個主要參數，輸出高電平，輸出低電平、噪聲容限、輸入短路電流、扇出系數和平均傳輸延遲時間。

3． 熟悉集電集開路“與非”門（OC門）和三態門邏輯概念，理解“線與”的概念；

4． 掌握CMOS“與非”門、“或非”門、“非”門電路的形式及其工作原理。

5． 熟練掌握與、或、非、異或、同或的邏輯關系。

7．掌握R-S、J-K、D、T觸發器的邏輯功能、特征方程、狀態轉換圖、狀態轉換真值表。不要求深入研究觸發器的內部結構，只要求掌握它們的功能，能夠正確地使用它們；

8．了解觸發器直接置 “0”端RD和直接置“1”端SD的作用。

9．了解邊沿觸發器的特點；

10．熟悉觸發器的功能轉換。

11.了解施密特電路、單穩態電路的功能用途；

212．了解ROM、PROM、EPROM，EPROM有何不同；

13．能用PLD（與或陣列）實現函數

第五章: 組合邏輯電路

1、熟悉組合邏輯電路的定義；

2、掌握組合電路的分析方法：根據電路寫出輸出函數的邏輯表達式，列出真值表，根

據邏輯表達式和真值表分析出電路的路基功能。

3、掌握邏輯電路的設計方法：根據設計要求，確定輸入和輸出變量，列出真值表，利

用卡諾圖法化簡邏輯函數寫出表達式，畫出電路圖。

4、掌握常用組合邏輯部件74LS283）、74LS85）、74LS138）、四選一數據選擇器和八選

一數據選擇器74151的應用（利用138譯碼器、八選一數據選擇器實現組合邏輯函數等）。

5、了解組合電路的競爭與冒險。

第六章: 同步時序電路

1． 了解時序電路的特點（定義）；

2． 記住時序電路的分析步驟,掌握時序電路的分析方法,能夠較熟練地分析同步時序

電路的邏輯功能。

3． 記住時序電路的設計步驟,掌握時序電路的設計方法,會同步時序電路的設計（含狀

態化簡）。

第七章: 常用時序邏輯部件

4． 了解常用的時序邏輯部件，如各種計數器（74LS161、74LS163、74LS193）、移位寄

存器（74LS194）及寄存器；不要求詳盡的去研究其內部電路，但能夠應用時序邏輯部件構成給定的邏輯功能。

5． 會看時序邏輯部件及組合邏輯部件的功能表，根據功能表掌握其邏輯功能、典型應

用及功能擴展

6． 掌握掌握連成任意模M同步計數器的三種方法：預置法，清0法，多次預置法；

7． 掌握序列碼發生器的設計過程

第八章 了解A/D,D/A轉換的基本原理。

思考題

1． BCD碼的含義是什么？

2． 數字電路的特點是什么？

3． 三態門的特點是什么，說明其主要用途？

4． OC門的特點是什么，說明其主要用途？

5． TTL集成邏輯門的基本參數有哪幾種？

6． 什么是“與”邏輯關系、“或”邏輯關系、“非”邏輯關系？

7． 什么是“同或”邏輯關系、“異或”邏輯關系？

8． 簡化邏輯函數的意義是什么？

9． 幾種數制如何進行相互轉換？

10． 怎樣取得二進制數的原碼、反碼和補碼？

11． 將十進制數125編寫成8421BCD碼和余3BCD 碼；

12． 什么是最小項及最小項表達式？

13． 怎樣用代數法化簡邏輯函數？

14． 怎樣用卡諾圖法化簡邏輯函數？

簡化后的邏輯表達式是。

A.唯一B.不唯一

C.不確定D.任意。

15． 什么是組合電路？什么是時序電路？各自的特點是什么？

16． 組合電路的表示形式有幾種，是哪幾種？

17． 組合電路的分析步驟是什么？

18． 組合電路的設計步驟是什么？

19． 半加器與全加器的功能有何區別？

20． 譯碼器、編碼器、比較器如何進行級聯？

21． 如何用數據選擇器實現邏輯函數？

22． 競爭與冒險的起因是什么？

23． D觸發器與J-K觸發器的特征方程和狀態轉換圖是什么？

24． 如何用J-K觸發器實現T觸發器？

25． 什么是同步時序電路和異步時序電路？其特點是什么？

26． 同步時序電路的分析步驟是什么？

27． 同步時序電路的設計步驟是什么？

28． 全面描述時序電路的方程有幾個？是哪幾個？

29． 狀態化簡的意義是什么？怎樣進行狀態化簡？

30． 怎樣用中規模同步集成計數器設計任意模值計數器？

31． 怎樣用移位寄存器構成環形計數器？

32． 什么是ROM？什么是RAM？

33． PLD、PLA、GAL、PAL，FPGA、CPLD的含義是什么？

34． 畫出ADC工作原理框圖，寫出三種ADC電路的名稱。

35． 計算R-2R網絡DAC的輸出電壓。

36． 欲將正弦信號轉換成與之頻率相同的脈沖信號，應用

(a)T’觸發器；(b)施密特觸發器；(c)A/D轉換器(d)移位寄存器 37．