第一篇：EDA課程設計八位乘法器
EDA課程設計報告
實驗名稱：八位乘法器 實驗地點：@@@@ 班級：@@@@@ 學號：@@@@@ 姓名：@@@@
目錄
一.引言
1.1 EDA技術的概念?? 1.2 EDA技術的特點?? 1.3 EDA設計流程?? 1.4 VHDL介紹??
二． 八位乘法器的設計要求與設計思路??2.1 設計目的??
2.2 設計要求??
三． 八位乘法器的綜合設計??
3.1 八位乘法器功能??
3.2 八位乘法器設計方案??
3.3 八位乘法器實體設計??
3.4 八位乘法器VHDL設計??
3.5八位乘法器仿真圖形?? 心得體會?? 參考文獻??
一、引言
1.1 EDA技術的概念
EDA是電子設計自動化（Electronic Design Automation）的縮寫，在20世紀90年代初從計算機輔助設計（CAD）、計算機輔助制造（CAM）、計算機輔助測試（CAT）和計算機輔助工程（CAE）的概念發展而來的。EDA技術就是以計算機為工具，設計者在EDA軟件平臺上，用硬件描述語言HDL完成設計文件，然后由計算機自動地完成邏輯編譯、化簡、分割、綜合、優化、布局、布線和仿真，直至對于特定目標芯片的適配編譯、邏輯映射和編程下載等工作。
1.2 EDA技術的特點
利用EDA技術進行電子系統的設計，具有以下幾個特點：① 用軟件的方式設計硬件；② 用軟件方式設計的系統到硬件系統的轉換是由有關的開發軟件自動完成的；③ 設計過程中可用有關軟件進行各種仿真；④ 系統可現場編程，在線升級；⑤ 整個系統可集成在一個芯片上，體積小、功耗低、可靠性高。因此，EDA技術是現代電子設計的發展趨勢。1.3 EDA設計流程 典型的EDA設計流程如下:
1、文本/原理圖編輯與修改。首先利用EDA工具的文本或圖形編輯器將設計者的設計意圖用文本或圖形方式表達出來。
2、編譯。完成設計描述后即可通過編譯器進行排錯編譯，變成特定的文本格式，為下一步的綜合做準備。
3、綜合。將軟件設計與硬件的可實現性掛鉤，是將軟件轉化為硬件電路的關鍵步驟。
4、行為仿真和功能仿真。利用產生的網表文件進行功能仿真，以便了解設計描述與設計意圖的一致性。
5、適配。利用FPGA/CPLD布局布線適配器將綜合后的網表文件針對某
一具體的目標器件進行邏輯映射操作，其中包括底層器件配臵、邏輯分割、邏輯優化、布局布線。適配報告指明了芯片內資源的分配與利用、引腳鎖定、設計的布爾方程描述情況。
6、功能仿真和時序仿真。
7、下載。如果以上的所有過程都沒有發現問題，就可以將適配器產生的下載文件通過FPGA/CPLD下載電纜載入目標芯片中。
8、硬件仿真與測試。1.4硬件描述語言（VHDL）
VHDL(Very-High-Speed Integrated Circuit Hardware Description Language)主要用于描述數字系統的結構，行為，功能和接口。除了含有許多具有硬件特征的語句外，VHDL的語言形式和描述風格與句法是十分類似于一般的計算機高級語言。VHDL的程序結構特點是將一項工程設計，或稱設計實體（可以是一個元件，一個電路模塊或一個系統）分成外部（或稱可是部分,及端口)和內部（或稱不可視部分），既涉及實體的內部功能和算法完成部分。在對一個設計實體定義了外部界面后，一旦其內部開發完成后，其他的設計就可以直接調用這個實體。這種將設計實體分成內外部分的概念是VHDL系統設計的基本。
1.用VHDL代碼而不是用原理圖進行設計，意味著整個電路板的模型及性能可用計算機模擬進行驗證。
2.VHDL元件的設計與工藝無關，與工藝獨立，方便工藝轉換。3.VHDL支持各種設計方法，自頂向下、自底向上或者混合的都可以。4.可以進行從系統級到邏輯級的描述，即混合描述。
5.VHDL區別于其他的HDL，已形成標準，其代碼在不同的系統中可交換建模。二、八位乘法器的設計要求與設計思路
2.1 設計目的
本次設計的目的就是通過實踐深入理解EDA技術并掌握VHDL硬件描述語言的設計方法和思想。通過學習的VHDL語言結合電子電路的設計知識理論聯系實際，掌握所學的課程知識和基本單元電路的綜合設計應用。通過對八位乘法器的設計，鞏固和綜合運用所學知識，提高設計能力，提高分析、解決
計算機技術實際問題的獨立工作能力。2.2 設計要求。
設計一個乘法器的模塊，接受實驗系統上的連續脈沖，當給定啟動/清零指令時，能自動發出CLK信號驅動乘法預算，當8個脈沖后自動停止。設計一個純組合電路的8*8等于16位的乘法器（選擇不同的流水線方式），具體說明并比較這幾種乘法器的邏輯資源占用情況和運行速度情況。通過獨立的設計，能夠完整的完成老師分配的課程設計任務。通過對電梯控制系統的設計，掌握所學EDA課程的基本知識和對VHDL語言的綜合設計應用。通過課程設計，提高設計能力，提高分析解決實際問題的能力，并在設計中了解硬件編程的流程和思路，為以后工作和發揮技術打下基礎。三、八位乘法器的綜合設計
3.1 八位乘法器功能
由8位加法器構成的以時序邏輯方式設計的8位乘法器，此乘法器具有一定的實用價值。其乘法原理是：乘法通過逐項位移相加原理來實現，從被乘數的最低位開始，若為1，則乘數左移后與上一次和相加；若為0，左移后以全零相加，直至被乘數的最高位。圖中，ARICTL是乘法運算控制電路，它的START（可鎖定于引腳I/O 49）信號的上跳沿與高電平有兩個功能，即16位寄存器清零和被乘數A[7..0]向移位寄存器SREG8B加載：它的低電平則作為乘法使能信號。乘法時鐘信號從ARICTL的CLK輸入。當被乘數加載于8位右移寄存器SREG8B后，隨著每一時鐘節拍，最低位在前，由低位至高位逐位移出。當為1時，與門ANDARITH打開，8為乘數B[7..0]在同一節拍進入8位加法器，與上一次鎖存在16位鎖存器REG16B中的高8位進行相加，其和在下一時鐘節拍的上升沿被鎖進此鎖存器。而當被乘數移出位為0時，與門全零輸出。如此往復，直至8個時鐘脈沖后，由ARICTL的控制，乘法運算過程自動中止。ARIEND輸出高電平，以此可點亮一發光管，以示乘法結束。此時REG16B的輸出值即為最后乘積。
3.2 八位乘法器設計方案
方案一：八位直接寬位加法器，它的速度較快，但十分耗費硬件資源，對于工業化設計是不合理的。
方案二：由兩個四位加法器組合八位加法器，其中四位加法器是四位二進制并行加法器，它的原理簡單，資源利用率和進位速度等方面較好，綜合各方面的考慮，決定采用第二種方案。
3.3 八位加法器設計思路
純組合邏輯構成的乘法器雖然工作速度較快，但過于占用硬件資源，難以實現寬位乘法器，由八位加法器構成的以時序邏輯方式設計的八位乘法器，具有一定的使用價值。而且由FPGA構成實驗系統后，可以很容易的用ASIC大型集成芯片來完成，性價比高，可操作性強。其乘法原理是：乘法通過逐項移位相加原理來完成，從被乘數的最低位開始，若為1，則乘數左移后于上一次的和相加；若為0左移后以全零相加，直至被乘數的最高位。3．5八位乘法器各功能模塊VHDL描述
1．library ieee;--四位二進制并行加法器 use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity add4b is port(cin:in std_logic;a,b:in std_logic_vector(3 downto 0);s:out std_logic_vector(3 downto 0);cout:out std_logic);end;architecture one of add4b is signal sint,aa,bb:std_logic_vector(4 downto 0);begin aa<='0' & a;bb<='0' & b;sint<=aa+bb+cin;5
s<=sint(3 downto 0);cout<=sint(4);end;2．library ieee--由兩個四位二進制并行加法器級聯而成的八位二進制加法器;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity adder8b is port(cin:in std_logic;a,b:in std_logic_vector(7 downto 0);s:out std_logic_vector(7 downto 0);cout:out std_logic);end;architecture one of adder8b is component add4b--對要調用的元件add4b的端口進行說明
port(cin:in std_logic;a,b:in std_logic_vector(3 downto 0);s:out std_logic_vector(3 downto 0);cout:out std_logic);end component;signal carryout: std_logic;begin u1:add4b port map(cin,a(3 downto 0),b(3 downto 0),s(3 downto 0),carryout);u2:add4b port map(carryout,a(7 downto 4),b(7 downto 4),s(7 downto 4),cout);end;3．library ieee--一位乘法器;6
use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity andarith is port(abin:in std_logic;din:in std_logic_vector(7 downto 0);dout:out std_logic_vector(7 downto 0));end;architecture one of andarith is begin process(abin,din)begin for i in 0 to 7 loop dout(i)<=din(i)and abin;end loop;end process;end;4．library ieee;--乘法運算控制器 use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity arictl is port(clk,start:in std_logic;clkout,rstall,ariend:out std_logic);end;architecture one of arictl is signal cnt4b:std_logic_vector(3 downto 0);begin rstall<=start;process(clk,start)begin
if start='1' then cnt4b<=“0000”;elsif clk'event and clk='1' then if cnt4b<8 then--小于8則計數，等于8則表明乘法運算已經結束
cnt4b<=cnt4b+1;end if;end if;end process;process(clk,cnt4b,start)begin if start='0' then if cnt4b<8 then clkout<=clk;ariend<='0';else clkout<='0';ariend<='1';end if;else clkout<=clk;ariend<='0';end if;end process;end;5．library ieee;--16位鎖存器 use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity reg16b is port(clk,clr:in std_logic;d:in std_logic_vector(8 downto 0);q:out std_logic_vector(15 downto 0));end;architecture one of reg16b is signal r16s:std_logic_vector(15 downto 0);
begin process(clk,clr)begin if clr='1' then r16s<=“***0”;elsif clk'event and clk='1' then r16s(6 downto 0)<=r16s(7 downto 1);r16s(15 downto 7)<=d;end if;end process;q<=r16s;end;6．library ieee;--8位右移寄存器 use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity sreg8b is port(clk,load:in std_logic;din:in std_logic_vector(7 downto 0);qb:out std_logic);end;architecture one of sreg8b is signal reg8:std_logic_vector(7 downto 0);begin process(clk,load)begin if clk'event and clk='1' then if load='1' then reg8<=din;else reg8(6 downto 0)<=reg8(7 downto 1);end if;end if;
end process;qb<=reg8(0);end;7．library ieee;--8位乘法器頂層設計 use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity mult8x8 is port(clk:in std_logic;start:in std_logic;a,b:in std_logic_vector(7 downto 0);dout:out std_logic_vector(15 downto 0);ariend:out std_logic);end;architecture struc of mult8x8 is component adder8b is port(cin:in std_logic;a,b:in std_logic_vector(7 downto 0);s:out std_logic_vector(7 downto 0);cout:out std_logic);end component;component andarith is port(abin:in std_logic;din:in std_logic_vector(7 downto 0);dout:out std_logic_vector(7 downto 0));end component;component arictl is port(clk,start:in std_logic;clkout,rstall,ariend:out std_logic);end component;
component reg16b is port(clk,clr:in std_logic;d:in std_logic_vector(8 downto 0);q:out std_logic_vector(15 downto 0));end component;component sreg8b is port(clk,load:in std_logic;din:in std_logic_vector(7 downto 0);qb:out std_logic);end component;signal gndint :std_logic;signal intclk :std_logic;signal rstall :std_logic;signal qb :std_logic;signal andsd :std_logic_vector(7 downto 0);signal dtbin :std_logic_vector(8 downto 0);signal dtbout :std_logic_vector(15 downto 0);begin dout<=dtbout;gndint<='0';u1:arictl port map(clk,start,intclk,rstall,ariend);u2:sreg8b port map(intclk,rstall,b,qb);u3:andarith port map(qb,a,andsd);u4:adder8b port map(gndint,dtbout(15 downto 8),andsd,dtbin(7 downto 0),dtbin(8));u5:reg16b port map(intclk,rstall,dtbin,dtbout);end;3．5八位乘法器仿真圖形 輸入波形圖
輸出波形圖
時序RTL電路
心得體會
@@@@@這個自己編去吧。。
參考文獻
⑴ 王愛英.計算機組成與結構.北京:清華大學出版社,2001.2 ⑵ 黃仁欣.EDA技術實用教程.北京:清華大學出版社,2006 ⑶ 曹昕燕，周鳳臣，聶春燕.EDA技術實驗與課程設計.北京:清華大學出版社,2006.5 ⑷ 楊亦華,延明.數字電路EDA入門.北京:北京郵電大學出版社,2003 ⑸ 鄒彥，莊嚴，鄒寧，王宇鴻《EDA技術與數字系統設計>北京:電子工業出版社,2008 ⑹ 潘松 ,黃繼業《EDA技術與VHDL》,北京,清華大學出版社,2006(7)潘松 ,黃繼業《EDA技術實用教程》,北京，科學出版社,2006
第二篇：EDA 課程設計
《電子系統設計自動化》課程設計報告
學 院： 機電工程學院
題 目： 數字時鐘電路設計 課 程： 《電子系統設計自動化》課程設計 專業班級： 電信10級2 班 學生姓名： 劉星 秦玉杰 王艷艷 學 號： 1004101035 1004101036 1004101038
完成日期：2013年 12 月 27 日
摘要：
EDA（Electronic Design Automation）電子設計自動化，就是以大規模可編程器件為設計載體，以硬件描述語言為系統邏輯描述的主要表達方式，通過相關的軟件，自動完成用軟件方式設計的電子系統到硬件系統，最終形成集成電子系統或專用集成芯片。本次實習利用QuartusII為設計軟件、VHDL為硬件描述語言，結合所學的數字電路的知識設計一個24時多功能數字鐘，具有正常時、分、秒計時，動態顯示，清零、快速校時校分、整點報時、花樣顯示等功能。利用硬件描述語言VHDL對設計系統的各個子模塊進行邏輯描述，采用模塊化的設計思想完成頂層模塊的設計，通過軟件編譯、邏輯化簡、邏輯分割、邏輯綜合優化、邏輯布線、邏輯仿真，最終將設計的軟件系統下載設計實驗系統，對設計的系統進行硬件測試。
一、課程設計基本要求和任務
《EDA課程設計》是繼《模擬電子技術基礎》、《數字電子技術基礎》課程后，電信專業學生在電子技術實驗技能方面綜合性質的實驗訓練課程，是電子技術基礎的一個部分。1.1 目的和任務
（1）通過課程設計使學生能熟練掌握一種EDA軟件（QUARTUSII）的使用方法，能熟練進行設計輸入、編譯、管腳分配、下載等過程，為以后進行工程實際問題的研究打下設計基礎。
（2）通過課程設計使學生能利用EDA軟件（QUARTUSII）進行至少一 個電子技術綜合問題的設計，設計輸入可采用圖形輸入法或VHDL硬件描述語言輸入法。（3）通過課程設計使學生初步具有分析、尋找和排除電子電路中常見 故障的能力。
（4）通過課程設計使學生能獨立寫出嚴謹的、有理論根據的、實事求是的、文理通順的字跡端正的課程設計報告。1.2 功能要求：
（1）具有時、分、秒計數顯示功能，以24小時循環計時。（2）時鐘計數顯示時有LED燈的花樣顯示。（3）具有調節小時、分鐘、秒及清零的功能。（4）具有整點報時功能。
1.3 總體方框圖：
本系統可以由秒計數器、分鐘計數器、小時計數器、整點報時、分的調整以及小時的調整和一個頂層文件構成。采用自頂向下的設計方法，子模塊利用VHDL語言設計，頂層文件用原理圖的設計方法。顯示：小時采用24進制，而分鐘均是采用6進制和10進制的組合。1.4 設計原理：
數字鐘電路設計要求所設計電路就有以下功能：時、分、秒計時顯示，清零，時、分調節，整點報時及花樣顯示。分、秒計時原理相似，可以采用60進制BCD碼計數器進計時；小時采用24進制BCD碼進行計時；在設計時采用試驗電路箱上的模式7電路，不需要進行譯碼電路的設計；所設計電路具有驅動揚聲器和花樣顯示的LED燈信號產生。試驗箱模式7的電路如圖一所示：圖一模式七實驗電路圖
1.5 性能指標及功能設計：
（1）時鐘計數：完成時、分、秒的正確計時并且顯示所計的數字；對秒、分——60進制計數，即從0到59循環計數，時鐘——24進制計數，即從0到23循環計數，并且在數碼管上顯示數值。
2.2 模塊劃分自頂向下分解
2.3 模塊描述
時鐘計時模塊完成時、分、秒計數，及清零、調節時和分鐘的功能。時、分、秒計數的原理相同，均為BCD碼輸出的計數器，其中分和秒均為六十進制BCD碼計數器，小時為二十四進制BCD碼計數器。設計一個具有異步清零和設置輸出功能的六十進制BCD碼計數器，再設計一個具有異步清零和設置輸出功能的二十四進制計數器，然后將它們通過一定的組合構成時鐘計時模塊。各個輸入/輸出端口的作用為：
（1）clk為計時時鐘信號，reset為異步清零信號；
（2）sethour為小時設置信號，setmin為分鐘設置信號；（3）daout[5?0]為小時的BCD碼輸出, daout[6...0]為秒和分鐘的BCD碼輸出，enmin和enhour為使能輸出信號。
（4）在時鐘整點的時候產生揚聲器驅動信號和花樣顯示信號。由時鐘計時模塊中分鐘的進行信號進行控制。當contr_en為高電平時，將輸入信號clk送到輸出端speak用于驅動揚聲器，同時在clk的控制下，輸出端lamp[2..0]進行循環移位，從而控制LED燈進行花樣顯示。輸出控制模塊有揚聲器控制器和花樣顯示控制器兩個子模塊組成 2.4 頂層電路圖
頂層文件是由四個模塊組成，分別是時、分、秒計數器和報警的VHDL語言封裝而成。經過鎖定引腳再重新編譯獲得如下頂層原理電路圖：
三、方案實現
3.1 各模塊仿真及描述
（1）秒計數器模塊仿真圖：將標準秒信號送入”秒計數器”，秒計數器采用60進制計數器，每累計60秒發出一個分脈沖信號，該信號將作為分計數器的時鐘脈沖，daout代表秒輸出。
（2）分計數器電路仿真圖：也采用60進制計數器，每累計60分鐘，發出一個時脈沖信號，該信號將被送到時計數器，daout端口代表分鐘輸出
（3）小時計數器電路仿真圖：時計數器采用12進制計時器，可實現對24小時累 計。每累計12小時，發出一個脈沖信號。
引腳配置完成后再進行一次全程編譯，無誤則可以下載到試驗箱上進行硬件測試。硬件驗證的方法如下：選擇實驗模式7；時鐘脈沖clk與clock0（1024Hz）信號相連；鍵8和鍵5均為低電平，時鐘正常計時，數碼管1和2顯示秒，數碼管4和5顯示分鐘，數碼管7和8顯示小時；鍵8為高電平時，時鐘清零；鍵5為高電平時，按下鍵7和鍵4進行調時調分操作；當時鐘為整點的時候，三個發光二極管進行循環移位操作，同時揚聲器發聲。
五、心得體會
經過源程序的編輯、邏輯綜合、邏輯適配、編程下載成功后，在EDA實驗開發系統進行硬件驗證時卻發現實驗結果不正確，揚聲器無法發聲。經檢查，自己設計的管腳文件有錯。將管腳鎖定文件修改后，重新進行邏輯適配、編程下載成功后，實驗結果仍然不正確，百思不得其解。無奈之下，決定重頭開始排查每一步的細節，確定各個模塊的功能完全實現并且頂層模塊功能正確。修改之后，重新進行邏輯適配、編程下載驗證，實驗結果完全正確。
這次EDA課程設計歷時兩個星期，在整整兩個星期的日子里，不僅鞏固了以前所學過的知識，而且學到了很多書本上學不到的知識，同時鍛煉了自己的能力，使自己對以后的路有了更加清楚的認識，對未來有了更多的信心。這次課程設計，進一步加深了我對EDA的了解，使我對QuartusII的基本操作有所了解，使我對應用軟件的方法設計硬件系統有了更加濃厚的興趣。通過這次課程設計，我懂得了理論與實際相結合的重要性，只有理論知識是遠遠不夠的，只有把所學的理論知識與實踐相結合，從實踐中得出結論，才能真正提高自己的實際動手能力和獨立思考的能力。在設計的過程中，我遇到許多問題，畢竟是第一次應用VHDL進行硬件電路系統的設計，許多EDA的知識還沒有充分的掌握，遇到困難也是在所難免的，同時發現了自己的不足之處：學習知識表面化，沒有深入了解它們的原理。總的來說，這次設計的數字時鐘電路還是比較成功的，盡管在設計中遇到了很多問題，最后在老師的辛勤指導、同學的幫助和自己不斷思考下，終于迎刃而解，有點小小的成就感，覺得平時所學的知識有了實用的價值，達到了理論與實際相結合的目的。最后，對給過我幫助的所有同學和指導老師再次表示忠心的感謝！
參考文獻
[1] 崔健明.《電子電工EDA仿真技術》 高等教育出版社 2000年 [2] 盧杰,賴毅.《VHDL與數字電路設計》 科學出版社 2001年 [3] 潘松，黃繼業.《EDA技術實用教程》 科學出版社 2002年 [4] 朱運利.《EDA技術應用》 電子工業出版社 2004年 [5] 張明.《VHDL實用教程》 電子科技大學出版社 1999年
[6] 彭介華.《電子技術課程設計與指導》 高等教育出版 1997年
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY minute IS PORT(clk,clk1,reset,sethour:IN STD_LOGIC;enhour:OUT STD_LOGIC;daout:OUT STD_LOGIC_VECTOR(6 DOWNTO 0));END ENTITY minute;ARCHITECTURE fun OF minute IS SIGNAL count :STD_LOGIC_VECTOR(6 DOWNTO 0);SIGNAL enhour_1, enhour_2: STD_LOGIC;--enmin_1為59分時的進位信號 BEGIN--enmin_2由clk調制后的手動調時脈沖信號串 daout<=count;enhour_2<=(sethour and clk1);--sethour為手動調時控制信號，高電平有效 enhour<=(enhour_1 or enhour_2);PROCESS(clk,reset,sethour)BEGIN IF(reset='0')THEN--若reset為0，則異步清零 count<=“0000000”;ELSIF(clk'event and clk='1')THEN--否則，若clk上升沿到 IF(count(3 DOWNTO 0)=“1001”)THEN--若個位計時恰好到“1001”即9 IF(count <16#60#)THEN--又若count小于16#60#，即60 IF(count=“1011001”)THEN--又若已到59D enhour_1<='1';--則置進位為1 count<=“0000000”;--count復0 ELSE count<=count+7;--若count未到59D，則加7，即作“加6校正” END IF;--使前面的16#60#的個位轉變為8421BCD的容量 ELSE count<=“0000000”;--count復0（有此句，則對無效狀態電路可自啟動）END IF;--END IF（count<16#60#）ELSIF(count <16#60#)THEN count<=count+1;--若count<16#60#則count加1 enhour_1<='0' after 100 ns;--沒有發生進位 ELSE count<=“0000000”;--否則，若count不小于16#60# count復0 END IF;--END IF（count（3 DOWNTO 0）=“1001”）END IF;--END IF（reset='0'）END process;END fun;
3、時計數器模塊的VHDL語言：
LIBRARY IEEE;use IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;
IF(clk'event and clk='1')THEN IF(dain=“0000000”)THEN speak<=count1(1);IF(count1>=“10”)THEN count1<=“00”;--count1為三進制加法計數器 ELSE count1<=count1+1;END IF;END IF;END IF;END PROCESS speaker;lamper:PROCESS(clk)BEGIN IF(rising_edge(clk))THEN IF(count<=“10”)THEN IF(count=“00”)THEN lamp<=“001”;--ELSIF(count=“01”)THEN lamp<=“010”;ELSIF(count=“10”)THEN lamp<=“100”;END IF;count<=count+1;ELSE count<=“00”;END IF;END IF;END PROCESS lamper;END fun;
循環點亮三只燈
第三篇：《EDA課程設計》
《EDA課程設計》
課程設計題目：
基于單片機的溫濕度采集系統
姓
名：
xxx
學
班
時
地
號：
xxxx
級：
xxxx
間：
2014.4.21~ 2013.5.5
點：
xxxxx
指 導
老
師：
xxxxx
目錄
一、電路原理圖..................................................................................2
二、電路PCB圖（或實物圖）.........................................................2
三、電路效果圖..................................................................................3
四、設計總結......................................................................................3 附錄（單片機源代碼）......................................................................4
一、電路原理圖
二、電路PCB圖（或實物圖）
三、電路效果圖
四、設計總結
EDA的實驗還是挺有趣的，比較講究動手能力，當然也不能忽略團體合作。總的來說本次實驗還是成功了，雖然每個環節都遇到了困難。在生成原理圖的過程中，就曾把導線畫成了Placeline而不是Placewire，還有芯片的引腳應該用NET符號而不是用文本符號，所以這些錯誤都導致我花在原理圖上的時間多了點。而在生成PCB電路圖的過程中遇到的困難則是自動布線之后，還有電源的幾個腳需要手動布線，所以各個元件之間的位置要布置好，以免發生短路。腐蝕的時候，由于腐蝕的時間太長了，有些碳都化開了，導致里面的銅被腐蝕掉了，所以又為我的工作增加了困難。在焊接的時候，要注意元件的正負極，還要檢測錫是否都與那些銅連接上了。最終把LED和 DHT11的程序燒進去就行了。
本次實驗我還是能多多少少學到點什么的，總的來說還是希望能有多一點這樣的實習。
附錄（單片機源代碼）
//51單片機控制溫濕度傳感器DHT11
LCD1602上顯示當前機最小系統。//LCD 讀進去 寫出來 #include
//定義無符號整型 #define uchar unsigned char typedef bit BOOL;
//此聲明一個布爾型變量即真或假// uchar data_byte,num,i;uchar RH,RL,TH,TL,flag;uchar shuzi[4];unsigned char code num1[11]={0xc0,0xf9,0xa4,0xb0,0x99，0x92,0x82,0xf8,0x80,0x90,0x7f};
sbit dht=P2^4;
//dht11data端接單片機的P2^4口//
//***************
延
時
函
數************************************* void delay(uchar ms)//延時模塊//延時1毫秒
{
}
void delay1()
//一個for循環大概需要8個多機器周期
//一個機器周期為1us晶振為12MHz也就是說本函數延時8us{
} uchar i;
while(ms--)
for(i=0;i<110;i++);
uchar i;
for(i=0;i<1;i++);void display(void){ // if(flag==0)// {
P2=0x07;
P0=num1[shuzi[2]];delay(1);// }
// if(flag==1)// {
P2=0x0b;
P0=num1[shuzi[3]];delay(1);// } // if(flag==2)// {
P2=0x0d;
P0=num1[shuzi[0]];delay(1);// } // if(flag==3)// {
P2=0x0e;P0=num1[shuzi[1]];delay(1);// } }
//**************************dht11
測
試
某
塊*************************************// void start()//開始信號
{
dht=1;
delay1();
//主機發出8us高電平，開始信號開始發出 dht=0;
delay(25);
// 主機把總線拉低必須大于18ms
DHT11能檢測到起始信號
dht=1;
//delay1();
//以下三個延時函數差不多為24usdelay1();delay1();
20-40us
}
uchar receive_byte()
//接收一個字節 8位// {
uchar i,temp;
for(i=0;i<8;i++)//接收8bit的數據
{
while(!dht);
//等待40-50us的低電平開始信號結束
delay1();
//開始信號結束之后延時26us-28us
delay1();delay1();
temp=0;
//時間為26us-28usif(dht==1)
temp=1;
//如果26us-28us
'0'
數據為'1'
while(dht);
//
'0'為26us-28us
'1'為70us
} data_byte<<=1;
//data_byte|=temp;
//接收每一位的數據，相或保存數據
return data_byte;}
void receive()//接收數據// {
uchar T_H,T_L,R_H,R_L,check,num_check,i;start();
//開始信號//調用開始信號子函數
dht=1;
//主機設為輸入判斷從機DHT11響應信號
if(!dht)
//判斷從機是否有低電平響應信號// {
while(!dht);//判斷從機發出 40us 的低電平響應信號是否結束//
while(dht);
//判斷從機發出 40us 的高電平是否結束 如結束則從機進入發送數據狀態，主機進入數據接收狀態
數
//兩個while語句加起來就是DHT11的響應信號
R_H=receive_byte();//濕度高位
調用接受一個字節的子函
R_L=receive_byte();//濕度低位
T_H=receive_byte();//溫度高位
T_L=receive_byte();//溫度低位
check=receive_byte();//校驗位
//結束信號
dht=0;
//當最后一bit數據接完畢后主機拉低電平50us// for(i=0;i<7;i++)//差不多8us的延時
delay1();
dht=1;
//總線由上拉電阻拉高進入空閑狀態
num_check=R_H+R_L+T_H+T_L;
if(num_check==check)//判斷讀到的四個數據之和是否與校驗位相同
{
RH=R_H;
RL=R_L;
TH=T_H;
TL=T_L;
check=num_check;}
shuzi[0]=RH/10;shuzi[1]=RH%10;shuzi[2]=TH/10;shuzi[3]=TH%10;
} }
void main()//主函數模塊// { while(1)
//進入死循環
{
receive();
//接收數據
display();
} }
第四篇：EDA課程設計
考試序號：28
自動打鈴系統設計說明書
學 生 姓 名：周文江
學
號：14112502521
專 業 班 級：1102
報告提交日期：2013.11.26
湖 南 理 工 學 院 物 電 學 院
目錄
一、題目及要求簡介……………3 1.設計題目…………………3 2.總體要求簡介……………3
二、設計方案說明……………3
三、系統采用器件以及模塊說明………3 1.系統框圖…………4 2.選擇的FPGA芯片及配置………4 3.系統端口和模塊說明…………5
四、各部分仿真結果………5
五、調試及總結………6
六、參考文獻……7
七、附錄………7
一、題目及要求簡介
1、設計題目
設計一個多功能自動打鈴系統
2、總體要求簡介
① 基本計時和顯示功能（24小時制顯示），包括：
1.24小時制顯示 2.動態掃描顯示； 3.顯示格式：88-88-88 ② 能設置當前時間(含時、分)③ 能實現基本打鈴功能，規定：
06:00起床鈴，打鈴5s
二、設計方案說明
本次設計主要采用Verilog HDL硬件描述性語言、分模塊法設計的自動打鈴系統。由于這次用的開發板提供的是50M晶振。首先要對時鐘進行分頻，當計時到2FA_F07F時完成1s分頻，通過計時到60s產生分鐘進位信號，再通過60分鐘產生時鐘進位信號。最后通過6個寄存器對時分秒進行鎖存最終輸出到8個數碼管上完成顯示。當顯示時鐘和默認鬧鐘時鐘相等時，驅動打鈴模塊。通過key_mode,key_turn,key_change查看鬧鐘，時鐘顯示，調整時鐘。
三、系統采用器件以及模塊說明
1.系統框圖如下：
：下如圖框統系
2.選擇的FPGA芯片及配置：本次系統設計采用的FPGA芯片是Alter公司生產的Cyclone II EP2C8Q208C8。該芯片是208個管腳，138個IO，并且具有兩個內部PLL，而且內嵌乘法器，8K的邏輯門，資源相當豐富。完成這次自動打鈴系統的設計總共消耗250個LE單元，22個IO口，131個寄存器。經過綜合后，本系統最高能實現145M的運行速度。通過Quartus II 軟件觀察到內部的RTL圖如下
3.系統端口和模塊說明
(1)分頻部分
分頻器的作用是對50Mhz的系統時鐘信號進行分頻，得到頻率為1hz的信號，即為1S的計時信號。
(2)按鍵部分
按鍵key_mode--0為顯示計時，1為鬧鐘顯示，2為調整時間。按鍵key_turn—0為調整小時，1為調整分鐘。按鍵key_change—每按一次加1(3)計時部分
通過sec_L,sec_H,min_L,min_H,hour_L,hour_H 6個寄存器對時分秒進行鎖存然后送入數碼管顯示
(4）鬧鐘模塊
當設定的鬧鐘時間和數碼管上顯示的時間相等時驅動鬧鐘，完成打鈴，持續時間5s。
（5）數碼管顯示模塊
顯示模塊是由8個位選8個段選構成的顯示模塊，利用人眼的余暉效果完成動態掃描，顯示時間。
四、各部分仿真結果
測試文件如下：
module clock_tb;reg sysclk，rst_b;reg key_mode,key_turn,key_change;wire buzzer;
wire [7:0] led_sel,led_data;clock I_clock(.sysclk(sysclk),.rst_b(rst_b),.key_mode(key_mode),.key_change(key_change),.key_turn(key_turn),.buzzer(buzzer),.led_sel(led_sel),.led_data(led_data));initial begin sysclk = 1'b1;rst_b = 1'b0;//復位信號
#30 rst_b = 1'b1;end always #10 sysclk = ~sysclk;//輸入的系統時鐘，20ns的周期 endmodule
五、調試及總結
本次課程設計總共花費了四天左右的時間，設計了自動打鈴系統。通過這次的設計更加熟悉了對EDA技術的了解和認識，在中也發現許多不足的地方。使用了自頂而下的設計方法，使得設計更加的簡單和明了。在調試過程中，有些代碼的設計不規范性，導致時序相當緩慢，甚至編譯綜合都會報錯。在不斷的修改下，發現時序電路和組合邏輯最好分開寫，這樣便于查錯，和修改代碼。畢竟Verilog HDL語言不同于C語言，不能以軟件的思想來設計，而是要利用電路的思想來編程，這樣可以更好的節省資源，使得時序也比較的簡單明了。在以后的學習及程序設計當中，我們一定要倍加小心，在程序出現不正常運行的情況下要耐心調試，盡量做到精益求精。
最后通過這次EDA方面的課程設計，提高了我們對EDA領域及通信電路設計領域的認識，有利于培養我們在通信電路EDA方面的設計能力。有利于鍛煉我們獨立分析問題和解決問題的能力。
六、文獻參考
[1].王金明、左自強 編，《EDA技術與Verilog設計》科學出版社
2008.8 [2].杜慧敏、李宥謀、趙全良 編，《基于Verilog的FPGA設計基礎》 西安電子科技大學出版社 2006.2 [3].韓彬 編，《從零開始走進FPGA世界》杭州無線電愛好者協會出版社 2011.8.20
七、附錄（實物圖及源碼）
module clock(//Input
sysclk,rst_b,key_mode,key_change,key_turn，//Output
buzzer,led_sel,led_data);
input sysclk,rst_b;//sysclk--global system clock,rst_b--global reset signal input key_mode;//mode choose.0--Timing function.1--Alarm clock function.2--adjust function input key_turn;//choose adjust minute or hour input key_change;//count add 1 output buzzer;//device buzzer output [7:0] led_sel;//led tube bit choose
output [7:0] led_data;//led_tube 8 bit data choose
parameter init_hour = 8'h12;parameter init_min = 8'h59;parameter init_sec = 8'h50;//initial time :12:59:50 parameter init_alarm_hour = 8'h06;parameter init_alarm_min = 8'h30;//initial alarm time : 06:30:0 parameter Count_1s = 28'h2FA_F07F;//count time 1s;
reg [7:0] sec;reg [7:0] min;reg [7:0] hour;reg [3:0] min_L;//minute low 4 bit reg [3:0] min_H;//minute high 4 bit reg [3:0] hour_L;//hour low 4 bit reg [3:0] hour_H;//hour high 4 bit reg [23:0] key_time;//press key away shake reg key_mode_n;//press key_mode next state reg key_change_n;//press key_change next state reg key_turn_n;//press key_turn next state wire key_mode_press;//sure Button press key_mode wire key_turn_press;//sure button press key_turn wire key_change_press;//sure button press key_change
always @(posedge sysclk)key_mode_n <= key_mode;assign key_mode_press =(!key_mode)&&(key_mode_n);always @(posedge sysclk)key_turn_n <= key_turn;assign key_turn_press =(!key_turn)&&(key_turn_n);always @(posedge sysclk)key_change_n <= key_change;assign key_change_press =(!key_change)&&(key_change_n);
always @(posedge sysclk or negedge rst_b)begin if(!rst_b)key_time <= 24'h0;else if(key_time!= 24'h0)
key_time <= key_time + 24'h1;else if((key_time == 24'h0)&&(key_mode_press || key_change_press || key_turn_press))key_time <= key_time + 24'h1;
end
reg [1:0] mode_num;//key mode..0--Timing function.1--Alarm clock function.2--adjust function always @(posedge sysclk or negedge rst_b)begin if(!rst_b)mode_num <= 2'b00;else if(mode_num == 2'h3)mode_num <= 2'h0;else if(key_mode_press &&(key_time == 24'h0))
mode_num <= mode_num + 2'h1;end
always @(*)begin if(mode_num == 2'h1)begin
min = init_alarm_min;hour = init_alarm_hour;end else begin
min = {min_H,min_L};hour = {hour_H,hour_L};end end
reg fm;//choose turn hour or minute always @(posedge sysclk or negedge rst_b)begin if(!rst_b)fm <= 1'b0;else if(key_turn_press &&(mode_num == 2'h2)&&(key_time == 24'h0))
fm <= ~fm;end
reg [27:0] time_cnt;///count time reg [27:0] time_cnt_n;//count time next state always @(posedge sysclk or negedge rst_b)begin if(!rst_b)time_cnt <= 28'h0;else time_cnt <= time_cnt_n;end
always @(*)begin if(time_cnt == Count_1s)time_cnt_n <= 28'h0;else if(mode_num!= 2'h0)time_cnt_n <= time_cnt;else time_cnt_n <= time_cnt + 28'h1;end
reg [3:0] sec_L;//second low 4 bit reg [3:0] sec_H;//second high 4 bit wire sec_cb;//second carry bit signal assign sec_cb =(sec_L == 4'h9)&&(sec_H == 4'h5);always @(posedge sysclk or negedge rst_b)begin if(!rst_b)begin
sec_L <= init_sec[3:0];sec_H <= init_sec[7:4];end else if((sec_L == 4'h9)&&(sec_H!= 4'h5)&&(time_cnt == Count_1s))begin
sec_L <= 4'h0;sec_H <= sec_H + 4'h1;end else if(sec_cb &&(time_cnt == Count_1s))begin
sec_L <= 4'h0;sec_H <= 4'h0;end else if(time_cnt == Count_1s)
sec_L <= sec_L + 4'h1;end
wire min_cb;//minute carry bit signal assign min_cb =(min_L == 4'h9)&&(min_H == 4'h5);always @(posedge sysclk or negedge rst_b)begin if(!rst_b)begin
min_L <= init_min[3:0];min_H <= init_min[7:4];end else if((sec_cb)&&(min_L!=4'h9)&&(time_cnt == Count_1s))
min_L <= min_L + 4'h1;else if((sec_cb)&&(min_L == 4'h9)&&(min_H!= 4'h5)&&(time_cnt == Count_1s))begin
min_L <= 4'h0;min_H <= min_H + 4'h1;end else if((sec_cb)&&(min_cb)&&(time_cnt == Count_1s))begin
min_L <= 4'h0;min_H <= 4'h0;end else if((fm)&&(mode_num == 2'h2)&&(key_change_press)&&(key_time == 24'h0)&&(min_L!= 4'h9))
min_L = min_L + 4'h1;else if((fm)&&(mode_num == 2'h2)&&(key_change_press)&&(key_time ==
24'h0)&&(min_L == 4'h9)&&(min_H!=4'h5))begin
min_L = 4'h0;min_H = min_H + 4'h1;end else if((fm)&&(mode_num == 2'h2)&&(key_change_press)&&(key_time == 24'h0)&&(min_L == 4'h9)&&(min_H ==4'h5))begin
min_L = 4'h0;min_H = 4'h0;end end
always @(posedge sysclk or negedge rst_b)begin if(!rst_b)begin
hour_L <= init_hour[3:0];hour_H <= init_hour[7:4];end else if((sec_cb)&&(min_cb)&&(hour_L!= 4'h9)&&(hour_H!= 4'h2)&&(time_cnt == Count_1s))
hour_L <= hour_L + 4'h1;else if((sec_cb)&&(min_cb)&&(hour_L!= 4'h3)&&(hour_H == 4'h2)&&(time_cnt == Count_1s))
hour_L <= hour_L + 4'h1;else if((sec_cb)&&(min_cb)&&(hour_L == 4'h9)&&(hour_H!= 4'h2)&&(time_cnt == Count_1s))begin
hour_L <= 4'h0;hour_H <= hour_H + 4'h1;end else if((sec_cb)&&(min_cb)&&(hour_L == 4'h3)&&(hour_H == 4'h2)&&(time_cnt == Count_1s))begin
hour_L <= 4'h0;hour_H <= 4'h0;end else if((!fm)&&(mode_num == 2'h2)&&(key_change_press)&&(key_time == 24'h0)&&(hour_L!= 4'h9)&&(hour_H!=4'h2))
hour_L <= hour_L + 4'h1;else if((!fm)&&(mode_num == 2'h2)&&(key_change_press)&&(key_time == 24'h0)&&(hour_L!= 4'h3)&&(hour_H ==4'h2))
hour_L <= hour_L + 4'h1;else if((!fm)&&(mode_num == 2'h2)&&(key_change_press)&&(key_time == 24'h0)&&(hour_L == 4'h9)&&(hour_H!=4'h2))begin
hour_L <= 4'h0;hour_H <= hour_H + 4'h1;end else if((!fm)&&(mode_num == 2'h2)&&(key_change_press)&&(key_time ==
24'h0)&&(hour_L == 4'h3)&&(hour_H ==4'h2))begin
hour_L <= 4'h0;hour_H <= 4'h0;end end
wire buzzer_en;assign buzzer_en =(init_alarm_min == {min_H,min_L})&&(init_alarm_hour == {hour_H,hour_L});
led_tube I_led_tube(.sysclk(sysclk),.rst_b(rst_b),.scan_time(24'h1F090),.data0({1'h1,sec_L}),.data1({1'h1,sec_H}),.data2({1'h1,4'hA}),.data3({1'h1,min[3:0]}),.data4({1'h1,min[7:4]}),.data5({1'h1,4'hA}),.data6({1'h1,hour[3:0]}),.data7({1'h1,hour[7:4]}),.led_data(led_data),.led_sel(led_sel));buzzer I_buzzer(.sysclk(sysclk),.rst_b(rst_b),.buzzer_en(buzzer_en),.buzzer(buzzer));endmodule
第五篇：EDA課程設計論文
目錄
一、摘要
二、概述
2.1目的與要求 2.2實驗儀器與設備 2.3實驗注意事項 2.4設計環境
三、實驗內容
四、4位加法器設計實現過程
4.1元件選擇
4.2編輯半加器的原理圖 4.3編譯設計圖形文件 4.4生成元件符號 4.5功能仿真設計文件 ① 建立波形文件 ② 輸入信號節點
③ 設置波形參量
④ 設定仿真時間寬度 ⑤ 加入輸入信號 ⑥ 波形文件存盤 ⑦ 進行仿真
4.6 1位全加器的實現過程 4.7 四位加法器實現過程
五、收獲與心得體會
一、摘要
隨著電子技術和計算機技術的飛速發展，電子線路的設計工作也日益顯得重要。經過人工設計、制作實驗板、調試再修改的多次循環才定型的傳統產品設計方法必然被計算機輔助設計所取代，因為這種費時費力又費資源的設計調試方法既增加了產品開發的成本，又受到實驗工作場地及儀器設備的限制。
20世紀90年代，國際上電子和計算機技術較先進的國家，一直在積極探索新的電子電路設計方法，并在設計方法、工具等方面進行了徹底的變革，取得了巨大成功。在電子技術設計領域，可編程邏輯器件（如CPLD、FPGA）的應用，已得到廣泛的普及，這些器件為數字系統的設計帶來了極大的靈活性。這些器件可以通過軟件編程而對其硬件結構和工作方式進行重構，從而使得硬件的設計可以如同軟件設計那樣方便快捷。這一切極大地改變了傳統的數字系統設計方法、設計過程和設計觀念，促進了EDA技術的迅速發展。
EDA技術就是以計算機為工具，設計者在EDA軟件平臺上，用硬件描述語言VHDL完成設計文件，然后由計算機自動地完成邏輯編譯、化簡、分割、綜合、優化、布局、布線和仿真，直至對于特定目標芯片的適配編譯、邏輯映射和編程下載等工作。EDA技術的出現，極大地提高了電路設計的效率和可操作性，減輕了設計者的勞動強度。
利用EDA工具，電子設計師可以從概念、算法、協議等開始設計電子系統，大量工作可以通過計算機完成，并可以將電子產品從電路設計、性能分析到設計出IC版圖或PCB版圖的整個過程的計算機上自動處理完成。
現在對EDA的概念或范疇用得很寬。包括在機械、電子、通信、航空航天、化工、礦產、生物、醫學、軍事等各個領域，都有EDA的應用。目前EDA技術已在各大公司、企事業單位和科研教學部門廣泛使用。例如在飛機制造過程中，從設計、性能測試及特性分析直到飛行模擬，都可能涉及到EDA技術。
二、概述
2.1目的與要求
1、學習MAX+plusⅡ工具軟件的基本功能和使用方法。
2、學習使用原理圖輸入法設計半加器，掌握原理圖輸入法的操作步驟。
3、初步掌握設計電路原理圖的編輯、編譯、仿真等操作方法。每次實驗前，學生須仔細閱讀本實驗指導書的相關內容：
1）明確實驗目的和實驗內容； 2）明確實驗原理與步驟；
3）復習與實驗內容有關的理論知識；
4）預習儀器設備的使用方法、操作規程及注意事項。
2.2實驗儀器與設備
1、PC機
2、MAX+plus II 軟件
2.3實驗注意事項
1．實驗開始前，應先檢查本人的計算機是否安裝相關軟件，了解其軟件的使用方法和要求。
2．實驗時每個同學應單獨設計程序、操作、記錄實驗結果等，使每個同學受到全面訓練。
3．測量數據或觀察現象要認真細致，實事求是。使用計算機要符合操作規程，切勿隨便重啟頻繁開關計算機。
4．未經許可，不得動用其它人的儀器設備或計算機等物。
5．實驗結束后，實驗記錄交指導教師查看并認為無誤后，離開機房。最后，應清理計算機，備份編寫程序。
6．愛護公物，發生儀器設備等損壞事故時，應及時報告指導教師，按有關實驗管理規定處理。
7．自覺遵守學校和實驗室管理的其它有關規定。
2.4設計環境
QuartusII design
是
最
高
級
和
復
雜的，用
于system-on-a-programmable-chip(SOPC)的設計環境。QuartusII design 提
供完善的 timing closure 和 LogicLock? 基于塊的設計流程。QuartusII design是唯一一個包括以timing closure 和 基于塊的設計流為基本特征的programmable logic device(PLD)的軟件。Quartus II 設計軟件改進了性能、提升了功能性、解決了潛在的設計延遲等，在工業領域率先提供FPGA與mask-programmed devices開發的統一工作流程。
Altera Quartus II 作為一種可編程邏輯的設計環境, 由于其強大的設計能力和直觀易用的接口，越來越受到數字系統設計者的歡迎。
三、實驗內容
以Altera公司的MAX+plus II為工具軟件，采用原理圖輸入法設計半加器h_adder，生成元件符號，并仿真驗證設計結果。
四、4位加法器設計實現過程
4.1元件選擇
在MAX+plus II工具軟件的元件庫中已經有與門、或門、與非門和異或門等元件，在設計中可直接調用這些元件，實現電路設計。
圖1 半加器原理圖
在元件選擇對話框的符號庫“Symbol Libraries”欄目中，用鼠標雙擊基本元件庫文件夾“d:maxplus2max2libprim”后，在符號文件“Symbol Files”欄目中列出了該庫的基本元件的元件名，例如and2(二輸入端的與門)、xor(異或門)、VCC(電源)、input(輸入)和output(輸出)等。在元件選擇對話框的符號名“Symbol Name”欄目內直接輸入xor，或者在“Symbol Files”欄目中，用
鼠標雙擊“xor”元件名，即可得到異或門的元件符號。用上述同樣的方法也可以得到其他元件符號。
4.2編輯半加器的原理圖
半加器邏輯電路圖如圖1所示，它由1個異或門和1個與門構成，a、b是輸入端，SO是和輸出端，CO是向高位的進位輸出端。
在元件選擇對話框的符號名“Symbol Name”欄目內直接輸入xor，或者在“Symbol Files”欄目中，用鼠標雙擊“xor”元件名，即可得到異或門的元件符號。用上述同樣的方法也可以得到與門及輸入端和輸出端的元件符號。用鼠標雙擊輸入或輸出元件中原來的名稱，使其變黑后就可以進行名稱修改，用這種方法把兩個輸入端的名稱分別更改為“a”和“b”，把兩個輸出端的名稱分別更改為“SO”和“CO”，然后按照圖1所示的半加器邏輯電路的連接方式，用鼠標將相應的輸入端和輸出端及電路內部連線連接好，并以“h_adder．gdf”(注意后綴是．gdf)為文件名，存在自己建立的工程目錄d:myedamygdf內。進行存盤操作時，系統在彈出的存盤操作對話框中，自動保留了上一次存盤時的文件名和文件目錄，不要隨意單擊“OK”按鈕結束存盤，一定要填入正確的文件名并選擇正確的工程目錄后，才能單擊“OK”按鈕存盤，這是上機實驗時最容易忽略和出錯的地方。
4.3編譯設計圖形文件
設計好的圖形文件一定要通過MAX+plus II的編譯。在MAX+plus II集成環境下，執行“MAX+plus”菜單下的“Compiler”命令，在彈出的編譯對話框中單擊“Start”按鈕，即可對h_adder．gdf文件進行編譯。
在編譯中，MAX+plus II自動完成編譯網表提取(Compiler Netlist Extractor)、數據庫建立(Database Builder)、邏輯綜合(Logic Synthesizer)、邏輯分割(Partitioner)、適配(Fitter)、延時網表提取(Timing SNF Extractor)和編程文件匯編(Assembler)等操作，并檢查設計文件是否正確。存在錯誤的設計文件是不能將編譯過程進行到底的，此時計算機會中斷編譯，并在編譯(Compiler)對話框中指出錯誤類型和個數。
4.4生成元件符號
在MAX+plus II集成環境下，執行“File”菜單下的“Create Default Symbol”
命令，將通過編譯的GDF文件生成一個元件符號，并保存在工程目錄中。這個元件符號可以被其他圖形設計文件調用，實現多層次的系統電路設計。
4.5功能仿真設計文件
仿真，也稱為模擬(Simulation)；是對電路設計的一種間接的檢測方法。對電路設計的邏輯行為和功能進行模擬檢測，可以獲得許多設計錯誤及改進方面的信息。對于大型系統的設計，能進行可靠、快速、全面的仿真尤為重要。
① 建立波形文件
進行仿真時需要先建立仿真文件。在Max+p1us II環境執行“File”的“New”命令，再選擇彈出的對話框中的Waveform Editor fi1e項，波形編輯窗口即被打開。
② 輸入信號節點
在波形編輯方式下，執行“Node”的“Nodes from SNF”命令，彈出輸入節點“Enter Nodes from SNF”對話框，在對話框中首先單擊“List”按鈕，這時在對話框左邊的“Available Nodes＆Groups”(可利用的節點與組)框中將列出該設計項目的全部信號節點。若在仿真中只需要觀察部分信號的波形，則首先用鼠標將選中的信號名點黑，然后單擊對話框中間的“=>”按鈕，選中的信號即進入到對話框右邊的“Selected Nodes＆Groups”(被選擇的節點與組)框中。如果需要刪除“被選擇的節點與組”框中的節點信號，也可以用鼠標將其名稱點黑，然后單擊對話框中間的“<="按鈕。節點信號選擇完畢后，單擊“OK”按鈕即可。
③ 設置波形參量
在波形編輯對話框中調入了半加器的所有節點信號后，還需要為半加器輸入信號a和b設定必要的測試電平等相關的仿真參數。如果希望能夠任意設置輸入電平位置或設置輸入時鐘信號的周期，可以在Options選項中，取消網格對齊Snap to Grid的選擇(取消鉤)。
④ 設定仿真時間寬度
在仿真對話框，默認的仿真時間域是1μS。如果希望有足夠長的時間觀察仿真結果，可以選擇“File”命令菜單中的“End Time”選項，在彈出的“End Time”對證框中，填入適當的仿真時間域(如5μS)即可。
⑤ 加入輸入信號
為輸入信號a和b設定測試電平的方法及相關操作如教材圖2.1.3所示，利用必要的功能鍵為a和b加上適當的電平，以便仿真后能測試so和co輸出信號。
⑥ 波形文件存盤
以“h_adder．scf”(注意后綴是．scf)為文件名，存在自己建立的工程目錄d:myedamygdf內。在波形文件存盤時，系統將本設計電路的波形文件名自動設置為“h_adder.scf”，因此可以直接單擊確定按鈕。
⑦ 進行仿真
4.6 1位全加器的實現過程
1位全加器可以用兩個半加器及一個或門連接而成。其原理圖如圖2所示。在Quartus7.2圖形編輯方式下，在用戶目錄中找到自己設計的半加器元件h_adder，并把它調入原理圖編輯框中（調入兩個），另外從d:maxplus2max2libprim元件庫中調出一個兩輸入端的或門，并加入相應的輸入和輸出元件，按照圖1所示電路連線，得到1位全加器電路的設計結果。電路中的a和b是兩個1位二進制加數輸入，cin是低位來的進位輸入，sum是和輸出，cout是向高位進位輸出。
圖2 1位全加器原理圖
按以上步驟進行仿真，仿真圖如下：
1位全加器仿真圖
4.7 四位加法器實現過程
在一位全加器的基礎上設計四位全加器，其原理圖如圖所示
圖3 四位加法器原理圖
按以上操作進行仿真，仿真圖如：
五、收獲與心得體會
本次的EDA課程設計歷時一星期，時間雖短，但通過一個星期的實踐，使我對EDA技術有了更進一步的了解。同時，大致懂得了一個課題制作的具體流程和實施方法。另外，課程設計對QuartusⅡ軟件的使用要求較高，從而使我能較為熟練的運用此軟件。在設計時，采用模塊化的設計思路使得問題變的簡單明了，大大縮短了時間，降低了發生錯誤的機侓，也便于修改和更新。
課程設計中，需要找很多資料，在當今的信息化環境中，雖然資料很多，但需要仔細斟酌才能找到所要的。這次的課程設計很好的鍛煉了這種能力。此外，與同學和老師的交流必不可少，我從中也學到了不少東西。
課程設計是一次很好的鍛煉機會，我從中學的很多知識對將來的學習和工作都有很大的幫助，十分感謝學校能提供這樣一個機會。
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