第一篇：EDA課程設計專題實踐
EDA課程設計專題實踐
結課論文
題目：出租車自動計費器
專業：電子信息工程
班級：電子z1301 姓名：陽家昆 學號：1310910422
一、設計題目：出租車自動計費器
二、設計目標：
1、掌握出租車的計費功能
2、進一步熟悉用VHDL語言編寫出租車計費程序
三、設計要求：
1、設計一個出租車自動計費器，具有行車里程計費、等候時間計費、及起價三部分，用三位數碼管顯示總金額，最大值為99.9元；
2、行車里程單價1.7元/公里，等候時間單價1元/5分鐘，起價8元（3公里起價）。
3、行車里程的計費電路將汽車行駛的里程數轉換成與之成正比的脈沖數，然后由計數譯碼電路轉換成收費金額，以一個脈沖模擬汽車前進十米，則每100個脈沖表示1公里。
4、用兩個數碼管顯示行駛公里數；兩個數碼管顯示等待時間；三個數碼管顯示收費金額。
5、設置一個復位清零按鍵，可將計程公里數、計時數、應付費用清零；
6、設置一個剎車按鍵，當松開按鍵時公里數開始計程，按下時停止計程，開始計時；
四、設計原理：
根據設計要求，系統的輸入信號clk，計價開始信號start，等待信號stop，里程脈沖信號fin。系統的輸出信號有：總費用數C0—c3，行駛距離k0—k1，等待時間m0—m1等。系統有兩個脈沖輸入信號clk_48m,fin,其中clk_48m將根據設計要求分頻成17hz，2hz和1hz分別作為公里計費和時間計費的脈沖。兩個控制輸入開關start，stop；控制過程為：start作為計費開始的開關，當start為高電平時，系統開始根據輸入的情況計費。當有乘客上車并開始行駛時，fin脈沖到來，進行行駛計費，此時的stop需要置為0；如需停車等待，就把stop變為高電平，并去除fin輸入脈沖，進行等待計費；當乘客下車且不等待時，直接將start置為0，系統停止工作；價格開始歸為起步價8.0元。整個設計由分頻模塊，計量模塊，計費模塊，控制模塊和顯示模塊五個部分組成。其中計量模塊是整個系統實現里程計數和時間計數的重要部分；控制模塊是實現不同計費方式的選擇部分，根據所設計的使能端選擇是根據里程計費還是根據等待時間計費，同時設計通過分頻模塊產生不同頻率的脈沖信號來實現系統的計費。計量模塊采用1hz的驅動信號，計費模塊采用17hz，2hz的驅動信號；計量模塊每計數一次，計量模塊就實現17次或者2次計數，即為實現計時的0.2元/min，計程時的1.7元/km的收費。
三、設計內容： 1.分頻模塊
由于實驗箱上沒有17hz和2hz的整數倍時鐘信號，因此采用頻率 較大的48mhz進行分頻，以近似得到17hz，2hz和1hz的時鐘頻率。通過以上三種不同頻率的脈沖信號實行出租車行駛，等待兩種情況下的不同計費。模塊元件如下:
圖1分頻模塊實體圖 Library IEEE;use IEEE.std_logic_1164.all;use IEEE.std_logic_arith.all;use IEEE.std_logic_unsigned.all;entity pulse is port(clk_48m:in std_logic;
clk_17:buffer std_logic;
clk_2:buffer std_logic;
clk_1 : buffer std_logic);
end pulse;architecture one of pulse is signal q_17:integer range 0 to 2823528;
signal q_2:integer range 0 to 23999999;signal q_1:integer range 0 to 47999999;begin
process(clk_48m)begin If(clk_48m' event and clk_48m='1')then If q_17=2823528 then q_17<=0;clk_17<=not clk_17;
else q_17<=q_17+1;
end if;
If q_2=23999999 then q_2<=0;clk_2<=not clk_2;
else q_2<=q_2+1;
end if;
If q_1=47999999 then q_1<=0;clk_1<=not clk_1;
else q_1<=q_1+1;
end if;
end if;end process;end;2.計量模塊
計量模塊主要完成計時和計程功能。計時部分：計算乘客的等待累積時間，本模塊中en1使能信號變為1；當clk1每來一個上升沿，計時器就自增1，計時器的量程為59min，滿量程后自動歸零。計程部分：計算乘客所行駛的公里數，當行駛里程大于3km時。本模塊中en0使能信號變為1；當clk每來一個上升沿，計程器就自增1，計程器的量程為
99km，滿量程后自動歸零。
圖2計量模塊實物圖 library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity jiliang is port(start:in std_logic;
fin:in std_logic;
stop:in std_logic;
clk1:in std_logic;
en1,en0:buffer std_logic;
k1,k0:buffer std_logic_vector(3 downto 0);
m1,m0:buffer std_logic_vector(3 downto 0));
end jiliang;architecture rt2 of jiliang is signal w:integer range 0 to 59;
begin
process(clk1)begin if clk1'event and clk1='1' then
if start='1' then
w<=0;en1<='0';en0<='0';m1<=“0000”;
m0<=“0000”;k1<=“0000”;k0<=“0000”;elsif stop='0' then
if w=59 then
w<=0;
else w<=w+1;end if;if m0=“1001” then
m0<=“0000”;if m1=“0101” then
m1<=“0000”;else m1<=m1+1;end if;else m0<=m0+1;end if;if stop='0' then en0<='0';en1<='1';
else en1<='0';end if;elsif fin='1' then
if k0=“1001” then k0<=“0000”;if k1=“1001” then k1<=“0000”;
else k1<=k1+1;end if;else k0<=k0+1;end if;if stop='1' then en1<='0';if k1&k0>“00000010” then
en0<='1';
else en0<='0';end if;end if;end if;end if;end process;end rt2;3.控制模塊
本模塊主要是通過計量模塊產生的兩個不同的輸入使能信號en0，en1，對每個分頻模塊輸出的17hz，2hz的脈沖進行選擇輸出的過程；本模塊實現了雙脈沖的二選一；最終目的為了計費模塊中對行駛過程中不同的時段進行計價。
圖3控制模塊實物圖 Library IEEE;use IEEE.std_logic_1164.all;use IEEE.std_logic_arith.all;use IEEE.std_logic_unsigned.all;entity kongzhi is port(en0,en1:in std_logic;
clk_in1:in std_logic;
clk_in2:in std_logic;
clk_out:out std_logic);
end kongzhi;architecture rt3 of kongzhi is begin process(en0,en1)begin
if en0='1' then
clk_out<=clk_in1;
elsif en1='1' then
clk_out<=clk_in2;
end if;end process;end rt3;4.計費模塊
當計費信號start一直處于高電平即計費狀態時，本模塊根據控制模塊選擇出的信號從而對不同的單價時段進行計費。即行程在3km內，起步價8元；3km外以每公里1.7元計費，等待時間則按每分鐘1.3元計費。c0，c1，c2分別表示費用的顯示。
圖4計費模塊實物圖 Library IEEE;use IEEE.std_logic_1164.all;use IEEE.std_logic_arith.all;use IEEE.std_logic_unsigned.all;entity jifei is port(clk2:in std_logic;
start:in std_logic;
c0,c1,c2:buffer std_logic_vector(3 downto 0));end jifei;architecture rt4 of jifei is begin process(clk2,start)begin if start='1'then c2<=“0000”;c1<=“1000”;c0<=“0000”;
elsif clk2'event and clk2='1'then
if c0=“1001” then c0<=“0000”;
if c1=“1001” then c1<=“0000”;
if c2=“1001” then c2<=“0000”;
else c2<=c2+1;
end if;
else c1<=c1+1;
end if;
else c0<=c0+1;
end if;end if;end process;end rt4;5.顯示模塊
顯示模塊完成計價，計時和計程數據顯示。計費數據送入顯示模塊進行譯碼，最后送至以十元，元，角為單位對應的數碼管上顯示。計時數據送入顯示模塊進行譯碼，最后送至以分為單位對應的數碼管上顯示。計程數據送入顯示模塊進行譯碼，最后送至以km為單位的數碼管上顯示。
圖五顯示模塊實物圖 library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity xianshi is
port(clk:in std_logic;
b,c,d,e,f,g,h:in std_logic_vector(3 downto 0);
sg:out std_logic_vector(6 downto 0);
dian:out std_logic;
bt:out std_logic_vector(7 downto 0));
end;architecture one of xianshi is signal cnt8 : std_logic_vector(2 downto 0);signal a : std_logic_vector(3 downto 0);signal xiao:std_logic;begin p1:process(cnt8)
begin
case cnt8 is
when “000”=>bt<=not“00000001”;a<=b;
when “001”=>bt<=not“00000010”;a<=c;
when “010”=>bt<=not“00000100”;a<=d;
when “011”=>bt<=not“00010000”;a<=e;
when “100”=>bt<=not“00100000”;a<=f;
when “101”=>bt<=not“01000000”;a<=g;
when “110”=>bt<=not“10000000”;a<=h;
when others=>null;
end case;
if cnt8=“001” then xiao<='0';
else xiao<='1';end if;end process p1;p2:process(clk)
begin
if clk'event and clk='1' then
if cnt8<“110” then cnt8<=cnt8+1;
else cnt8<=“000”;
end if;
end if;
end process p2;p3:process(a)
begin
case a is
when “0000”=>sg<=not“0111111”;when “0001”=>sg<=not“0000110”;
when “0010”=>sg<=not“1011011”;when “0011”=>sg<=not“1001111”;
when “0100”=>sg<=not“1100110”;when “0101”=>sg<=not“1101101”;
when “0110”=>sg<=not“1111101”;when “0111”=>sg<=not“0000111”;
when “1000”=>sg<=not“1111111”;when “1001”=>sg<=not“1101111”;
when others=>null;
end case;
end process p3;
dian<=xiao;
end;
6.頻率計模塊
頻率計模塊為掃描電路提供高頻率的時鐘脈沖，是掃描電路正常工作。
圖6頻率計模塊
library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity pulse1 is
port(clk: in std_logic;
--d:
in std_logic_vector(7 DOWNTO 0);
Fout: out std_logic);end;architecture one of pulse1 is signal full:std_logic;begin
p_reg:process(clk)
variable cnt8:integer range 48000000 downto 0;
begin
if clk'event and clk='1'then
if cnt8 =2399 then
cnt8:=0;
full<='1';
else cnt8:=cnt8+1;
full<='0';
end if;
end if;end process p_reg;p_div:process(full)
variable cnt2:std_logic;
begin
if full'event and full='1' then
cnt2:=not cnt2;
If cnt2='1'then fout<='1';
else fout<='0';
end if;
end if;end process p_div;end;
7、總結構圖
四、實驗現象
當start為按下時里程數開始計數，當里程數小于3時總金額恒為8元錢，當里程數大于3時總金額以17hz的頻率加1。當按下stop時，里程數停止計數，時間開始計數，同時總金額以2hz的頻率加1。當松開stop里程數又開始計數，當start松開時，總金額變為8元，里程數和時間都變為0.五、實驗感想 經歷這次實驗是我對EDA編程有了新的認識，在自己編寫出程序之后運行沒有報錯并不代表你的程序就對了。因為結果不一樣那么程序還是存在著問題，那么這時應該一個模塊一個模塊的檢查。在檢查的時應該對相應模塊做出波形圖沒看時候和自己的功能一樣，是否達到所要的結果。在實在不知道哪里錯了沒我們可以請教老師，或者自己查詢網絡。我覺的編程時構思是相當重要的，這決定你的程序的復雜程度，越復雜的的程序出錯的幾率越大，當你修改的時候將會越困難，當然一個好的構思并不是你想的那么簡單，這必須是多次編程累計的經驗。當變得程序越多，你對程序了解的也就越深，自然而然你對編程的熟練度也就有很大的提升。這也就告訴我們，應蓋在學習的時候好好學習才對，別老想著濫竽充數。
第二篇：EDA課程設計
考試序號：28
自動打鈴系統設計說明書
學 生 姓 名：周文江
學
號：14112502521
專 業 班 級：1102
報告提交日期：2013.11.26
湖 南 理 工 學 院 物 電 學 院
目錄
一、題目及要求簡介……………3 1.設計題目…………………3 2.總體要求簡介……………3
二、設計方案說明……………3
三、系統采用器件以及模塊說明………3 1.系統框圖…………4 2.選擇的FPGA芯片及配置………4 3.系統端口和模塊說明…………5
四、各部分仿真結果………5
五、調試及總結………6
六、參考文獻……7
七、附錄………7
一、題目及要求簡介
1、設計題目
設計一個多功能自動打鈴系統
2、總體要求簡介
① 基本計時和顯示功能（24小時制顯示），包括：
1.24小時制顯示 2.動態掃描顯示； 3.顯示格式：88-88-88 ② 能設置當前時間(含時、分)③ 能實現基本打鈴功能，規定：
06:00起床鈴，打鈴5s
二、設計方案說明
本次設計主要采用Verilog HDL硬件描述性語言、分模塊法設計的自動打鈴系統。由于這次用的開發板提供的是50M晶振。首先要對時鐘進行分頻，當計時到2FA_F07F時完成1s分頻，通過計時到60s產生分鐘進位信號，再通過60分鐘產生時鐘進位信號。最后通過6個寄存器對時分秒進行鎖存最終輸出到8個數碼管上完成顯示。當顯示時鐘和默認鬧鐘時鐘相等時，驅動打鈴模塊。通過key_mode,key_turn,key_change查看鬧鐘，時鐘顯示，調整時鐘。
三、系統采用器件以及模塊說明
1.系統框圖如下：
：下如圖框統系
2.選擇的FPGA芯片及配置：本次系統設計采用的FPGA芯片是Alter公司生產的Cyclone II EP2C8Q208C8。該芯片是208個管腳，138個IO，并且具有兩個內部PLL，而且內嵌乘法器，8K的邏輯門，資源相當豐富。完成這次自動打鈴系統的設計總共消耗250個LE單元，22個IO口，131個寄存器。經過綜合后，本系統最高能實現145M的運行速度。通過Quartus II 軟件觀察到內部的RTL圖如下
3.系統端口和模塊說明
(1)分頻部分
分頻器的作用是對50Mhz的系統時鐘信號進行分頻，得到頻率為1hz的信號，即為1S的計時信號。
(2)按鍵部分
按鍵key_mode--0為顯示計時，1為鬧鐘顯示，2為調整時間。按鍵key_turn—0為調整小時，1為調整分鐘。按鍵key_change—每按一次加1(3)計時部分
通過sec_L,sec_H,min_L,min_H,hour_L,hour_H 6個寄存器對時分秒進行鎖存然后送入數碼管顯示
(4）鬧鐘模塊
當設定的鬧鐘時間和數碼管上顯示的時間相等時驅動鬧鐘，完成打鈴，持續時間5s。
（5）數碼管顯示模塊
顯示模塊是由8個位選8個段選構成的顯示模塊，利用人眼的余暉效果完成動態掃描，顯示時間。
四、各部分仿真結果
測試文件如下：
module clock_tb;reg sysclk，rst_b;reg key_mode,key_turn,key_change;wire buzzer;
wire [7:0] led_sel,led_data;clock I_clock(.sysclk(sysclk),.rst_b(rst_b),.key_mode(key_mode),.key_change(key_change),.key_turn(key_turn),.buzzer(buzzer),.led_sel(led_sel),.led_data(led_data));initial begin sysclk = 1'b1;rst_b = 1'b0;//復位信號
#30 rst_b = 1'b1;end always #10 sysclk = ~sysclk;//輸入的系統時鐘，20ns的周期 endmodule
五、調試及總結
本次課程設計總共花費了四天左右的時間，設計了自動打鈴系統。通過這次的設計更加熟悉了對EDA技術的了解和認識，在中也發現許多不足的地方。使用了自頂而下的設計方法，使得設計更加的簡單和明了。在調試過程中，有些代碼的設計不規范性，導致時序相當緩慢，甚至編譯綜合都會報錯。在不斷的修改下，發現時序電路和組合邏輯最好分開寫，這樣便于查錯，和修改代碼。畢竟Verilog HDL語言不同于C語言，不能以軟件的思想來設計，而是要利用電路的思想來編程，這樣可以更好的節省資源，使得時序也比較的簡單明了。在以后的學習及程序設計當中，我們一定要倍加小心，在程序出現不正常運行的情況下要耐心調試，盡量做到精益求精。
最后通過這次EDA方面的課程設計，提高了我們對EDA領域及通信電路設計領域的認識，有利于培養我們在通信電路EDA方面的設計能力。有利于鍛煉我們獨立分析問題和解決問題的能力。
六、文獻參考
[1].王金明、左自強 編，《EDA技術與Verilog設計》科學出版社
2008.8 [2].杜慧敏、李宥謀、趙全良 編，《基于Verilog的FPGA設計基礎》 西安電子科技大學出版社 2006.2 [3].韓彬 編，《從零開始走進FPGA世界》杭州無線電愛好者協會出版社 2011.8.20
七、附錄（實物圖及源碼）
module clock(//Input
sysclk,rst_b,key_mode,key_change,key_turn，//Output
buzzer,led_sel,led_data);
input sysclk,rst_b;//sysclk--global system clock,rst_b--global reset signal input key_mode;//mode choose.0--Timing function.1--Alarm clock function.2--adjust function input key_turn;//choose adjust minute or hour input key_change;//count add 1 output buzzer;//device buzzer output [7:0] led_sel;//led tube bit choose
output [7:0] led_data;//led_tube 8 bit data choose
parameter init_hour = 8'h12;parameter init_min = 8'h59;parameter init_sec = 8'h50;//initial time :12:59:50 parameter init_alarm_hour = 8'h06;parameter init_alarm_min = 8'h30;//initial alarm time : 06:30:0 parameter Count_1s = 28'h2FA_F07F;//count time 1s;
reg [7:0] sec;reg [7:0] min;reg [7:0] hour;reg [3:0] min_L;//minute low 4 bit reg [3:0] min_H;//minute high 4 bit reg [3:0] hour_L;//hour low 4 bit reg [3:0] hour_H;//hour high 4 bit reg [23:0] key_time;//press key away shake reg key_mode_n;//press key_mode next state reg key_change_n;//press key_change next state reg key_turn_n;//press key_turn next state wire key_mode_press;//sure Button press key_mode wire key_turn_press;//sure button press key_turn wire key_change_press;//sure button press key_change
always @(posedge sysclk)key_mode_n <= key_mode;assign key_mode_press =(!key_mode)&&(key_mode_n);always @(posedge sysclk)key_turn_n <= key_turn;assign key_turn_press =(!key_turn)&&(key_turn_n);always @(posedge sysclk)key_change_n <= key_change;assign key_change_press =(!key_change)&&(key_change_n);
always @(posedge sysclk or negedge rst_b)begin if(!rst_b)key_time <= 24'h0;else if(key_time!= 24'h0)
key_time <= key_time + 24'h1;else if((key_time == 24'h0)&&(key_mode_press || key_change_press || key_turn_press))key_time <= key_time + 24'h1;
end
reg [1:0] mode_num;//key mode..0--Timing function.1--Alarm clock function.2--adjust function always @(posedge sysclk or negedge rst_b)begin if(!rst_b)mode_num <= 2'b00;else if(mode_num == 2'h3)mode_num <= 2'h0;else if(key_mode_press &&(key_time == 24'h0))
mode_num <= mode_num + 2'h1;end
always @(*)begin if(mode_num == 2'h1)begin
min = init_alarm_min;hour = init_alarm_hour;end else begin
min = {min_H,min_L};hour = {hour_H,hour_L};end end
reg fm;//choose turn hour or minute always @(posedge sysclk or negedge rst_b)begin if(!rst_b)fm <= 1'b0;else if(key_turn_press &&(mode_num == 2'h2)&&(key_time == 24'h0))
fm <= ~fm;end
reg [27:0] time_cnt;///count time reg [27:0] time_cnt_n;//count time next state always @(posedge sysclk or negedge rst_b)begin if(!rst_b)time_cnt <= 28'h0;else time_cnt <= time_cnt_n;end
always @(*)begin if(time_cnt == Count_1s)time_cnt_n <= 28'h0;else if(mode_num!= 2'h0)time_cnt_n <= time_cnt;else time_cnt_n <= time_cnt + 28'h1;end
reg [3:0] sec_L;//second low 4 bit reg [3:0] sec_H;//second high 4 bit wire sec_cb;//second carry bit signal assign sec_cb =(sec_L == 4'h9)&&(sec_H == 4'h5);always @(posedge sysclk or negedge rst_b)begin if(!rst_b)begin
sec_L <= init_sec[3:0];sec_H <= init_sec[7:4];end else if((sec_L == 4'h9)&&(sec_H!= 4'h5)&&(time_cnt == Count_1s))begin
sec_L <= 4'h0;sec_H <= sec_H + 4'h1;end else if(sec_cb &&(time_cnt == Count_1s))begin
sec_L <= 4'h0;sec_H <= 4'h0;end else if(time_cnt == Count_1s)
sec_L <= sec_L + 4'h1;end
wire min_cb;//minute carry bit signal assign min_cb =(min_L == 4'h9)&&(min_H == 4'h5);always @(posedge sysclk or negedge rst_b)begin if(!rst_b)begin
min_L <= init_min[3:0];min_H <= init_min[7:4];end else if((sec_cb)&&(min_L!=4'h9)&&(time_cnt == Count_1s))
min_L <= min_L + 4'h1;else if((sec_cb)&&(min_L == 4'h9)&&(min_H!= 4'h5)&&(time_cnt == Count_1s))begin
min_L <= 4'h0;min_H <= min_H + 4'h1;end else if((sec_cb)&&(min_cb)&&(time_cnt == Count_1s))begin
min_L <= 4'h0;min_H <= 4'h0;end else if((fm)&&(mode_num == 2'h2)&&(key_change_press)&&(key_time == 24'h0)&&(min_L!= 4'h9))
min_L = min_L + 4'h1;else if((fm)&&(mode_num == 2'h2)&&(key_change_press)&&(key_time ==
24'h0)&&(min_L == 4'h9)&&(min_H!=4'h5))begin
min_L = 4'h0;min_H = min_H + 4'h1;end else if((fm)&&(mode_num == 2'h2)&&(key_change_press)&&(key_time == 24'h0)&&(min_L == 4'h9)&&(min_H ==4'h5))begin
min_L = 4'h0;min_H = 4'h0;end end
always @(posedge sysclk or negedge rst_b)begin if(!rst_b)begin
hour_L <= init_hour[3:0];hour_H <= init_hour[7:4];end else if((sec_cb)&&(min_cb)&&(hour_L!= 4'h9)&&(hour_H!= 4'h2)&&(time_cnt == Count_1s))
hour_L <= hour_L + 4'h1;else if((sec_cb)&&(min_cb)&&(hour_L!= 4'h3)&&(hour_H == 4'h2)&&(time_cnt == Count_1s))
hour_L <= hour_L + 4'h1;else if((sec_cb)&&(min_cb)&&(hour_L == 4'h9)&&(hour_H!= 4'h2)&&(time_cnt == Count_1s))begin
hour_L <= 4'h0;hour_H <= hour_H + 4'h1;end else if((sec_cb)&&(min_cb)&&(hour_L == 4'h3)&&(hour_H == 4'h2)&&(time_cnt == Count_1s))begin
hour_L <= 4'h0;hour_H <= 4'h0;end else if((!fm)&&(mode_num == 2'h2)&&(key_change_press)&&(key_time == 24'h0)&&(hour_L!= 4'h9)&&(hour_H!=4'h2))
hour_L <= hour_L + 4'h1;else if((!fm)&&(mode_num == 2'h2)&&(key_change_press)&&(key_time == 24'h0)&&(hour_L!= 4'h3)&&(hour_H ==4'h2))
hour_L <= hour_L + 4'h1;else if((!fm)&&(mode_num == 2'h2)&&(key_change_press)&&(key_time == 24'h0)&&(hour_L == 4'h9)&&(hour_H!=4'h2))begin
hour_L <= 4'h0;hour_H <= hour_H + 4'h1;end else if((!fm)&&(mode_num == 2'h2)&&(key_change_press)&&(key_time ==
24'h0)&&(hour_L == 4'h3)&&(hour_H ==4'h2))begin
hour_L <= 4'h0;hour_H <= 4'h0;end end
wire buzzer_en;assign buzzer_en =(init_alarm_min == {min_H,min_L})&&(init_alarm_hour == {hour_H,hour_L});
led_tube I_led_tube(.sysclk(sysclk),.rst_b(rst_b),.scan_time(24'h1F090),.data0({1'h1,sec_L}),.data1({1'h1,sec_H}),.data2({1'h1,4'hA}),.data3({1'h1,min[3:0]}),.data4({1'h1,min[7:4]}),.data5({1'h1,4'hA}),.data6({1'h1,hour[3:0]}),.data7({1'h1,hour[7:4]}),.led_data(led_data),.led_sel(led_sel));buzzer I_buzzer(.sysclk(sysclk),.rst_b(rst_b),.buzzer_en(buzzer_en),.buzzer(buzzer));endmodule
第三篇：EDA 課程設計
《電子系統設計自動化》課程設計報告
學 院： 機電工程學院
題 目： 數字時鐘電路設計 課 程： 《電子系統設計自動化》課程設計 專業班級： 電信10級2 班 學生姓名： 劉星 秦玉杰 王艷艷 學 號： 1004101035 1004101036 1004101038
完成日期：2013年 12 月 27 日
摘要：
EDA（Electronic Design Automation）電子設計自動化，就是以大規模可編程器件為設計載體，以硬件描述語言為系統邏輯描述的主要表達方式，通過相關的軟件，自動完成用軟件方式設計的電子系統到硬件系統，最終形成集成電子系統或專用集成芯片。本次實習利用QuartusII為設計軟件、VHDL為硬件描述語言，結合所學的數字電路的知識設計一個24時多功能數字鐘，具有正常時、分、秒計時，動態顯示，清零、快速校時校分、整點報時、花樣顯示等功能。利用硬件描述語言VHDL對設計系統的各個子模塊進行邏輯描述，采用模塊化的設計思想完成頂層模塊的設計，通過軟件編譯、邏輯化簡、邏輯分割、邏輯綜合優化、邏輯布線、邏輯仿真，最終將設計的軟件系統下載設計實驗系統，對設計的系統進行硬件測試。
一、課程設計基本要求和任務
《EDA課程設計》是繼《模擬電子技術基礎》、《數字電子技術基礎》課程后，電信專業學生在電子技術實驗技能方面綜合性質的實驗訓練課程，是電子技術基礎的一個部分。1.1 目的和任務
（1）通過課程設計使學生能熟練掌握一種EDA軟件（QUARTUSII）的使用方法，能熟練進行設計輸入、編譯、管腳分配、下載等過程，為以后進行工程實際問題的研究打下設計基礎。
（2）通過課程設計使學生能利用EDA軟件（QUARTUSII）進行至少一 個電子技術綜合問題的設計，設計輸入可采用圖形輸入法或VHDL硬件描述語言輸入法。（3）通過課程設計使學生初步具有分析、尋找和排除電子電路中常見 故障的能力。
（4）通過課程設計使學生能獨立寫出嚴謹的、有理論根據的、實事求是的、文理通順的字跡端正的課程設計報告。1.2 功能要求：
（1）具有時、分、秒計數顯示功能，以24小時循環計時。（2）時鐘計數顯示時有LED燈的花樣顯示。（3）具有調節小時、分鐘、秒及清零的功能。（4）具有整點報時功能。
1.3 總體方框圖：
本系統可以由秒計數器、分鐘計數器、小時計數器、整點報時、分的調整以及小時的調整和一個頂層文件構成。采用自頂向下的設計方法，子模塊利用VHDL語言設計，頂層文件用原理圖的設計方法。顯示：小時采用24進制，而分鐘均是采用6進制和10進制的組合。1.4 設計原理：
數字鐘電路設計要求所設計電路就有以下功能：時、分、秒計時顯示，清零，時、分調節，整點報時及花樣顯示。分、秒計時原理相似，可以采用60進制BCD碼計數器進計時；小時采用24進制BCD碼進行計時；在設計時采用試驗電路箱上的模式7電路，不需要進行譯碼電路的設計；所設計電路具有驅動揚聲器和花樣顯示的LED燈信號產生。試驗箱模式7的電路如圖一所示：圖一模式七實驗電路圖
1.5 性能指標及功能設計：
（1）時鐘計數：完成時、分、秒的正確計時并且顯示所計的數字；對秒、分——60進制計數，即從0到59循環計數，時鐘——24進制計數，即從0到23循環計數，并且在數碼管上顯示數值。
2.2 模塊劃分自頂向下分解
2.3 模塊描述
時鐘計時模塊完成時、分、秒計數，及清零、調節時和分鐘的功能。時、分、秒計數的原理相同，均為BCD碼輸出的計數器，其中分和秒均為六十進制BCD碼計數器，小時為二十四進制BCD碼計數器。設計一個具有異步清零和設置輸出功能的六十進制BCD碼計數器，再設計一個具有異步清零和設置輸出功能的二十四進制計數器，然后將它們通過一定的組合構成時鐘計時模塊。各個輸入/輸出端口的作用為：
（1）clk為計時時鐘信號，reset為異步清零信號；
（2）sethour為小時設置信號，setmin為分鐘設置信號；（3）daout[5?0]為小時的BCD碼輸出, daout[6...0]為秒和分鐘的BCD碼輸出，enmin和enhour為使能輸出信號。
（4）在時鐘整點的時候產生揚聲器驅動信號和花樣顯示信號。由時鐘計時模塊中分鐘的進行信號進行控制。當contr_en為高電平時，將輸入信號clk送到輸出端speak用于驅動揚聲器，同時在clk的控制下，輸出端lamp[2..0]進行循環移位，從而控制LED燈進行花樣顯示。輸出控制模塊有揚聲器控制器和花樣顯示控制器兩個子模塊組成 2.4 頂層電路圖
頂層文件是由四個模塊組成，分別是時、分、秒計數器和報警的VHDL語言封裝而成。經過鎖定引腳再重新編譯獲得如下頂層原理電路圖：
三、方案實現
3.1 各模塊仿真及描述
（1）秒計數器模塊仿真圖：將標準秒信號送入”秒計數器”，秒計數器采用60進制計數器，每累計60秒發出一個分脈沖信號，該信號將作為分計數器的時鐘脈沖，daout代表秒輸出。
（2）分計數器電路仿真圖：也采用60進制計數器，每累計60分鐘，發出一個時脈沖信號，該信號將被送到時計數器，daout端口代表分鐘輸出
（3）小時計數器電路仿真圖：時計數器采用12進制計時器，可實現對24小時累 計。每累計12小時，發出一個脈沖信號。
引腳配置完成后再進行一次全程編譯，無誤則可以下載到試驗箱上進行硬件測試。硬件驗證的方法如下：選擇實驗模式7；時鐘脈沖clk與clock0（1024Hz）信號相連；鍵8和鍵5均為低電平，時鐘正常計時，數碼管1和2顯示秒，數碼管4和5顯示分鐘，數碼管7和8顯示小時；鍵8為高電平時，時鐘清零；鍵5為高電平時，按下鍵7和鍵4進行調時調分操作；當時鐘為整點的時候，三個發光二極管進行循環移位操作，同時揚聲器發聲。
五、心得體會
經過源程序的編輯、邏輯綜合、邏輯適配、編程下載成功后，在EDA實驗開發系統進行硬件驗證時卻發現實驗結果不正確，揚聲器無法發聲。經檢查，自己設計的管腳文件有錯。將管腳鎖定文件修改后，重新進行邏輯適配、編程下載成功后，實驗結果仍然不正確，百思不得其解。無奈之下，決定重頭開始排查每一步的細節，確定各個模塊的功能完全實現并且頂層模塊功能正確。修改之后，重新進行邏輯適配、編程下載驗證，實驗結果完全正確。
這次EDA課程設計歷時兩個星期，在整整兩個星期的日子里，不僅鞏固了以前所學過的知識，而且學到了很多書本上學不到的知識，同時鍛煉了自己的能力，使自己對以后的路有了更加清楚的認識，對未來有了更多的信心。這次課程設計，進一步加深了我對EDA的了解，使我對QuartusII的基本操作有所了解，使我對應用軟件的方法設計硬件系統有了更加濃厚的興趣。通過這次課程設計，我懂得了理論與實際相結合的重要性，只有理論知識是遠遠不夠的，只有把所學的理論知識與實踐相結合，從實踐中得出結論，才能真正提高自己的實際動手能力和獨立思考的能力。在設計的過程中，我遇到許多問題，畢竟是第一次應用VHDL進行硬件電路系統的設計，許多EDA的知識還沒有充分的掌握，遇到困難也是在所難免的，同時發現了自己的不足之處：學習知識表面化，沒有深入了解它們的原理。總的來說，這次設計的數字時鐘電路還是比較成功的，盡管在設計中遇到了很多問題，最后在老師的辛勤指導、同學的幫助和自己不斷思考下，終于迎刃而解，有點小小的成就感，覺得平時所學的知識有了實用的價值，達到了理論與實際相結合的目的。最后，對給過我幫助的所有同學和指導老師再次表示忠心的感謝！
參考文獻
[1] 崔健明.《電子電工EDA仿真技術》 高等教育出版社 2000年 [2] 盧杰,賴毅.《VHDL與數字電路設計》 科學出版社 2001年 [3] 潘松，黃繼業.《EDA技術實用教程》 科學出版社 2002年 [4] 朱運利.《EDA技術應用》 電子工業出版社 2004年 [5] 張明.《VHDL實用教程》 電子科技大學出版社 1999年
[6] 彭介華.《電子技術課程設計與指導》 高等教育出版 1997年
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY minute IS PORT(clk,clk1,reset,sethour:IN STD_LOGIC;enhour:OUT STD_LOGIC;daout:OUT STD_LOGIC_VECTOR(6 DOWNTO 0));END ENTITY minute;ARCHITECTURE fun OF minute IS SIGNAL count :STD_LOGIC_VECTOR(6 DOWNTO 0);SIGNAL enhour_1, enhour_2: STD_LOGIC;--enmin_1為59分時的進位信號 BEGIN--enmin_2由clk調制后的手動調時脈沖信號串 daout<=count;enhour_2<=(sethour and clk1);--sethour為手動調時控制信號，高電平有效 enhour<=(enhour_1 or enhour_2);PROCESS(clk,reset,sethour)BEGIN IF(reset='0')THEN--若reset為0，則異步清零 count<=“0000000”;ELSIF(clk'event and clk='1')THEN--否則，若clk上升沿到 IF(count(3 DOWNTO 0)=“1001”)THEN--若個位計時恰好到“1001”即9 IF(count <16#60#)THEN--又若count小于16#60#，即60 IF(count=“1011001”)THEN--又若已到59D enhour_1<='1';--則置進位為1 count<=“0000000”;--count復0 ELSE count<=count+7;--若count未到59D，則加7，即作“加6校正” END IF;--使前面的16#60#的個位轉變為8421BCD的容量 ELSE count<=“0000000”;--count復0（有此句，則對無效狀態電路可自啟動）END IF;--END IF（count<16#60#）ELSIF(count <16#60#)THEN count<=count+1;--若count<16#60#則count加1 enhour_1<='0' after 100 ns;--沒有發生進位 ELSE count<=“0000000”;--否則，若count不小于16#60# count復0 END IF;--END IF（count（3 DOWNTO 0）=“1001”）END IF;--END IF（reset='0'）END process;END fun;
3、時計數器模塊的VHDL語言：
LIBRARY IEEE;use IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;
IF(clk'event and clk='1')THEN IF(dain=“0000000”)THEN speak<=count1(1);IF(count1>=“10”)THEN count1<=“00”;--count1為三進制加法計數器 ELSE count1<=count1+1;END IF;END IF;END IF;END PROCESS speaker;lamper:PROCESS(clk)BEGIN IF(rising_edge(clk))THEN IF(count<=“10”)THEN IF(count=“00”)THEN lamp<=“001”;--ELSIF(count=“01”)THEN lamp<=“010”;ELSIF(count=“10”)THEN lamp<=“100”;END IF;count<=count+1;ELSE count<=“00”;END IF;END IF;END PROCESS lamper;END fun;
循環點亮三只燈
第四篇：《EDA課程設計》
《EDA課程設計》
課程設計題目：
基于單片機的溫濕度采集系統
姓
名：
xxx
學
班
時
地
號：
xxxx
級：
xxxx
間：
2014.4.21~ 2013.5.5
點：
xxxxx
指 導
老
師：
xxxxx
目錄
一、電路原理圖..................................................................................2
二、電路PCB圖（或實物圖）.........................................................2
三、電路效果圖..................................................................................3
四、設計總結......................................................................................3 附錄（單片機源代碼）......................................................................4
一、電路原理圖
二、電路PCB圖（或實物圖）
三、電路效果圖
四、設計總結
EDA的實驗還是挺有趣的，比較講究動手能力，當然也不能忽略團體合作。總的來說本次實驗還是成功了，雖然每個環節都遇到了困難。在生成原理圖的過程中，就曾把導線畫成了Placeline而不是Placewire，還有芯片的引腳應該用NET符號而不是用文本符號，所以這些錯誤都導致我花在原理圖上的時間多了點。而在生成PCB電路圖的過程中遇到的困難則是自動布線之后，還有電源的幾個腳需要手動布線，所以各個元件之間的位置要布置好，以免發生短路。腐蝕的時候，由于腐蝕的時間太長了，有些碳都化開了，導致里面的銅被腐蝕掉了，所以又為我的工作增加了困難。在焊接的時候，要注意元件的正負極，還要檢測錫是否都與那些銅連接上了。最終把LED和 DHT11的程序燒進去就行了。
本次實驗我還是能多多少少學到點什么的，總的來說還是希望能有多一點這樣的實習。
附錄（單片機源代碼）
//51單片機控制溫濕度傳感器DHT11
LCD1602上顯示當前機最小系統。//LCD 讀進去 寫出來 #include
//定義無符號整型 #define uchar unsigned char typedef bit BOOL;
//此聲明一個布爾型變量即真或假// uchar data_byte,num,i;uchar RH,RL,TH,TL,flag;uchar shuzi[4];unsigned char code num1[11]={0xc0,0xf9,0xa4,0xb0,0x99，0x92,0x82,0xf8,0x80,0x90,0x7f};
sbit dht=P2^4;
//dht11data端接單片機的P2^4口//
//***************
延
時
函
數************************************* void delay(uchar ms)//延時模塊//延時1毫秒
{
}
void delay1()
//一個for循環大概需要8個多機器周期
//一個機器周期為1us晶振為12MHz也就是說本函數延時8us{
} uchar i;
while(ms--)
for(i=0;i<110;i++);
uchar i;
for(i=0;i<1;i++);void display(void){ // if(flag==0)// {
P2=0x07;
P0=num1[shuzi[2]];delay(1);// }
// if(flag==1)// {
P2=0x0b;
P0=num1[shuzi[3]];delay(1);// } // if(flag==2)// {
P2=0x0d;
P0=num1[shuzi[0]];delay(1);// } // if(flag==3)// {
P2=0x0e;P0=num1[shuzi[1]];delay(1);// } }
//**************************dht11
測
試
某
塊*************************************// void start()//開始信號
{
dht=1;
delay1();
//主機發出8us高電平，開始信號開始發出 dht=0;
delay(25);
// 主機把總線拉低必須大于18ms
DHT11能檢測到起始信號
dht=1;
//delay1();
//以下三個延時函數差不多為24usdelay1();delay1();
20-40us
}
uchar receive_byte()
//接收一個字節 8位// {
uchar i,temp;
for(i=0;i<8;i++)//接收8bit的數據
{
while(!dht);
//等待40-50us的低電平開始信號結束
delay1();
//開始信號結束之后延時26us-28us
delay1();delay1();
temp=0;
//時間為26us-28usif(dht==1)
temp=1;
//如果26us-28us
'0'
數據為'1'
while(dht);
//
'0'為26us-28us
'1'為70us
} data_byte<<=1;
//data_byte|=temp;
//接收每一位的數據，相或保存數據
return data_byte;}
void receive()//接收數據// {
uchar T_H,T_L,R_H,R_L,check,num_check,i;start();
//開始信號//調用開始信號子函數
dht=1;
//主機設為輸入判斷從機DHT11響應信號
if(!dht)
//判斷從機是否有低電平響應信號// {
while(!dht);//判斷從機發出 40us 的低電平響應信號是否結束//
while(dht);
//判斷從機發出 40us 的高電平是否結束 如結束則從機進入發送數據狀態，主機進入數據接收狀態
數
//兩個while語句加起來就是DHT11的響應信號
R_H=receive_byte();//濕度高位
調用接受一個字節的子函
R_L=receive_byte();//濕度低位
T_H=receive_byte();//溫度高位
T_L=receive_byte();//溫度低位
check=receive_byte();//校驗位
//結束信號
dht=0;
//當最后一bit數據接完畢后主機拉低電平50us// for(i=0;i<7;i++)//差不多8us的延時
delay1();
dht=1;
//總線由上拉電阻拉高進入空閑狀態
num_check=R_H+R_L+T_H+T_L;
if(num_check==check)//判斷讀到的四個數據之和是否與校驗位相同
{
RH=R_H;
RL=R_L;
TH=T_H;
TL=T_L;
check=num_check;}
shuzi[0]=RH/10;shuzi[1]=RH%10;shuzi[2]=TH/10;shuzi[3]=TH%10;
} }
void main()//主函數模塊// { while(1)
//進入死循環
{
receive();
//接收數據
display();
} }
第五篇：eda課程設計
數字鐘
一、設計要求
設計一個數字鐘，具體要求如下：
1、具有時、分、秒計數顯示功能，以24小時循環計時。
2、具有清零、校時、校分功能。
3、具有整點蜂鳴器報時以及LED花樣顯示功能。
二、設計方案
根據設計要求，數字鐘的結構如圖8-3所示，包括：時hour、分minute、秒second計數模塊，顯示控制模塊sel_clock，七段譯碼模塊deled，報時模塊alert。
三、VHDL程序
library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;
----Uncomment the following library declaration if instantiating----any Xilinx primitives in this code.--library UNISIM;
--use UNISIM.VComponents.all;
entityddz is port(rst,clk: in std_logic;hour_h: out std_logic_vector(6 downto 0);hour_l: out std_logic_vector(6 downto 0);min_h: out std_logic_vector(6 downto 0);
min_l: out std_logic_vector(6 downto 0);
sec_h: out std_logic_vector(6 downto 0);
sec_l: out std_logic_vector(6 downto 0));endddz;
architecture Behavioral of ddz is signalcnt: std_logic_vector(15 downto 0);signalsec_h_in: std_logic_vector(3 downto 0);signalsec_l_in: std_logic_vector(3 downto 0);signalmin_h_in: std_logic_vector(3 downto 0);signalmin_l_in: std_logic_vector(3 downto 0);signalhour_h_in: std_logic_vector(3 downto 0);signalhour_l_in: std_logic_vector(3 downto 0);
signalclk_s,clk_m,clk_h: std_logic;begin process(rst,clk)begin if rst='0' then
sec_h_in<=(others=>'0');
sec_l_in<=(others=>'0');
clk_m<='1';elsifclk'event and clk='1' then ifsec_l_in=9 then
sec_l_in<=“0000”;
ifsec_h_in=5 then
sec_h_in<=“0000”;
clk_m<='0';
else
sec_h_in<=sec_h_in+1;
clk_m<='1';
end if;else sec_l_in<=sec_l_in+1;
clk_m<='1';
end if;end if;end process;
process(rst,clk_m)begin if rst='0' then
--min_h_in<=(others=>'0');
min_l_in<=(others=>'0');--clk_h<='1';elsifclk_m'event and clk_m='1' then ifmin_l_in=9 then
min_l_in<=“0000”;ifmin_h_in=5 then
min_h_in<=“0000”;else min_h_in<=min_h_in+1;
clk_m<='1';
end if;else min_l_in<=min_l_in+1;
end if;end if;end process;
process(rst,clk_n)begin if rst='0' then
--hour_h_in<=(others=>'0');
hour_l_in<=(others=>'0');--clk_h<='1';elsifclk_m'event and clk_n='1' then ifhour_l_in=3 then
hour_l_in<=“0000”;ifmin_h_in=2 then
hour_h_in<=“0000”;else hour_h_in<=hour_h_in+1;
clk_n<='1';
end if;else hour_l_in<=hour_l_in+1;
end if;end if;end process;
process(sec_l_in)begin casesec_l_in is
when “0000” =>sec_l<=“0000001”;when “0001” =>sec_l<=“1001111”;when “0010” =>sec_l<=“0010010”;when “0011” =>sec_l<=“0000110”;when “0100” =>sec_l<=“1001100”;when “0101” =>sec_l<=“0100100”;when “0110” =>sec_l<=“0100000”;when “0111” =>sec_l<=“0001111”;when “1000” =>sec_l<=“0000000”;when “1001” =>sec_l<=“0000100”;when others =>sec_l<=“1111111”;end case;end process;
process(sec_h_in)begin casesec_h_in is
when “0000” =>sec_h<=“0000001”;when “0001” =>sec_h<=“1001111”;when “0010” =>sec_h<=“0010010”;when “0011” =>sec_h<=“0000110”;when “0100” =>sec_h<=“1001100”;when “0101” =>sec_h<=“0100100”;when “0110” =>sec_h<=“0100000”;when “0111” =>sec_h<=“0001111”;when “1000” =>sec_h<=“0000000”;when “1001” =>sec_h<=“0000100”;when others =>sec_h<=“1111111”;end case;end process;
process(min_l_in)begin casemin_l_in is
when “0000” =>min_l<=“0000001”;when “0001” =>min_l<=“1001111”;when “0010” =>min_l<=“0010010”;
when “0011” =>min_l<=“0000110”;when “0100” =>min_l<=“1001100”;when “0101” =>min_l<=“0100100”;when “0110” =>min_l<=“0100000”;when “0111” =>min_l<=“0001111”;when “1000” =>min_l<=“0000000”;when “1001” =>min_l<=“0000100”;when others =>min_l<=“1111111”;end case;end process;
process(min_h_in)begin casemin_h_in is
when “0000” =>min_h<=“0000001”;when “0001” =>min _h<=“1001111”;when “0010” => min _h<=“0010010”;when “0011” =>min _h<=“0000110”;when “0100” =>min _h<=“1001100”;when “0101” => min _h<=“0100100”;when “0110” =>min _h<=“0100000”;when “0111” =>min _h<=“0001111”;when “1000” =>min _h<=“0000000”;when “1001” =>min _h<=“0000100”;when others =>min _h<=“1111111”;
end case;end process;
process(hour_l_in)begin casehour_l_in is
when “0000” =>hour_l<=“0000001”;when “0001” =>hour_l<=“1001111”;when “0010” =>hour_l<=“0010010”;when “0011” =>hour_l<=“0000110”;when “0100” =>hour_l<=“1001100”;when “0101” =>hour_l<=“0100100”;when “0110” =>hour_l<=“0100000”;when “0111” =>hour_l<=“0001111”;when “1000” =>hour_l<=“0000000”;when “1001” =>hour_l<=“0000100”;when others =>hour_l<=“1111111”;end case;end process;
process(hour_h_in)begin casehour_h_in is
when “0000” =>hour_h<=“0000001”;when “0001” =>hour_h<=“1001111”;when “0010” =>hour_h<=“0010010”;when “0011” =>hour_h<=“0000110”;when “0100” => hour _h<=“1001100”;when “0101” => hour _h<=“0100100”;when “0110” => hour _h<=“0100000”;when “0111” => hour _h<=“0001111”;when “1000” => hour _h<=“0000000”;when “1001” =>hour_h<=“0000100”;when others => hour _h<=“1111111”;end case;end process;end Behavioral;
四、VHDL仿真結果
五、課程設計心得
通過這次課程設計，有效得鞏固了課本所學的知識，而且通過上機仿真不斷發現問題并及時改正，加深了我們對該課程設計的印象。這次課程設計，進一步加深了我對EDA的了解，使我對isp有了更深的了解，使我對應用軟件的方法設計硬件系統有了更加濃厚的興趣。除此之外，我懂得了理論與實際相結合的重要性，只有理論知識是遠遠不夠的，只有把所學的理論知識與實踐相結合，從實踐中得出結論，才能真正提高自己的實際動手能力和獨立思考的能力。
總之，這次課程設計讓我學會了很多，對今后的生活工作用處也頗深。
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