第一篇：VHDL八位數碼管頻率計課程設計

一、課程設計要求

設計一個8位數碼管顯示的頻率計（頻率分辨率為1Hz）。

二、總體結構框圖

系統時鐘分頻及控制待測頻率計數數據鎖存動態掃描數碼管段選數碼管位選數碼管顯示

圖1 總體結構框圖

三、課程設計原理

在電子技術中，頻率是最基本的參數之一，并且與許多點參量的測量方案、測量結果都有十分密切的關系，因此，頻率的測量就顯得尤為重要。測量頻率的方法有很多種，其中電子計數器測量頻率具有精度高、使用方便、測量迅速，以及便于實現測量過程自動化等優點，是頻率測量的重要手段之一。

數字式頻率計的測量原理有兩類：一是直接測頻法，即在一定的閘門時間內測量被測信號的脈沖個數；二是間接測頻法即周期法，如周期測頻法。直接測頻法適用于高頻信號的頻率測量，通常采用計數器、數據鎖存器及控制電路實現，并通過改變計數閥門的時間長短以達到不同的測量精度；間接測頻法適用于低頻信號的頻率測量。

本次課程設計中使用的是直接測頻法，即用計數器在計算機1s內輸入信號周期的個數，其測頻范圍為0Hz-99999999Hz。

四、器件的選擇

1、裝有QuartusII軟件的計算機一臺。

2、芯片：本實驗板中為EP芯片。

3、EDA實驗箱一個。

4、下載接口是數字芯片的下載接口（JTAG）主要用于FPGA芯片的數據下載。

5、時鐘源。

五、功能模塊和信號仿真圖以及源程序

(1)系統時鐘分頻及控制的功能模塊圖及其源程序

圖2 功能模塊圖

作用：將試驗箱上的50MHz的晶振分頻，輸出CLOCK為數碼管提供1kHz的動態掃描頻率。CNT_EN輸出為0.05s的信號，對頻率計中的32位十進制計數器CNT10的ENA使能端進行同步控制，當TSTEN高電平時允許計數，低電平時停止計數，并保持其所計的脈沖數。在停止計數期間，首先需要一個鎖存信號LOAD的上跳沿將計數器在前一秒的計數值鎖存進鎖存器REG32B中，并由外部的十進制7段數碼管顯示計數值。設置鎖存器的好處是數據顯示穩定，不會由于周期性的清零信號而不斷閃爍。鎖存信號后，必須有一個清零信號RST_CNT對計數器進行清零，為下一秒的計數操作做準備。該模塊的信號仿真圖如下：

圖3 仿真波形圖

源程序如下：

--分頻

library ieee;use ieee.std_logic_1164.all;entity fdivwangzheng is port(clk0:in std_logic;--輸入系統時鐘

clk1:out std_logic;--輸出1hz時鐘信號

clk2:out std_logic);--輸出顯示掃描時鐘信號

end fdivwangzheng;architecture a of fdivwangzheng is begin

p1:process(clk0)variable cnt:integer range 0 to 49999999;--分頻系數為24999999 variable ff:std_logic;begin if clk0'event and clk0='1' then if cnt<49999999 then cnt:=cnt+1;else cnt:=0;ff:=not ff;--反向 end if;end if;clk1<=ff;end process p1;p2:process(clk0)

variable cnn:integer range 0 to 999;--分頻系數為499 variable dd:std_logic;begin if clk0'event and clk0='1' then if cnn<999 then cnn:=cnn+1;else cnn:=0;dd:=not dd;--反向 end if;end if;clk2<=dd;end process p2;end a;

--測頻控制器(testctl.vhd)LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY TESTCTLwanzheng IS

PORT（CLKK : IN STD_LOGIC;--1Hz

CNT_EN,RST_CNT,LOAD : OUT STD_LOGIC);

END TESTCTLwanzheng;ARCHITECTURE behav OF TESTCTLwanzheng IS

SIGNAL DIV2CLK : STD_LOGIC;BEGIN

PROCESS(CLKK)

BEGIN

IF CLKK'EVENT AND CLKK = '1' THEN DIV2CLK <= NOT DIV2CLK;

END IF;

END PROCESS;

PROCESS(CLKK, DIV2CLK)

BEGIN

IF CLKK='0' AND Div2CLK='0' THEN RST_CNT <= '1';

ELSE RST_CNT <= '0';

END IF;

END PROCESS;

LOAD <= NOT DIV2CLK;

CNT_EN <= DIV2CLK;END behav;(2)十進制計數器的功能模塊圖及其源程序

圖4 功能模塊圖

作用：當使能端為高電平，清零端為低電平時，實現十進制計數功能。

第一個CNT10計數輸出CQ=9時，下一秒時鐘上升沿到來時，將產生一個CARRY_OUT信號作為下一個CNT10的時鐘信號，同時CQ清零，依次遞推到8個CNT10。

當清零端為低電平，使能端為低電平時停止計數。當清零端為高電平時，計數器清零。該模塊的信號仿真圖如下：

圖5 仿真波形圖

源程序如下：

LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY CNT10 IS PORT(CLK: IN STD_LOGIC;

CLR: IN STD_LOGIC;

ENA: IN STD_LOGIC;

CQ : OUT INTEGER RANGE 0 TO 9;

CARRY_OUT: OUT STD_LOGIC);END CNT10;ARCHITECTURE behav OF CNT10 IS SIGNAL CQI: INTEGER RANGE 0 TO 9;BEGIN PROCESS(CLR,CLK,ENA)BEGIN IF(CLR='1')THEN CQI<=0;ELSIF(CLK'EVENT AND CLK='1')THEN

IF(ENA='1')THEN

IF(CQI=9)THEN

CQI<=0;

CARRY_OUT<='1';

ELSE

CQI<=CQI+1;

CARRY_OUT<='0';

END IF;

END IF;END IF;END PROCESS;CQ<=CQI;END behav;

(3)32位鎖存器的功能模塊圖及其源程序

圖6 功能模塊圖

實現方式：LOAD信號上升沿到來時將對輸入到內部的CNT10計數信號進行鎖存。作用：鎖存信號，并將結果輸出給SELTIME。該模塊的信號仿真圖如下：

圖7 仿真波形圖

源程序如下：

LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY REG32B IS

PORT(LOAD: IN STD_LOGIC;DIN: IN STD_LOGIC_VECTOR(31 DOWNTO 0);DOUT: OUT STD_LOGIC_VECTOR(31 DOWNTO 0));END ENTITY REG32B;ARCHITECTURE behav OF REG32B IS BEGIN

PROCESS(LOAD,DIN)IS BEGIN

IF LOAD'EVENT AND LOAD='1' THEN DOUT<=DIN;

END IF;END PROCESS;END ARCHITECTURE behav;

(4)數碼管掃描的功能模塊圖及其源程序

圖8 功能模塊圖

作用：鎖存信號輸出DIN[31..0]，然后由SELTIME進行掃描輸出，當SEL為”000”時選通第一個CNT10，輸出到LED7進行譯碼輸出。依次類推。該模塊的信號仿真圖如下：

圖9 仿真波形圖

源程序如下：

LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY SELTIME IS PORT（CLK : IN STD_LOGIC;

DIN : IN STD_LOGIC_VECTOR(31 DOWNTO 0);

DAOUT: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);

SEL : OUT STD_LOGIC_VECTOR(2 DOWNTO 0));END SELTIME;ARCHITECTURE behav OF SELTIME IS SIGNAL SEC : STD_LOGIC_VECTOR(2 DOWNTO 0);BEGIN PROCESS(CLK)BEGIN

IF(CLK'EVENT AND CLK='1')THEN

IF(SEC=“111”)THEN

SEC<=“000”;

ELSE

SEC<=SEC+1;

END IF;

END IF;END PROCESS;

PROCESS(SEC,DIN(31 DOWNTO 0))BEGIN CASE SEC IS WHEN “000”=>DAOUT<=DIN(3 DOWNTO 0);WHEN “001”=>DAOUT<=DIN(7 DOWNTO 4);WHEN “010”=>DAOUT<=DIN(11 DOWNTO 8);WHEN “011”=>DAOUT<=DIN(15 DOWNTO 12);WHEN “100”=>DAOUT<=DIN(19 DOWNTO 16);WHEN “101”=>DAOUT<=DIN(23 DOWNTO 20);WHEN “110”=>DAOUT<=DIN(27 DOWNTO 24);WHEN “111”=>DAOUT<=DIN(31 DOWNTO 28);WHEN OTHERS=>NULL;END CASE;END PROCESS;SEL<=SEC;END behav;

(5)七段數碼管譯碼顯示的功能模塊圖及其源程序

圖10 功能模塊圖

作用：將實驗結果使用數碼管直觀的顯示出來。該模塊的信號仿真圖如下：

圖11 仿真波形圖

源程序如下：

LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY LED7 IS PORT(DIN:IN STD_LOGIC_VECTOR(3 DOWNTO 0);DOUT:OUT STD_LOGIC_VECTOR(6 DOWNTO 0));END LED7;ARCHITECTURE behav OF LED7 IS--SIGNAL LED7:STD_LOGIC_VECTOR(6 DOWNTO 0);BEGIN PROCESS(DIN)BEGIN CASE DIN IS WHEN “0000”=>DOUT<=“0111111”;WHEN “0001”=>DOUT<=“0000110”;WHEN “0010”=>DOUT<=“1011011”;WHEN “0011”=>DOUT<=“1001111”;WHEN “0100”=>DOUT<=“1100110”;WHEN “0101”=>DOUT<=“1101101”;WHEN “0110”=>DOUT<=“1111101”;WHEN “0111”=>DOUT<=“0000111”;WHEN “1000”=>DOUT<=“1111111”;WHEN “1001”=>DOUT<=“1101111”;WHEN “1010”=>DOUT<=“1110111”;WHEN “1011”=>DOUT<=“1111100”;WHEN “1100”=>DOUT<=“0111001”;WHEN “1101”=>DOUT<=“1011110”;WHEN “1110”=>DOUT<=“1111001”;WHEN “1111”=>DOUT<=“1110001”;WHEN OTHERS=>NULL;END CASE;END PROCESS;END ARCHITECTURE behav;(6)3-8譯碼器的功能模塊圖及其源程序

圖12 功能模塊圖

作用：利用3-8譯碼器將數碼管的位選信號選通。該模塊的信號仿真圖如下：

圖13 仿真波形圖

源程序如下：

LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY LS138 IS

PORT(Q: IN STD_LOGIC_VECTOR(2 DOWNTO 0);

D: OUT STD_LOGIC_VECTOR(7 DOWNTO 0);

dp:OUT STD_LOGIC);END LS138;ARCHITECTURE behav OF LS138 IS BEGIN

WITH Q SELECT

D<=“11111110” WHEN “000”, “11111101” WHEN “001”, “11111011” WHEN “010”, “11110111” WHEN “011”, “11101111” WHEN “100”, “11011111” WHEN “101”, “10111111” WHEN “110”, “01111111” wHEN “111”, “11111111” WHEN OTHERS;WITH Q SELECT

dp<='1' WHEN “001”, '0' WHEN OTHERS;END behav;

六、頂層模塊圖

圖14 總體設計頂層模塊圖

其中8個十進制計數器模塊JSQ的底層模塊圖如圖15所示：

圖15 計數器模塊原理圖

本次課程設計的時鐘信號由試驗箱上面的5MHz的晶振提供，經過系統時鐘和控制模塊后分別產生0.05Hz和10kHz的脈沖信號0.05Hz的脈沖信號十進制計數器的使能信號，使計數器統計出待測信號在1s脈寬之間的脈沖數目。再由計數模塊將測得的信號傳送給數碼管顯示部分，通過譯碼模塊產生可以在數碼管上顯示的BCD碼。而1kHz是作為數碼管動態掃描的頻率，由于人的視覺暫留現象，頻率較高時，數碼管看起來就是連續發光。本設計中使個位顯示為數碼管的小數點后面一位，由此實現了頻率分辨率為1Hz的頻率計設計。

結論

EDA技術是電子設計的發展趨勢，利用EDA工具可以代替設計者完成電子系統設計中的大部分工作。EDA工具從數字系統設計的單一領域，發展到今天，應用范圍己涉及模擬、微波等多個領域，可以實現各個領域電子系統設計的測試、設計仿真和布局布線等，這些都是我在這次課設中深刻體會到的。經過這次課程設計，讓我真正認識了EDA這門學科，了解到這種方式下的設計方案，硬件電路簡潔，集成度高，體現了當今社會所需的先進技術，日后必定在有著廣闊的發展空間。

通過這次對EDA課程設計的進一步操作，能更好的在Quartus II上進行VHDL程序的編譯及各個模塊的仿真，雖然在實際操作過程中由于粗心造成了程序的缺失和錯誤，但都在老師和同學的幫助下一一解決了。很好地鞏固了我們學過的專業知識，使我對數字系統結構也有了更進一步的了解和認識，同時對數據庫軟件EDA技術、VHDL等系列知識都有了一定的了解。使用EDA技術開發頁面的能力也有了很大提高，也使我們把理論與實踐從真正意義上相結合了起來；考驗了我們借助互聯網絡搜集、查閱相關文獻資料，和組織材料的綜合能力。

在這次課程設計中，雖然應用的都是在書本上學過的知識，但是只有應用到實際中才算真正的學懂了這些知識。本次數字頻率計的涉及到了VHDL語言、Quartus II軟件，EDA技術等。涉及了微機原理和EDA所學的大部分內容。通過這次課程設計實踐鞏固了學過的知識并能夠較好的利用。課程設計實踐不單是將所學的知識應用于實際，在設計的過程中，只擁有理論知識是不夠的。邏輯思維、電路設計的步驟和方法、考慮問題的思路和角度等也是很重要，需要我們著重注意鍛煉的能力。在這次設計中還發現理論與實際常常常存在很大差距，為了使電路正常工作，必須靈活運用原理找出解決方法。

在課題設計中，通過使用Quartus II這個完全集成化、易學易用的可編程邏輯設計環境，利用VHDL語言設計完成八位十進制數字頻率計，能夠較好的測定所給頻率，并且具有自動清零和自動測試的功能，基本符合此次課程設計給出的要求。

第二篇：VHDL課程設計報告 頻率計

目錄

1.前言...........................................................................................................................2 2.設計要求...................................................................................................................2 3．整體設計..................................................................................................................3 4.設計原理...................................................................................................................3 5.設計程序...................................................................................................................3

5.1頂層文件.............................................................................................................3 5.2 8位是進制計數器..............................................................................................4 5.3 10進制計數器...................................................................................................5 5.4 測頻控制電路.....................................................................................................6 5.5 32位鎖存器及其控制器.....................................................................................6

6.引腳鎖定...................................................................................................................8 7.綜合結果...................................................................................................................8

7.1 RTL電路.............................................................................................................8 7.2 測頻控制電路.....................................................................................................9 7.3 8位十進制計數器..............................................................................................9 7.3 32位鎖存器......................................................................................................9

8.實驗結果.................................................................................................................10 7.實驗總結...................................................................................................................10 參考文獻......................................................................................................................12

自適應數字頻率計數器設計

1.前言

傳統的數字頻率計一般是由分離元件搭接而成，用到的器件較多，連線比較復雜，而且會產生比較大的延時，造成測量誤差大、可靠性差。后來隨著單片機的大規模的應用, 出現了不少用單片機控制的頻率測量系統。相對于以前用分離元件搭接起來的頻率測量系統, 單片機控制的頻率測量系統在頻率測量范圍、頻率測量精度和頻率測量速度上都有了很大的提高。但由于單片機工作頻率的限制、單片機內部計數器位數的限制等因素, 由單片機控制的頻率測量系統無法在頻率測量范圍、頻率測量精度和頻率測量速度上取得重大突破。若再增加別的器件, 以彌補單片機的不足, 不僅會大大增加系統的復雜性, 而且不利于系統的集成化。以E D A 工具作為開發平臺，運用V H D L 語言，將使整個系統大大簡化，從而提高整體的性能和可靠性。本課題采用的是等精度數字頻率計，在一片FPGA開發板里實現了數字頻率計的絕大部分功能, 它的集成度遠遠超過了以往的數字頻率計。又由于數字頻率計最初的實現形式是用硬件描述語言寫成的程序, 具有通用性和可重用性。所以在外在的條件(如基準頻率的提高, 基準頻率精度的提高)的允許下,只需對源程序作很小的改動, 就可以使數字頻率計的精度提高幾個數量級。同時對于頻率精度要求不高的場合, 可以修改源程序, 使之可以用較小的器件實現, 從而降低系統的整體造價。

2.設計要求

設計一個頻率計，頻率測量范圍為1-9999KHZ，量程分別為10、100、1M三檔，要求如下: a.當讀數大于999時，頻率計處于超量程狀態，下一次測量時，量程自動增大1檔 b.當讀數小于099時，頻率計處于欠量程狀態，下一次測量時，量程自動減小1檔

c.當超過頻率范圍時，顯示器自動溢出

3．整體設計

當被測頻率進入時候，檔位1、2能自動換擋實現功能，在檔位1中，有一個LED燈亮（表示Hz）；檔位2中有2個LED燈亮（表示kHz）；當計數頻率超出9999kHz的時候，顯示“E”而且LED燈全部熄滅，表示溢出功能。在程序代碼中，必須要清晰表示出計數的運行狀況。

檔位1：當被測頻率為0—9999Hz時候，直接顯示f x的值（單位為Hz）； 檔位2：當被測頻率為10k—9999kHz時候，顯示10-9999（單位kHz）；

4.設計原理

根據頻率的定義和頻率測量的基本原理，測定信號的頻率必須有一個脈寬為1 秒的輸入信號脈沖計數允許的信號；1 秒計數結束后，計數值被鎖入鎖存器，計數器清0，為下一測頻計數周期作好準備。測頻控制信號可以由一個獨立的發生器來產生。

5.設計程序

5.1頂層文件

LIBRARY IEEE;--頻率計頂層文件 LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY FREQTEST IS PORT(CLK1HZ : IN STD_LOGIC;FSIN : IN STD_LOGIC;DOUT : OUT STD_LOGIC_VECTOR(15 DOWNTO 0);LED : OUT STD_LOGIC_VECTOR(1 DOWNTO 0));END FREQTEST;ARCHITECTURE struc OF FREQTEST IS COMPONENT FTCTRL PORT(CLKK : IN STD_LOGIC;--1Hz CNT_EN : OUT STD_LOGIC;--計數器時鐘使能 RST_CNT : OUT STD_LOGIC;--計數器清零 Load : OUT STD_LOGIC);--輸出鎖存信號 END COMPONENT;COMPONENT COUNTER PORT(FIN : IN STD_LOGIC;--時鐘信號 CLR : IN STD_LOGIC;--清零信號 ENABL : IN STD_LOGIC;--計數使能信號

DOUT : OUT STD_LOGIC_VECTOR(31 DOWNTO 0));--計數結果 END COMPONENT;COMPONENT REG32B PORT(LK : IN STD_LOGIC;DIN : IN STD_LOGIC_VECTOR(31 DOWNTO 0);DOUT : OUT STD_LOGIC_VECTOR(15 DOWNTO 0);LEDOUT : OUT STD_LOGIC_VECTOR(1 DOWNTO 0));END COMPONENT;SIGNAL TSTEN1 : STD_LOGIC;SIGNAL CLR_CNT1 : STD_LOGIC;SIGNAL Load1 : STD_LOGIC;SIGNAL DTO1 : STD_LOGIC_VECTOR(31 DOWNTO 0);SIGNAL CARRY_OUT1 : STD_LOGIC_VECTOR(6 DOWNTO 0);BEGIN U1 : FTCTRL PORT MAP(CLKK =>CLK1HZ,CNT_EN=>TSTEN1, RST_CNT =>CLR_CNT1,Load =>Load1);U2 : REG32B PORT MAP(LK => Load1, DIN=>DTO1, DOUT => DOUT,LEDOUT=>LED);

U3 : COUNTER PORT MAP(FIN => FSIN, CLR => CLR_CNT1, ENABL => TSTEN1, DOUT=>DTO1);END struc;

5.2 8位是進制計數器

LIBRARY IEEE;--8位十進制計數器 USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY COUNTER IS PORT(FIN : IN STD_LOGIC;--時鐘信號 CLR : IN STD_LOGIC;--清零信號 ENABL : IN STD_LOGIC;--計數使能信號

DOUT : OUT STD_LOGIC_VECTOR(31 DOWNTO 0));--計數結果 END COUNTER;ARCHITECTURE behav OF COUNTER IS

COMPONENT COUNTER10 IS PORT(FIN : IN STD_LOGIC;--時鐘信號 CLR : IN STD_LOGIC;--清零信號 ENABL : IN STD_LOGIC;--計數使能信號

DOUT : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);--計數結果 COUT : OUT STD_LOGIC);END COMPONENT;

SIGNAL CLK1,CLK2,CLK3,CLK4,CLK5,CLK6,CLK7: STD_LOGIC;BEGIN u1 : COUNTER10 PORT MAP(FIN=>FIN,CLR=>CLR,ENABL=>ENABL,DOUT=>DOUT(3 DOWNTO 0),COUT=>CLK1);u2 : COUNTER10 PORT MAP(FIN=>CLK1,CLR=>CLR,ENABL=>ENABL,DOUT=>DOUT(7 DOWNTO 4),COUT=>CLK2);u3 : COUNTER10 PORT MAP(FIN=>CLK2,CLR=>CLR,ENABL=>ENABL,DOUT=>DOUT(11 DOWNTO 8),COUT=>CLK3);u4 : COUNTER10 PORT MAP(FIN=>CLK3,CLR=>CLR,ENABL=>ENABL,DOUT=>DOUT(15 DOWNTO 12),COUT=>CLK4);u5 : COUNTER10 PORT MAP(FIN=>CLK4,CLR=>CLR,ENABL=>ENABL,DOUT=>DOUT(19 DOWNTO 16),COUT=>CLK5);u6 : COUNTER10 PORT MAP(FIN=>CLK5,CLR=>CLR,ENABL=>ENABL,DOUT=>DOUT(23 DOWNTO 20),COUT=>CLK6);u7 : COUNTER10 PORT MAP(FIN=>CLK6,CLR=>CLR,ENABL=>ENABL,DOUT=>DOUT(27 DOWNTO 24),COUT=>CLK7);u8 : COUNTER10 PORT MAP(FIN=>CLK7,CLR=>CLR,ENABL=>ENABL,DOUT=>DOUT(31 DOWNTO 28));

END ARCHITECTURE behav;

5.3 10進制計數器

LIBRARY IEEE;--10位計數器 USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY COUNTER10 IS PORT(FIN : IN STD_LOGIC;--時鐘信號 CLR : IN STD_LOGIC;--清零信號 ENABL : IN STD_LOGIC;--計數使能信號

DOUT : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);--計數結果 COUT : OUT STD_LOGIC);END COUNTER10;ARCHITECTURE behav OF COUNTER10 IS SIGNAL CQI : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGIN PROCESS(FIN, CLR, ENABL)BEGIN IF CLR = '1' THEN CQI <=(OTHERS=>'0');--清零 ELSIF FIN'EVENT AND FIN = '1' THEN IF ENABL = '1' THEN IF CQI<9 THEN CQI <= CQI + 1;ELSE CQI <=(OTHERS=>'0');END IF;END IF;END IF;

IF CQI=“1001” THEN COUT<='1';ELSE COUT<='0';END IF;END PROCESS;DOUT <= CQI;END behav;

5.4 測頻控制電路

LIBRARY IEEE;--測頻控制電路 USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY FTCTRL IS PORT(CLKK : IN STD_LOGIC;--1Hz CNT_EN : OUT STD_LOGIC;--計數器時鐘使能 RST_CNT : OUT STD_LOGIC;--計數器清零 Load : OUT STD_LOGIC);--輸出鎖存信號 END FTCTRL;ARCHITECTURE behav OF FTCTRL IS SIGNAL Div2CLK : STD_LOGIC;BEGIN PROCESS(CLKK)BEGIN IF CLKK'EVENT AND CLKK = '1' THEN--1Hz時鐘2分頻 Div2CLK <= NOT Div2CLK;END IF;END PROCESS;PROCESS(CLKK, Div2CLK)BEGIN IF CLKK='0' AND Div2CLK='0' THEN RST_CNT<='1';--產生計數器清零信號 ELSE RST_CNT <= '0';END IF;END PROCESS;Load <= NOT Div2CLK;CNT_EN <= Div2CLK;END behav;

5.5 32位鎖存器及其控制器

LIBRARY IEEE;--32位鎖存器及控制器 USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY REG32B IS PORT(LK : IN STD_LOGIC;DIN : IN STD_LOGIC_VECTOR(31 DOWNTO 0);DOUT : OUT STD_LOGIC_VECTOR(15 DOWNTO 0);LEDOUT : OUT STD_LOGIC_VECTOR(1 DOWNTO 0));END REG32B;ARCHITECTURE behav OF REG32B IS SIGNAL DD : STD_LOGIC_VECTOR(31 DOWNTO 0);BEGIN

PROCESS(LK, DIN)BEGIN IF LK'EVENT AND LK = '1' THEN DD<=DIN;END IF;if DD(31 DOWNTO 28)=“0000” then IF DD(27 DOWNTO 16)=“000000000000” THEN DOUT<=DD(15 DOWNTO 0);LEDOUT<=“01”;ELSIF DD(27 DOWNTO 16)/=“000000000000” THEN DOUT<=DD(27 DOWNTO 12);LEDOUT<=“11”;end if;else DOUT(15 DOWNTO 0)<=“***0”;LEDOUT<=“00”;END IF;END PROCESS;END behav;

6.引腳鎖定

7.綜合結果

7.1 RTL電路

7.2 測頻控制電路

7.3 8位十進制計數器

7.3 32位鎖存器

8.實驗結果

當計數頻率為4Hz（范圍在0-9999Hz）的時候，此時LED燈有一個亮，計數為：0004；當計數頻率為500KHz（范圍在10K-9999KHz）的時候，此時設定兩個LED燈都亮，計數為0500；當計數頻率大于9999KHz的時候，設定此時兩個LED燈都處于熄滅狀態，而計數則輸出一個‘E’值，表示范圍超出計數范圍。

7.實驗總結

經系統測試表明，本圖頻率計的各項功能正常，能實現對頻率的0~9999kHz頻率范圍的測量，并通過LED指示和數碼管顯示，操作簡單，是理想頻率計解決方案。

經過一個多星期的努力，本設計系統終于完成了。通過該課程設計，掌握了編譯程序工作的基本過程及其各階段的基本任務，熟悉了VHDL程序開發的總流程框圖，了解了編譯程序的生成過程及其相關的技術，對課本上的知識也有了更深的理解。老師常說，課本上的知識是機械的，要學會去運用，要舉一反三。現在終于深刻的了解了這句話。經過這次的課程設計，發現書本上很深奧的知識變的更為簡單，同樣，對實驗原理也了有更深的理解。知道和理解了該理論在計算機中是怎樣執行的，對該理論在實踐中的應用有深刻的理解。通過該課程設計，把死板的課本知識變得生動有趣，激發了學習的積極性。能夠把課堂上學的知識通過自己設計的程序表示出來，加深了對理論知識的理解。

課程設計中的電路和程序比較復雜，因此調試的過程更是考驗我們耐性和細心。除了課堂外，課程設計是最能學到東西的，最考驗人的。在做課程設計的這段時間，時刻都感到自己學的知識有多么的貧瘠。經過這次課程設計，讓我對VHDL語言和FPGA有了更深的認識，操作能力有了一定的提高。明白了，要想是寫出的代碼能運行，需要耐心細心，毅力以及充沛的體力。只有經過多次編輯，多次編譯，再多次運行，才能編寫出更好的程序，有時候需要多次的更正才能達到所要的運行結果。

參考文獻

[1] 潘松、黃繼業，EDA技術應用教程 VHDL篇[J].北京：高等教育出版社.2010

[2] 徐成劉彥李仁發，一種全同步數字頻率測量方法的研究[J].北京：高等教育出版社.2004 [3] 李云鵬王思明，基于FPGA 的等精度頻率計設計[J].北京：高等教育出版社.2007

第三篇：EDA課程設計八位乘法器

EDA課程設計報告

實驗名稱：八位乘法器 實驗地點：@@@@ 班級：@@@@@ 學號：@@@@@ 姓名：@@@@

目錄

一.引言

1.1 EDA技術的概念?? 1.2 EDA技術的特點?? 1.3 EDA設計流程?? 1.4 VHDL介紹??

二． 八位乘法器的設計要求與設計思路??2.1 設計目的??

2.2 設計要求??

三． 八位乘法器的綜合設計??

3.1 八位乘法器功能??

3.2 八位乘法器設計方案??

3.3 八位乘法器實體設計??

3.4 八位乘法器VHDL設計??

3.5八位乘法器仿真圖形?? 心得體會?? 參考文獻??

一、引言

1.1 EDA技術的概念

EDA是電子設計自動化（Electronic Design Automation）的縮寫，在20世紀90年代初從計算機輔助設計（CAD）、計算機輔助制造（CAM）、計算機輔助測試（CAT）和計算機輔助工程（CAE）的概念發展而來的。EDA技術就是以計算機為工具，設計者在EDA軟件平臺上，用硬件描述語言HDL完成設計文件，然后由計算機自動地完成邏輯編譯、化簡、分割、綜合、優化、布局、布線和仿真，直至對于特定目標芯片的適配編譯、邏輯映射和編程下載等工作。

1.2 EDA技術的特點

利用EDA技術進行電子系統的設計，具有以下幾個特點：① 用軟件的方式設計硬件；② 用軟件方式設計的系統到硬件系統的轉換是由有關的開發軟件自動完成的；③ 設計過程中可用有關軟件進行各種仿真；④ 系統可現場編程，在線升級；⑤ 整個系統可集成在一個芯片上，體積小、功耗低、可靠性高。因此，EDA技術是現代電子設計的發展趨勢。1.3 EDA設計流程 典型的EDA設計流程如下:

1、文本/原理圖編輯與修改。首先利用EDA工具的文本或圖形編輯器將設計者的設計意圖用文本或圖形方式表達出來。

2、編譯。完成設計描述后即可通過編譯器進行排錯編譯，變成特定的文本格式，為下一步的綜合做準備。

3、綜合。將軟件設計與硬件的可實現性掛鉤，是將軟件轉化為硬件電路的關鍵步驟。

4、行為仿真和功能仿真。利用產生的網表文件進行功能仿真，以便了解設計描述與設計意圖的一致性。

5、適配。利用FPGA/CPLD布局布線適配器將綜合后的網表文件針對某

一具體的目標器件進行邏輯映射操作，其中包括底層器件配臵、邏輯分割、邏輯優化、布局布線。適配報告指明了芯片內資源的分配與利用、引腳鎖定、設計的布爾方程描述情況。

6、功能仿真和時序仿真。

7、下載。如果以上的所有過程都沒有發現問題，就可以將適配器產生的下載文件通過FPGA/CPLD下載電纜載入目標芯片中。

8、硬件仿真與測試。1.4硬件描述語言（VHDL）

VHDL(Very-High-Speed Integrated Circuit Hardware Description Language)主要用于描述數字系統的結構，行為，功能和接口。除了含有許多具有硬件特征的語句外，VHDL的語言形式和描述風格與句法是十分類似于一般的計算機高級語言。VHDL的程序結構特點是將一項工程設計，或稱設計實體（可以是一個元件，一個電路模塊或一個系統）分成外部（或稱可是部分,及端口)和內部（或稱不可視部分），既涉及實體的內部功能和算法完成部分。在對一個設計實體定義了外部界面后，一旦其內部開發完成后，其他的設計就可以直接調用這個實體。這種將設計實體分成內外部分的概念是VHDL系統設計的基本。

1.用VHDL代碼而不是用原理圖進行設計，意味著整個電路板的模型及性能可用計算機模擬進行驗證。

2.VHDL元件的設計與工藝無關，與工藝獨立，方便工藝轉換。3.VHDL支持各種設計方法，自頂向下、自底向上或者混合的都可以。4.可以進行從系統級到邏輯級的描述，即混合描述。

5.VHDL區別于其他的HDL，已形成標準，其代碼在不同的系統中可交換建模。二、八位乘法器的設計要求與設計思路

2.1 設計目的

本次設計的目的就是通過實踐深入理解EDA技術并掌握VHDL硬件描述語言的設計方法和思想。通過學習的VHDL語言結合電子電路的設計知識理論聯系實際，掌握所學的課程知識和基本單元電路的綜合設計應用。通過對八位乘法器的設計，鞏固和綜合運用所學知識，提高設計能力，提高分析、解決

計算機技術實際問題的獨立工作能力。2.2 設計要求。

設計一個乘法器的模塊，接受實驗系統上的連續脈沖，當給定啟動/清零指令時，能自動發出CLK信號驅動乘法預算，當8個脈沖后自動停止。設計一個純組合電路的8*8等于16位的乘法器（選擇不同的流水線方式），具體說明并比較這幾種乘法器的邏輯資源占用情況和運行速度情況。通過獨立的設計，能夠完整的完成老師分配的課程設計任務。通過對電梯控制系統的設計，掌握所學EDA課程的基本知識和對VHDL語言的綜合設計應用。通過課程設計，提高設計能力，提高分析解決實際問題的能力，并在設計中了解硬件編程的流程和思路，為以后工作和發揮技術打下基礎。三、八位乘法器的綜合設計

3.1 八位乘法器功能

由8位加法器構成的以時序邏輯方式設計的8位乘法器，此乘法器具有一定的實用價值。其乘法原理是：乘法通過逐項位移相加原理來實現，從被乘數的最低位開始，若為1，則乘數左移后與上一次和相加；若為0，左移后以全零相加，直至被乘數的最高位。圖中，ARICTL是乘法運算控制電路，它的START（可鎖定于引腳I/O 49）信號的上跳沿與高電平有兩個功能，即16位寄存器清零和被乘數A[7..0]向移位寄存器SREG8B加載：它的低電平則作為乘法使能信號。乘法時鐘信號從ARICTL的CLK輸入。當被乘數加載于8位右移寄存器SREG8B后，隨著每一時鐘節拍，最低位在前，由低位至高位逐位移出。當為1時，與門ANDARITH打開，8為乘數B[7..0]在同一節拍進入8位加法器，與上一次鎖存在16位鎖存器REG16B中的高8位進行相加，其和在下一時鐘節拍的上升沿被鎖進此鎖存器。而當被乘數移出位為0時，與門全零輸出。如此往復，直至8個時鐘脈沖后，由ARICTL的控制，乘法運算過程自動中止。ARIEND輸出高電平，以此可點亮一發光管，以示乘法結束。此時REG16B的輸出值即為最后乘積。

3.2 八位乘法器設計方案

方案一：八位直接寬位加法器，它的速度較快，但十分耗費硬件資源，對于工業化設計是不合理的。

方案二：由兩個四位加法器組合八位加法器，其中四位加法器是四位二進制并行加法器，它的原理簡單，資源利用率和進位速度等方面較好，綜合各方面的考慮，決定采用第二種方案。

3.3 八位加法器設計思路

純組合邏輯構成的乘法器雖然工作速度較快，但過于占用硬件資源，難以實現寬位乘法器，由八位加法器構成的以時序邏輯方式設計的八位乘法器，具有一定的使用價值。而且由FPGA構成實驗系統后，可以很容易的用ASIC大型集成芯片來完成，性價比高，可操作性強。其乘法原理是：乘法通過逐項移位相加原理來完成，從被乘數的最低位開始，若為1，則乘數左移后于上一次的和相加；若為0左移后以全零相加，直至被乘數的最高位。3．5八位乘法器各功能模塊VHDL描述

1．library ieee;--四位二進制并行加法器 use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity add4b is port(cin:in std_logic;a,b:in std_logic_vector(3 downto 0);s:out std_logic_vector(3 downto 0);cout:out std_logic);end;architecture one of add4b is signal sint,aa,bb:std_logic_vector(4 downto 0);begin aa<='0' & a;bb<='0' & b;sint<=aa+bb+cin;5

s<=sint(3 downto 0);cout<=sint(4);end;2．library ieee--由兩個四位二進制并行加法器級聯而成的八位二進制加法器;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity adder8b is port(cin:in std_logic;a,b:in std_logic_vector(7 downto 0);s:out std_logic_vector(7 downto 0);cout:out std_logic);end;architecture one of adder8b is component add4b--對要調用的元件add4b的端口進行說明

port(cin:in std_logic;a,b:in std_logic_vector(3 downto 0);s:out std_logic_vector(3 downto 0);cout:out std_logic);end component;signal carryout: std_logic;begin u1:add4b port map(cin,a(3 downto 0),b(3 downto 0),s(3 downto 0),carryout);u2:add4b port map(carryout,a(7 downto 4),b(7 downto 4),s(7 downto 4),cout);end;3．library ieee--一位乘法器;6

use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity andarith is port(abin:in std_logic;din:in std_logic_vector(7 downto 0);dout:out std_logic_vector(7 downto 0));end;architecture one of andarith is begin process(abin,din)begin for i in 0 to 7 loop dout(i)<=din(i)and abin;end loop;end process;end;4．library ieee;--乘法運算控制器 use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity arictl is port(clk,start:in std_logic;clkout,rstall,ariend:out std_logic);end;architecture one of arictl is signal cnt4b:std_logic_vector(3 downto 0);begin rstall<=start;process(clk,start)begin

if start='1' then cnt4b<=“0000”;elsif clk'event and clk='1' then if cnt4b<8 then--小于8則計數，等于8則表明乘法運算已經結束

cnt4b<=cnt4b+1;end if;end if;end process;process(clk,cnt4b,start)begin if start='0' then if cnt4b<8 then clkout<=clk;ariend<='0';else clkout<='0';ariend<='1';end if;else clkout<=clk;ariend<='0';end if;end process;end;5．library ieee;--16位鎖存器 use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity reg16b is port(clk,clr:in std_logic;d:in std_logic_vector(8 downto 0);q:out std_logic_vector(15 downto 0));end;architecture one of reg16b is signal r16s:std_logic_vector(15 downto 0);

begin process(clk,clr)begin if clr='1' then r16s<=“***0”;elsif clk'event and clk='1' then r16s(6 downto 0)<=r16s(7 downto 1);r16s(15 downto 7)<=d;end if;end process;q<=r16s;end;6．library ieee;--8位右移寄存器 use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity sreg8b is port(clk,load:in std_logic;din:in std_logic_vector(7 downto 0);qb:out std_logic);end;architecture one of sreg8b is signal reg8:std_logic_vector(7 downto 0);begin process(clk,load)begin if clk'event and clk='1' then if load='1' then reg8<=din;else reg8(6 downto 0)<=reg8(7 downto 1);end if;end if;

end process;qb<=reg8(0);end;7．library ieee;--8位乘法器頂層設計 use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity mult8x8 is port(clk:in std_logic;start:in std_logic;a,b:in std_logic_vector(7 downto 0);dout:out std_logic_vector(15 downto 0);ariend:out std_logic);end;architecture struc of mult8x8 is component adder8b is port(cin:in std_logic;a,b:in std_logic_vector(7 downto 0);s:out std_logic_vector(7 downto 0);cout:out std_logic);end component;component andarith is port(abin:in std_logic;din:in std_logic_vector(7 downto 0);dout:out std_logic_vector(7 downto 0));end component;component arictl is port(clk,start:in std_logic;clkout,rstall,ariend:out std_logic);end component;

component reg16b is port(clk,clr:in std_logic;d:in std_logic_vector(8 downto 0);q:out std_logic_vector(15 downto 0));end component;component sreg8b is port(clk,load:in std_logic;din:in std_logic_vector(7 downto 0);qb:out std_logic);end component;signal gndint :std_logic;signal intclk :std_logic;signal rstall :std_logic;signal qb :std_logic;signal andsd :std_logic_vector(7 downto 0);signal dtbin :std_logic_vector(8 downto 0);signal dtbout :std_logic_vector(15 downto 0);begin dout<=dtbout;gndint<='0';u1:arictl port map(clk,start,intclk,rstall,ariend);u2:sreg8b port map(intclk,rstall,b,qb);u3:andarith port map(qb,a,andsd);u4:adder8b port map(gndint,dtbout(15 downto 8),andsd,dtbin(7 downto 0),dtbin(8));u5:reg16b port map(intclk,rstall,dtbin,dtbout);end;3．5八位乘法器仿真圖形 輸入波形圖

輸出波形圖

時序RTL電路

心得體會

@@@@@這個自己編去吧。。

參考文獻

⑴ 王愛英.計算機組成與結構.北京:清華大學出版社,2001.2 ⑵ 黃仁欣.EDA技術實用教程.北京:清華大學出版社,2006 ⑶ 曹昕燕，周鳳臣，聶春燕.EDA技術實驗與課程設計.北京:清華大學出版社,2006.5 ⑷ 楊亦華,延明.數字電路EDA入門.北京:北京郵電大學出版社,2003 ⑸ 鄒彥，莊嚴，鄒寧，王宇鴻《EDA技術與數字系統設計>北京:電子工業出版社,2008 ⑹ 潘松 ,黃繼業《EDA技術與VHDL》,北京,清華大學出版社,2006(7)潘松 ,黃繼業《EDA技術實用教程》,北京，科學出版社,2006

第四篇：單片機數碼管顯示課程設計

單片機數碼管顯示課程設計

目錄引言...............設計任務和要求.............1

2.1 設計目的............1

2.2 設計意義............1總原理圖及主要模塊的流程圖......1

3.1 總原理圖及元器件清單..............1

3.2 主要流程圖..........1性能測試與分析.............35 結論與心得..........4致謝...........4

參考文獻.............4

單片機數碼管顯示課程設計引言

從上世紀70年代第一批單片機問世，短短二三十年時間，單片機技術已經成為計算機技術的一個重要分支，廣泛運用到工業控制、儀器、儀表、消費產品，汽車、辦公自動化和通信等領域。因此，單片機技術已經成為電子、測控、自動化、通信等許多工科專業學生的必備技能。

我用AT89C51芯片來設計一個簡單的數碼管顯示。此設計給出了源代碼，通過仿真測試，其性能指標達到了設計要求。

關鍵詞：單片機，AT89C51,數碼管設計任務和要求

2.1 設計目的1.學習基本理論在實踐中綜合運用的初步經驗，掌握模擬電路設計的基本方法、設計步驟，培養綜合設計與調試能力。

2.了解AT89C51這個芯片的使用和性能指標測試方法。

3.培養實踐技能，提高分析和解決實際問題的能力。

2.2 設計意義

為了更好地熟悉和掌握單片機的基本功能和編程，掌握數碼管動態掃描顯示原理及實現方法。自我動態掃描顯示電路驅動程序的編寫方法。通過課程設計，達到理論與實際應用相結合，提高學生對微機硬件結構的軟件設計方法的理解，使學生能夠根據實際應用，初步實現硬件及軟件的設計，對硬件開發有更深層的認識，為今后打軟硬件開發，打下堅實的基礎。總原理圖及及主要模塊的流程圖

3.1 總原理圖及元器件清單

（1）我用Proteus 7 professional來畫出我設計的總原理圖，如圖3-1。

如圖3-1

此電路圖就用到AT89C51這個芯片，和一個數碼管。

3.2 主要流程圖（四號宋體加粗）

1.主程序的流程圖

圖3.2-1主流程圖

2.子程序的流程圖

圖3.2-2子流程圖性能測試與分析

主程序和子程序都存放在AT89C51單片機中。主程序的功能是：顯示數字。子程序的功能有：延時。程序代碼：

ORG 0000H；初始化

LJMP START；轉入主程序

ORG 0010H；初始化

START:

CLR P2.7；P2.7←00H

MOVR0,#00H；R0←00H

MOV R2,#10；R2←10

MAIN:

MOV DPTR,#TAB；DPTR←TAB

MOV A,R0；A←(RO)

MOVC A,@A+DPTR；A←((A)+(DPTR))

MOV P0,A；P0←(A)

LCALL DELAY；調用延時程序

INC R0；RO←(R0)+1

DJNZR2,MAIN；判斷

JMP START；循環

DELAY:;延時程序

MOV R3,#11

D1: MOV R4,#100

D2: MOV R5,#100

DJNZ R5,$

DJNZ R4,D2

DJNZ R3,D1

RET

TAB:

DB 00101000B;0

DB 11101011B;1

DB 00110010B;2

DB 10100010B;3

DB 11100001B;4

DB 10100100B;5

DB 00100100B;6

DB 11101010B;7

DB 00100000B;8

DB 10100000B;9

END

我用Proteus 7 professional 軟件來測試我設計的電路圖。當運行時，數碼管顯示0。如圖4-1。

圖4-1

當221ms后，數碼管顯示1。如圖

4-2.圖4-2

我的程序是一個循環的，一直到顯示9，之后又重新開始顯示0。在此不一一列出來。

為了能在實際在到應用，我用開發板來驗證我所設計的電路圖。其結果如下：

圖4-3顯示1

圖4-4顯示8

從仿真的結果可以看出，我的設計是滿足我設計的要求的。結論與心得

通過單片機課程設計，我不僅加深了對單片機理論的理解，將理論很好地應用到實際當中去，而且我還學會了如何去培養我們的創新精神，從而不斷地戰勝自己，超越自己。創新，是要我們學會將理論很好地聯系實際，并不斷地去開動自己的大腦，從為人類造福的意愿出發，做自己力所能及的，別人卻沒想到的事。使之不斷地戰勝別人，超越前人。同時，更重要的是，我在這一設計過程中，學會了堅持不懈，不輕易言棄。設計過程，也好比是我們人類成長的歷程，常有一些不如意，也許這就是在對我們提出了挑戰，勇敢過，也戰勝了，勝利的鐘聲也就一定會為我們而敲響。

這個設計過程中，我遇到過許多次失敗的考驗，就比如，我在軟件上仿真軟件上能實現其功能，但是把它寫進開發板就無法運行，我不停地找原因。最后我找到了答案，這樣我明白，做設計不但是軟件可以運行，用在硬件上一樣是那么重要的。我做的這個設計主要是用AT89C51這個芯片來實現，這個芯片具有很多優點，程序簡單易讀，結構清楚，最重要的是成本低。很適合我們學生用來學生。在做這個設計的過程中，我也了解到了自己的不足，在日后的學習中，我還需加倍努力學習。

參考文獻）

[1]梁炳東.單片機原理與應用。北京：人民郵電出版社，2009

[2]

[3]http://wenku.baidu.com/album/view/702db2c7aa00b52acfc7cae7

致謝（小三號 宋體 加粗）

在此次課程設計中，我遇到不懂的問題，老師和同學都幫我，讓我把問題順利地得到解決，最后完成此次課程設計報告。從中我學到了很多東西，在此，謝謝我的老師和同學，感謝你們在我遇到難題的時候幫我解答。

第五篇：數電課程設計計數式頻率計

計數式數字頻率計

1、control模塊

功能仿真

時序仿真

Counter100模塊

功能仿真

時序仿真

Counter10模塊

功能仿真

時序仿真

Code1模塊

功能仿真

時序仿真

數字頻率計頂層邏輯圖

總模塊功能仿真

總模塊時序仿真