第一篇：Allegro 心得

1． 如何察看已加測點及百分率？

命令routeTstprepTestpin Check

出現Test check窗口，選擇Test Point Dist and Padstack Check即可出現結果。

2． 拉線時不能自動切換到所在層，這是為何？

命令SetupUser Preferences 將第一項acon_route_on_active_subclass的鉤去掉即可。

3． Routekeepin&packagekeepin

小板子20mil,大板子40mil.做負片時gnd的anti etch寬度為小板子20mil,大板子40mil.VCC的anti etch 的寬度為小板子40mil,大板子80mil

4.蛇形線的走法

先將線彎曲為蛇形，再通過slide命令調整。調整時右邊control窗口的options中的max 45len調為4.0。bubble 為off.將線調為蛇形即可。線的間距至少為線寬的2倍。

4． 替換Via的方法

將新的via文檔拷到當前目錄下，命令ToolsPadstackReplace,按窗口命令操作即可。

5． 設定Constraints area步驟

Setup Constraints

點Areas框中的Add.右邊Control框下Options中的Active Class and Subclass分別選 BARDGEOMETRY和CONSTRAINTS_AREA.選好后在板上劃出設定的區域。劃好后點擊Cnstraints 窗口中Areas下的Attach property,shapes…,點擊框線，設定設置即可。這種設置很有用，對于局部走線可以改變走線規則，方便走線。

6． 加料號操作步驟

打開silk_top,或silk_bot,Addtext.Class為Board geometry,Subclass為SILKSCREEN_TOP,或SILKSCREEN_Bottom.將料號寫在合適的位置。

7． 注意！netin 時要用or2a.exe先做轉換

給的新的板子附帶的*.NET文件，先重命名為orcad.dat.再用or2a.exe轉換。

8.注意檢查是否還有沒Place的零件。命令為ToolsReport 下的Unplaced Components.9．整理文字面時的矩形框的屬性為，BOARD GEOMETRY, 子屬性為SILKSCREEN_TOP/BOT,文字也同

10．文字面中光學測點的U*可刪除。

11．修改零件的pad 外形的方法。

Toolspadboundary選Pin, 并選相應的層。修改pad 到要的形狀。

12．更換板層的方法

先在Setupcross section 里將層互換。但只這樣出圖時不會顯示。可在manufactureartwork里顯示一個相同屬性的層（如in1&top,sgnd&svcc）,在displaycolor and disibility將要改的層的設置與顯示層相同。再在manufactureartwork里點要設置層面上，并點右鍵，點match display,即可。另一層設置同上。

13.Edit/propertyfind 內選net,點more,選property.將要選的線束的屬性ECL改為TRUE.然后在Tools/report里選不同的ECL，就可以輸出net的長度。

第二篇：allegro心得體會

ALLEGRO學習心得

軟件版本：

Allegro SPB 15.5 一．原理圖 1．建立工程

與其他繪圖軟件一樣，OrCAD以Project來管理各種設計文件。點擊開始菜單，然后依次是所有程序--Allegro SPB 15.5--Design Entry CIS，在彈出的Studio Suite Selection對話框中選擇第一項

OrCAD_Capture_CIS_option with capture，點擊Ok進入Capture CIS。接下來是File--New--Project，在

彈出的對話框中填入工程名、路徑等等，點擊Ok進入設計界面。

2．繪制原理圖

新建工程后打開的是默認的原理圖文件SCHEMATIC1 PAGE1，右側有工具欄，用于放置元件、畫線和添加網

絡等等，用法和Protel類似。點擊上側工具欄的Project manager（文件夾樹圖標）進入工程管理界面，在這里可以修改原理圖文件名、設置原理圖紙張大小和添加原理圖庫等等。1）修改原理圖紙張大小：

雙擊SCHEMATIC1文件夾，右鍵點擊PAGE1，選擇Schematic1 Page Properties，在Page Size中可以選擇單 位、大小等；

2）添加原理圖庫：

File--New--Library，可以看到在Library文件夾中多了一個library1.olb的原理圖庫文件，右鍵單擊該

文件，選擇Save，改名存盤； 3）添加新元件：

常用的元件用自帶的（比如說電阻、電容的），很多時候都要自己做元件，或者用別人做好的元件。右鍵

單擊剛才新建的olb庫文件，選New Part，或是New Part From Spreadsheet，后者以表格的方式建立新元

件，對于畫管腳特多的芯片元件非常合適，可以直接從芯片Datasheet中的引腳描述表格中直接拷貝、粘

貼即可（pdf格式的Datasheet按住Alt鍵可以按列選擇），可以批量添加管腳，方便快捷。4）生成網絡表（Net List）：

在畫板的時候需要導入網絡表，在這之前原理圖應該差不多完工了，剩下的工作就是查 缺補漏。可以

為元件自動編號，在工程管理界面下選中.dsn文件，然后選 Tools--Annotate，在彈出的對話框中選定

一些編號規則，根據需求進行修改或用默認設置即可。進行DRC檢測也是在生成網絡表之前的一項重要工

作，可以避免出現一些不必要的設計錯誤。DRC之后可以嘗試去生成網絡表了，還是在工程管理界面下，選Tools--Create Netlist，可以在彈出的對話框中選擇網絡表的存放路徑，其他默認設置即可，生成網

絡表的過程中如果出錯，可以通過Windows--Session Log查看出錯的原因，比如說有元器件忘了添加封裝

等。

5）更新元件到原理圖：

當元件庫中的某個元件修改后需要原理圖也同步更新時，可以不必重新放置元件（萬一有100個或更多該

元件豈不是要瘋了），在工程管理界面下，雙擊Design Cache文件夾，選中剛才修改的元件，右鍵單擊選

擇Update Cache，一路yes下去即可將原理圖中該元件全部更新。

6）一些細節：

畫原理圖時的放大和縮小分別是按鍵“i”（Zoom In）和“o”（Zoom Out）和Protel有所區別；在創建

元件封裝的時候，除了GND可以同名以外，不能有其他同名的管腳，否者報錯，不過貌似報錯也沒有影響，因為打開OrCAD自帶的元件庫時（比如Xilinx的FPGA），也有除GND外的同名管腳；添加網絡標號的快捷

鍵是“n”，不過在OrCAD中網絡標號無法復制，記得Protel中是可以通過復制已有的網絡標號來添加新的

網絡標號的。二．PCB 1．建立電路板

首先是打開PCB編輯器——開始--所有程序--Allegro SPB 15.5--PCB Editor，在彈出的對話框中選擇

Allegro PCB Design 610（PCB Design Expert），然后點擊Ok進入PCB編輯器。接下來就是利用向導建立

電路板了，包括確定板子的大小、層數、形狀等等參數，用向導比較方便。點擊File菜單，選擇New，在

彈出的對話框中的Drawing Type選擇Board（wizard），然后確定文件名，存盤路徑等，最后點Ok進入向

導。在Import Data這一步可以一路Next下去，用默認的參數就行。到了Parameters，首先可以選擇畫板

時使用的單位（Select the units for board drawing），即用的是mil、mm或是其他，這個根據個人習

慣了，一般選mil；接下來是選擇圖紙大小（Drawing size，注意不是板子的大小）；第三項是選擇圖紙 的坐標原點（是在左下角還是在中心，之后可以更改），可以選擇中心作為坐標原點，這個根據需求而定

。設置完后點擊Next，接著設置其他Parameters。設置格點大小（Grid spacing）為10mil，設置走線層

數（Etch layer count）為2（2層板），然后又是一路Next，直到Custom Data的Spacing Constraints（距離參數限制）。在這里設置最小線寬（Minimum Line width）、最小線間距（Minimum Line to Line spacing）、走線到焊盤的最小間距（Minimum Line to Pad spacing）和焊盤的最小間距（Minimum Pad to Pad spacing）均為8.00mil，Default via padstack選擇via，之后點擊Next。此時選擇PCB的外形為 Rectangular board（矩形），點擊Next進入矩形PCB的參數設置界面，主要設置的是板子的寬（Width）

和高（Height）以及一些限制區域，包括布線允許區域與板子邊框的距離和允許擺放元件區域與板子邊框 的距離（可以分別設置為50和100mil），設置完成后Next，最后點Finish，這一步大功告成。

2．導入網絡表

接上一個步驟，將網絡表導入到剛建好的PCB中。在此之前還有一個很重要的工作要做，就是指定PCB封裝 的路徑。記得在畫原理圖時僅僅只是在元件屬性中填了元件的封裝名，還沒告訴Allegro元件的PCB封裝在

何處，不指定封裝路徑的話，導入網絡表的時候將會出錯。點擊Setup--User Preferences，在彈出對話

框中的Categories中選中Design_paths，分別為padpath和psmpath指定路徑，即將PCB元件封裝路徑添加

到padpath和psmpath中，以告知Allegro從你指定的路徑尋找封裝。Allegro的一個PCB元件封裝會包含幾

個文件（有些是網絡表必須的，有些不是），而不像Protel那樣一個PCB元件庫文件可以包含許多的元件

封裝。如何獲得元件的PCB封裝呢，老辦法，自己做或是直接用別人做好的。有牛人為Allegro專門做了一

個PCB封裝生成器——FPM（Footprint Maker，目前版本是0.0.8.0），可以生成絕大數常用的PCB封裝，十分好用（真是造福道上兄弟們的壯舉）。用FPM選好你需要的封裝，Make一下，封裝就自動做好了，之

后還會自動將做好的封裝用Allegro打開，便于檢查生成的封裝對不對。封裝準備好了，可以開始往PCB中

導入網絡表，點擊File--Import--Logic，在Import directory中指定在原理圖部分生成的網絡表文件路

徑，其他設置使用默認值即可，點擊Import Cadence即可導入網絡表。導入失敗的話可以通過log文件查

看出錯原因，改正錯誤后重復剛才的過程，直到成功導入網絡表。3．放置元件

成功導入網絡表之后，可以開始放置元件。點擊菜單Place--Quickplace，在彈出的對話框中使用默認設

置，點擊Place按鈕即可完成元件的放置。如果遇到有未成功放置的元件，在Place按鈕上方將出現未成功

放置的元件計數，形如：Unplace symbol count：4。通過點擊右側的Viewlog查看有那些元件未成功放置

。例如PCB元件封裝缺少焊盤將導致放置失敗，通過修改封裝之后再次重新放置即可。4．布局

現在可以根據實際需求在PCB上擺放元件，此時的元件基本上都放在了板子的外邊，并且有密密麻麻的飛

線（Rats）。為了能更好的擺放元件，可以暫時將飛線去掉，方法是點擊工具欄中的Unrats All按鈕即可，恢復的方法是右側的Rats All按鈕。要移動元件時，必須先點擊工具欄中的Move按鈕或使用Shift+F7，進入“移動”命令模式，同時在界面右側控制面板中的Find標簽中勾選Symbols，然后單擊想要移動的元

件，移動鼠標（元件跟著鼠標移動）至新位置，再次單擊鼠標完成放置。此時仍處在Move命令模式下，用

同樣的方法可以直接移動別的元件，按F2或右鍵菜單Done均可退出Move命令模式（回到Idle模式）。元件 的旋轉比較有意思，在移動元件的時候，右鍵選擇Rotate，元件中心與鼠標指針拉出一條線，此時用鼠標

指針以元件中心畫圈，元件跟著開始旋轉，轉到合適的位置單擊鼠標即可確定擺放的方向。布局的時候可

以直接從原理圖中直接定位某個元件，因為開始的時候元件都是堆在一塊了，即設置原理圖到PCB的交互

。方法是在Orcad Capture CIS中選擇菜單Options--References，在Miscellaneous標簽下勾選Enable Intertool Communication即可。當在原理圖中選擇某個元件后，在PCB中將直接能定位到該元件上（必須

是在Idle模式下）。有時候需要把某個元件放在底層，方法是點擊菜單Edit--Mirror，進入該命令模式，然后點擊想要放到背面的元件即可。5．布線

初次使用Allegro畫PCB感覺很不習慣（可能是因為習慣了Protel的緣故），例如其放大和縮小PCB快捷鍵

不是PageUp和PageDown了，而是F10和F11；再如在Protel中移動PCB圖紙可以用鼠標滾輪（上下移動）或

是Shift加鼠標滾輪（左右移動），或是鼠標右鍵或中鍵按住不放亦可，在Allegro中，只剩下按住鼠標中

鍵還好使，或是使用方向鍵。當然這些都可以通過相關設置改成自己習慣的方式，“Cadence系統是一個

比較開放的系統，它給用戶留了比較多的定制空間”。還有一個比較不習慣的地方就是顏色的設置，因為

默認設置實在是太爛，必須改了才看得慣（否則將會崩潰）。點擊工具欄中的Color按鈕或Ctrl+F5或是菜

單Display--Color/Visibility，在彈出的對話框中可以看到，Allegro將顏色設置分了好幾個Group，根

據個人習慣分別設置，例如Stack-Up中，可以設置Top（頂層）或Bottom（頂層）的Pin（管腳）、Via（過孔）和Etch（走線）為紅色和藍色（Protel中的默認的顏色設置）；Geometry中設置Skillscreen_Top（頂層絲印）為黃色；Components中設置Skillscreen_Top的Ref Des（元件的標號）一欄的顏色為黃色。

經過一番設置之后，才能感覺比較友好，開始布線??點擊菜單Route--Connect或是快捷鍵F6即可，可以

在右側控制面板中隨時更改線寬。在布線的時候通過右鍵菜單Add Via命令來隨時添加過孔，讓布線穿梭

于頂層和底層之間。還還有一個不習慣的地方，焊盤（帶孔的）和過孔都是實心的（何以能稱之為“孔”），為了是“孔”，點擊菜單Setup--Drawing Options下的Display標簽，選上Display plated holes即 可。布線的時候自動推擠布線，很不錯，另外，可以根據需求設置一些規則約束，點擊Setup--Constrains，在彈出的對話框中點擊Set standard value按鈕可以設置焊盤間距、線寬等參數。

6．制板

制板就是給PCB生產商提供Gerber文件讓其把板子給洗出來（類似于洗照片，Gerber文件類似與底片）。在出Gerber之前還必須做一些必要的檢測工作，比如封裝有沒有畫錯（主要檢查對象），有無未連接的網

絡等等??不仔細檢測的話到時候極有可能會欲哭無淚的。發現PCB封裝錯了，修改之，然后在PCB中更新

改好的封裝，Place--Update Symbols，在Package symbols中選上需要更新的封裝，選好之后還要選上

Update symbol padstacks，最后點擊Refresh即可。另外如果打開了On-line DRC（在規則約束中，默認

是打開的），也需要特別留意一下出現DRC不過的地方，必要的話也要改之。一切無誤之后，可以給PCB鋪 銅，在鋪銅前可以對鋪銅的參數進行設置，點擊菜單Shape--Global Dynamic Params，在Shape fill 標

簽頁中的Dynamic fill選項選擇Smooth平滑填充，打開Void controls標簽頁，Artwork format選擇 Gerber RS274X。然后，點擊菜單Shape--Rectangular（輔矩形），此時可以在右側控制面板的Option中

設置要鋪銅的層，并選擇鋪銅對應的網絡，鋪完之后記得刪除鋪銅死區，Shape--Delete Islands。

至此，畫板的工作算是完成了，可以出Gerber了。點擊Manufature--Artwork，在彈出對話框中打開

General Parameters標簽，Device type選擇Gerber RS274X，Format中 Integer places：3，Decimal places：5，然后打開Film Control標簽，添加完成所需的film，一般兩層板的話需要TOP（頂層走線層）、BOTTOM（底層走線層）、SOLDERMASK_TOP（頂層阻焊層）、SOLDERMASK_BOTTOM（底層阻焊層）、SKILL_TOP（頂層絲印）和SKILL_BOTTOM（底層絲印），添加完所需的底片文件后，設置Undefine line width為8（不知道為何是這個值），其他設置使用默認值，最后點擊Create Artwork即可，同樣可以通過

Viewlog按鈕查看在生成Gerber文件時的相關記錄

第三篇：Allegro學習總結0523

1、Allegro軟件快捷鍵自定義功能非常好用，例如：通過輸入命令：alias F zoom in就表示定義F鍵功能是zoom in，個人感覺要比PADS使用起來方便。用這種方法創建的快捷鍵是不能保存的，可以在創建時同時錄制腳本，以腳本方式保存快捷鍵。

2、Allegro的腳本錄制功能根PADS宏命令功能很相似。

3、Allegro的熱焊盤定義：如果平面層采用負平面，定義熱焊盤時必須定義Thermal Relief和Antipad層。創建焊盤過程與xpeditional創建焊盤過程難易程度差不多。

4、Allegro使用坐標命令繪制電路板板框方法實現起來比較方筆(在輸出窗口中輸入坐標值)

5、Allegro的約束管理器功能和使用方法根xpeditional極為相似。

6、Allegro中具有按照區域擺放元件功能：為便于區分模擬、數字電路，精確定位元件布局，可將電路板劃分為若干個區域，Allegro將這些區域稱為Room。創建好Room區域后，為每個器件分配這些區域，使用快速放置方式，把元件按照Roo區域來進行放置，可以準確、快速、高效的進行器件的放置，而PADS軟件沒有該功能（PADS可以安裝REFDES參考位號順序進行放置元件）。

7、Allegro的區域規則很好但是PADS沒有區域規則，Xpedition具有區域規則功能。

8、Allegro中元件的對齊是參照鼠標放置在哪個元件上，就依據該元件為基準進行對齊，然而PADS軟件是依據鼠標最后選擇的元件為基準進行對齊。

9、Allegro中可以刪除走線中的一小段、也可以實現移動走線中的一小段線，PADS軟件中沒有該功能。

10、Allegro學習中布線章節內容：

1、設置布線格點

2、添加連接線

3、布線命令下的Option控制面板設置

4、添加過孔和過孔的選擇

5、設置盲埋孔

6、Bubble布線方式

7、Working layer Mode

8、走線基本操作—Slide/Delay Tune/Custom Smooth/Delete/Cut option

9、布線扇出

10、群組布線

11、自動布線

12、Differential pairs

13、設置查分規則

14、查分約束說明1—7

15、布線優化Gloss

16、Via Eliminate/line smoothing/centering lines/improve line entry/line fattening/converting corners/

11、Allegro可以對指定區域內的元件進行命名，PADS軟件沒有該功能。

12、Allegro中可以手動命名元件編號，然后PADS軟件只能在ECO模式下才可以對元件重新命名。

13、Allegro可以實現使用不同的 顏色顯示不同的層面的Rat(飛線)。

14、Allegro可以實現對相同的零件復制Fanout。

15、Allegro可以實現直接點選元件，即時顯示該物件的Constraints設定。

16、Allegro在創建封裝放置焊盤時是否有陣列功能？

17、Allegro中設置焊盤參數時，也是支持復制該層焊盤參數粘貼到其它層上，PADS VX1.2版本才支持該項功能。

18、Allegro中修改元器件管腳名稱時使用起來不是很方便。

19、Allegro中格點設置、顏色、圖框大小等參數都可以通過使用Script錄制命令后，然后在ENV中使用alias來進行定義快捷鍵，重啟allegro后快捷鍵就可以生效使用。20、Allegro中焊盤庫文件組成：Flash(熱風盤)、Shape(特殊形狀焊盤)、anti-pad(隔離焊盤)以及Regular pad(常規焊盤)，焊盤、絲印文字、圖形和邊界區域，就組成了pcb封裝庫文件。

21、Allegro的封裝庫組成文件比較多，非常復雜，初學者可能會感到困惑，PADS庫結構就比較簡單易懂、易學習。

22、Flash庫：包含文件（.fsm，.dra）,flash symbol;Shape銅皮庫：包含文件（.ssm,.dra），Shape symbol；Mechanical symbol機械圖形庫:包含文件（.bsm、.dra）；format symbol:包含文件有（.osm,.dra），表格圖形庫；package symbol:包含的文件（.psm,dra），元件封裝庫；

23、Allegro中在焊盤創建編輯器中修改焊盤后，執行update to design,這樣只是對當前設計進行更新，不保存焊盤庫文件，修改內容影響標準庫，如果需要更新庫中相應的當前文件，需要執行先update to design,然后再保存。

24、Allegro中設置走線及擺放零件區，在Board Geometry?dimension中繪制走線區（route keepin）,緊張布線區，Package keepin(擺零件)、禁止擺放區。

25、Allegro中設置format symbol、mechical symbol/flash symbol/package symbol/shape，都在執行file?new symbol來產生***.*sm文件，點擊保存生成***.dra文件，即封裝文件。

26、支持在BGA區域中設置在manutacturing的NO_Probe_bottom層添加相應的控制區域，禁止在bottom層添加測試點。支持預覽封裝庫的3維視圖！

27、Allegro16.5新增加功能：Associative,dimensioning,status bar updates、3D View update,intelligent PDF output,databaselocking,Downrev to16.3,zoom button in pick dialog.28、Allegro中輸出光繪文件時，各層需要顯示輸出的內容的設置方式和PADS軟件有很多大差別，要比PADS軟件輸出gerber文件復雜很多，不利于初學者學習。另外一種方法是通過導入模板文件的方法來輸出artwork文件，這種方法操作比較簡單，但是要求層數要相匹配，否則無法正常導出光繪文件。

29、在PCB中按照room屬性進行元器件布局，在orcad原理圖中元器件整體編輯修改，添加room屬性，然后生成網表導入到PCB環境中去；在PCB環境中使用Place?quick place->place by room進行元件放置。

30、Allegro約束管理器中Physical（物理規則）是設置線寬的，右鍵->create physical cset

31、Allegro約束管理器中Space規則設計個人覺得比xpedition中的ces設置麻煩。

32、區域約束規則設置：主要設置線寬和線間距，33、Allegro中show element命令非常好用，能清楚方便的顯示出要查看對象的信息。

第四篇：allegro學習問題總結日志

Allegro 初學習問題總結

1.0 基本功能及常應用..................................................................................................................................2 1.1 制作一個板子，對于邊框要考慮實際的應用，這時需要將邊框做成弧形，以免傷手。如圖下............................................................................................................................................................2 1.2 分割覆銅圖解..................................................................................................................................3 1.3 ALLEGRO PCB制版，遇到的問題？........................................................................................5 1.3.1焊盤制作................................................................................................................................5 1.3.2 原點定義...............................................................................................................................6 1.4.1布局與布線以及細節問題....................................................................................................7 1.5快捷鍵 設置。.................................................................................................................................9 1.6 z-cope 覆銅.....................................................................................................................................11 1.7 網絡屬性的修改............................................................................................................................12 1.71 引腳網絡屬性的修改。....................................................................................................12 1.72 shape網絡屬性的修改。.....................................................................................................12 1.9 DRC 處理......................................................................................................................................13 1.91 對于out of date shape 錯誤如何修改................................................................................14 1.10 BGA布線設置規則.....................................................................................................................14 2.0 Cadence layout布局布線常見問題詳解............................................................................................18

丁輝---2010.6.4--

1.0 基本功能及常應用

1.1 制作一個板子，對于邊框要考慮實際的應用，這時需要將邊框做成弧形，以免傷手。如圖下

可以吧直角轉換為圓弧角！選擇后點擊兩邊即可。

選擇Fillet 之后，在畫的長方形兩邊，點擊下就可以形成一個弧形，弧形的大小在OPTION 里面設置。

1.2 分割覆銅圖解

1.3 ALLEGRO PCB制版，遇到的問題？

1.3.1焊盤制作

1.制作焊盤時要根據具體尺寸來，在命名時要能夠一看就知道什么樣的焊盤。2.在制作封裝時候：

a)如果要引用自己的做的焊盤，一定要在建package sysbol 的面板中設置好自己焊盤以及封裝的路徑，焊盤和封裝各用一個文件夾裝起來，避免混亂不清。（這個路徑一定要設置對，如果你做了一個封裝，用了別個庫的焊盤，此時也應該把另一個庫的焊盤路徑設置出來）

b)封裝做完后：一個要確定 做的器件的名稱，不然你在PCB調入網絡表的時候就調不進去。

在這里面設置焊盤的路徑，以及封裝的路徑。有熱風焊盤的時候，也需要添加到里面去。

1.3.2 原點定義

還有要對說做的期間進行定位，就是確定原點。若沒確定原點就會在PCB調入時，點擊器件就會跑的很遠。

下面的是原點，如何確定原點，就是已經做好的封裝的中心左邊值是多少，就在上面的 填入坐標值。做封裝的時候在放焊盤的時候，一定要從編號1放，也不能缺號，不然你就在調入網絡表的時候就會顯示沒有發現 焊盤的號碼！

1.4.1布局與布線以及細節問題

1.在布局前設置層次板時，根據需求設置層次，若有多個電源或者信號干擾很大時就采用多層。

2.在畫封裝時，用ADD line 畫絲網印。不要用shape add。。如圖

3.這樣做的后果會把封裝看不清楚。這在覆銅的時候用。4.設置過孔、定位孔、要選擇 通孔類型，做過孔的時候鉆孔需要灌錫(plated)。在做定位孔(non-plated)時不要要灌錫。

過孔做好后，在setup 里面選擇constrains

將才做的過孔添加進來，放在右邊。

在畫PCB板得時候，雙擊兩下，就會出現通孔！

在布線的時候，線進入焊盤一定要只要從口進入。還有如果，板子上出現小三角形符號，說明top 與bottom這兩層的導線 就是布得線沒有分top 與 bottom。布線時 頂層與底層的線要設置的不一樣。便于查看。

1.5快捷鍵 設置。

將快捷鍵腳本或者顏色腳本添加到文件夾，D:CadenceSPB_15.5.1sharepcbtextscript 中后，在flie 里面選擇 script

在library 里面選擇才添加的文件。Replay,Ok 就可以運行了。

1.6 z-cope 覆銅

方法如下，（1）選擇方框

控制欄選擇要覆銅的層次，再選擇solid.畫好后，選擇地GND1 就完成覆銅。（2）

選擇create dynamic shape 采用動態覆銅。

1.7 網絡屬性的修改

1.71 引腳網絡屬性的修改。

1.72 shape網絡屬性的修改。

1.8 布線完成后工作準備。

器件重新排列序號

Logic-auto rename refdes-rename 器件標號字體大小設置 Setup-text size 刪除孤島

Shape-delete island 坐標文件輸出

File-export-placement 機械圖輸出

File-export-Dxf Gerber文件生成（1）設置圖紙大小（2）設置屬性（3）設置動態覆銅參數及 artwork format

Shape –global dynamic shape parameters 中選擇 smooth 自動填充 挖空

viod control 里面選擇Gerber 類型 里面選擇gerber rs274 】

1.9 DRC 處理

對于一般出現的錯誤，需要去查找錯誤的一些信息，用很廣，也可以看元件以及管教網絡等屬性。

然后在控制面板選擇DRC，這工具范圍對于ic封裝放置后出現很多DRC

引起這種原因是，間距設置規則的問題！需要在set SMD TO SMD 間距大小。

1.91 對于out of date shape 錯誤如何修改

1.10 BGA布線設置規則

1.首先得設置線間距

2.3.還得選擇shape框，畫框時得在 給BGA畫一個外

這個SUBclass,畫好BGA的外區域框后，惦

記editproperties,要

里面的選擇shape4.，設置布線規則后，在回到設置規則里面。

選擇ASSIGNMENT TABLE

選

擇

就OK了。

布線的時候，電源層需要畫一條分割線，講內部電源包起來，還要與底層保持一個間距形成電壓差，能夠有效去除電磁干擾 2.0 Cadence layout布局布線常見問題詳解

1． 怎樣建立自己的元件庫？

建立了一個新的project后，畫原理圖的第一步就是先建立自己所需要的庫，所采用的工具就是part developer.首先在建立一個存放元件庫的目錄（如mylib），然后用寫字板打開cds.lib，定義： Define mylib d:boardmylib(目錄所在路徑).這樣就建立了自己的庫。在Concept_HDL的component－>add，點擊search stack，可以加入該庫。

2． 保存時Save view和Save all view 以及選擇Change directory 和不選擇的區別？

建立好一個元件庫時，首先要先保存，保存盡量選擇 save view。在concept-HDL中，我們用鼠標左鍵直接點擊器件后，便可以對器件的外形尺寸進行修改，這時如果你再進入part developer做一些修改后，如果選擇save all view會回到原來的外形尺寸，而選save view 會保留改動后的外形。

3． 如何建part庫，怎么改變symbol中pin腳的位置？

在project manager中tools/part developer可建立，選擇庫并定義part name，在symbol中add symbol，package中add package/addpin，依次輸入pin： package中：

a，Name : pin’s logical name不能重復

b，pin : pin的標號，原理圖中backannotate后相應的標號 c，pin type: pin腳的類型（input，output等，暫可忽略）d，active：pin的觸發類型 high(高電平)，low（低電平）e，nc：填入空腳的標號 f，total：此類型的所有pin腳數 g，以下暫略 symbol中：

a，logical name：對應package中的name b，type：對應package中的type c，position：pin腳在器件中位置（left , right , top , bottom）

d，pintext：pin在器件中顯示的name（對應package中的pin，但可重復，比如package中 的gnd1和gnd2都可設為gnd）e，active：對應package中的active

修改：用part developer打開要修改的器件，*選擇edit/restrict changes（若不選擇，則器件被保護，修改后存盤無效），一般修改：

a，package中相應pin的標號和name b，pin的active類型

c，symbol中各pin腳的順序（pin腳的順序在第一次存盤后再次打開會被改變，對于較多

pin腳的器件，如232pins，修改較繁瑣，故盡力保證的一次的成功率。pin腳在器件中的排列順序是根據symbol中的順序而定，故symbol中pin腳的順序一定要正確，若有錯需修改，選中pin按ctrl鍵配合上下鍵標可移動pin腳位置。

4． 畫電原理圖時為什么Save及打包會出錯？

當保存時出錯，主要原因可能是：所畫的信號線可能與元件的pin腳重合，或信號線自身重合；信號線重復命名；信號線可能沒有命名；在高版本中（版本14.0以上）中，自己所創建的庫不能與系統本身帶有的庫名字相同；建庫時，封裝原件的管腳個數與原件庫的管腳個數不同。打包時會出錯的原因則有可能是所做的封裝類型與元件不匹配（如pin腳的個數，封裝的類型名等。

5． 在電原理圖中怎樣修改器件屬性及封裝類型？

在菜單Text下拉菜單中選擇Attribute特性，然后點擊器件，則彈出一Attribute 窗口，點擊Add按鈕，則可以加入name ,value,JEDEC_TYPE(封裝類型)等屬性。

6． 如何在Pad Design中定義Pad/via？及如何調用*.pad？

在pad design中，建立pad 時，type選single類型，應該定義下面幾層的尺寸：begin layer（有時是end layer）, soldermask和 pastemask。建立Via時，type一般選through，定義drill hole 的尺寸 和所有的layer層（注意定義thermal relief和anti pad）以及soldermask。一般Pastemask和Regular一樣大，soldmask比layer的尺寸大幾個Mil，而thermal relief和anti pad比regular pad的尺寸大10Mil以上。

7． 做封裝庫要注意些什么？

做封裝既可以在Allegro中File－>New－>package symbol，也可以使用Wizard（自動向

導）功能。在這個過程中，最關鍵的是確定pad與pad的距離（包括相鄰和對應的pad之間），以確保后期封裝過程中元器件的Pin腳能完全的無偏差的粘貼在Pad上。如果只知道Pin的尺寸，在設計pad的尺寸時應該比Pin稍大，一般width大1.2~1.5倍，length長0.45mm左右。除了pad的尺寸需特別重視外，還要添加一些層，比如SilkScreen_top和Bottom，因為在以后做光繪文件時需要（金手指可以不要），Ref Des也最好標注在Silkscreen層上，同時注意絲印層不要畫在Pad上。還應標志1號pin腳的位置，有一些特殊的封裝，比如金手指，還可以加上一層Via keep out，或者route keep out等等，這些都可以根據自己的要求來添加。操作上要注意的是建好封裝后，一定不要忘了點擊Create symbol，不然沒有生成*.psm文件，在Allegro就無法調用。

8．為什么無法Import網表？

在Allegro中File選項中選Import―――>logic，在import logic type選HDL－concept，注意在Import from欄確認是工作路徑下的packaged目錄，系統有可能自動默認為是physical目錄。

9．怎么在Allegro中定義自己的快捷鍵？

在allegro下面的空白框內，緊接著command>提示符，打入alias F4(快捷鍵)room out（命令）。或者在Cadence 安裝目錄/share/pcb/text里有個env文件，用寫字板打開，找到Alias定義的部分，進行手動修改既可。

10．怎么進行疊層定義？在布線完成之后如何改變疊層設置？

Cross-section。如果想添加層，在Edit欄選Insert，刪除為del，材料型號，絕緣層一般為FR-4，Etch層為Copper，層的類型，布線層選Conductor，鋪銅層為Plane，絕緣層為Dielectric，Etch?在Allegro中，選Setup-Subclass Name分別為Top，Gnd，S1，S2，Vcc，Bottom。

Film Type一般選擇Positive，plane層選擇Negative。如果布線完成之后，發現疊層設置需要改動。比如原來設置的為3，4層是plane層，現在需要改為2，5層，不能簡單的通過重命名來改變，可先在2，5層處添加兩層plane層，然后將原來的plane層刪除。

11．為什么在Allegro布局中元器件在列表中不顯示或者顯示而調不出來？

draw?首先確定Psmpath，padpath的路徑有沒有設置，如果沒有設置可以在Partdevelop里設置，或者在env文件中手動添加。也有可能器件在列表中存在，但是無法調出，可檢查該器件所用到的*.pad文件及封裝庫文件*.dra,*.psm是否存在于你的工作目錄×××/physical里。另外還有一種可能就是頁面太小，不夠擺放器件，可以在setup-size中調整。

12．為什么器件位置擺放不準確，偏移太大？

主要是因為Grids設置的問題，可在setup－grids中將每一層的Etch及Non－etch的grids的X、Y的spacing間隔調小。對于一些對位置要求比較嚴格的器件，比如插槽，金手指等用于接口的元器件，則應該嚴格按照設計者給定的位置尺寸，在命令行里用坐標指令進行定位。如：x 1200 3000。

13．怎樣做一個Mechanical symbol，以及如何調用？

new，在drawing type中選擇Mechanical?Allegro中File-symbol。主要是為了生成PCB板的外框模型，在這里面雖然也可以添加pad，但是沒有管腳對應關系。Mechanical symbol 完成以后，生成*.dra文件。在Allgro中調用時，選擇by symbol―>mechanical。注意右下角的library前面的勾打上。

14．在布局后如何得到一個整理后的所有元件的庫？

如果嫌physical目錄下各類文件過分繁冗，想刪除一些無用的文件，或者只有一個*.brd文件，想獲取所有的元件及pad封裝庫的信息，可以采用這種辦法：將*.brd另存在一個新的目錄下，在File－>選export－>libraries，點中所有選項，然后export，即可在你的新目錄下生成所有的*.pad,*.psm,*.dra文件。

15．如何定義線與線之間距離的Rule？

我們以定義CLK線與其它信號線之間的距離為例：

在Allegro中：setup－>constraints，在spacing rule set中點set values。首先add一個constraint set name，比如我們取名為CLOCK_NET，然后就在下面定義具體需要遵守的規則。

比如line to line 我們定義為10 mil。接著在allegro主窗口的edit菜單下選擇properties，會跳出你的Control工具欄，在find by name 中選擇net，在右下角點擊more。在新彈出的窗口的列表中選擇你所想規定的CLK線，如CK0、CK1、CK2等等，確定右邊的selected objects中以選中所有的線，點Apply。又會出現一個新窗口，在左邊的available properties中選擇NET_SPACING_TYPE，在左邊給它賦值（名字隨意），比如CLK。回到setup－>constraints，在剛才set values的下面點擊Assignment table，即可將所定義的規則賦給所選用的net。

在Specctra中，可先選中所要定義間距的信號線（select —>nets－>by list），然后在rules中選selected net－>clearance,在該窗口可定義一系列的布線規則，比如要定義線與線之間的間距，可在wire－wire欄定義，注意，當點Apply或者OK之后，該欄仍然顯示－1（意思是無限制），只要看屏幕下方的空白欄，是否有定義過的信息提示。

16．為什么在Allegro中畫線不能走45度角？

在control控制欄的line lock中，可將90改為45，如果想畫弧線，可以將line改為Arc。

17．如何在CCT中定義走線最大最小距離？

同上面定義間距的方法類似，在選中所要定義的線之后，rules－>selected net－>timing，則可以在minimum length和maximum length中定義走線的最長最短長度限制，也可以用時間延遲為限制來定義。還有一種方法就是在Specctra Quest中提取某一根信號線的拓補結構作為模型，在里面定義各段導線的長度限制，然后生成rule文件，可以約束相同類型信號線的走線。

18．在CCT中如何進行一些保存讀盤操作（顏色設置、規則保存）？

在Specctra里，可用file－>write－>session來保存當前布線，用file－>write－>rules did files來保存規則文件，調用時均使用file－>execute do file,然后打需要調用的存盤文件，如Initial.ses或rules.rul。在color palette中使用write colormap和來load colormap來保存和讀取顏色設置。

19．在CCT中怎么大致定義自動打孔的位置，怎么打一排過孔及定義其排列形狀？

CCT中有自動打過孔的功能，在Autoroute－>Pre Route－>Fanout。可以指定過孔的方向，比如想把過孔都打在Pad的內部，則可以在location中選inside。其中也可以定義一些其他限制。另外有時我們可以選擇一組線進行平行走線，這時就可能同時打一排過孔，右擊鼠標選擇set via pattern，可選擇其排列形狀。在窗口的右下方也有快捷按鈕可以選擇。

20．為什么提示的最大最小距離不隨走線的長度變化而改變？

我們在定義了最長最短走線的規則之后，在布線時會有數字顯示，隨時告訴你如果按當前走向布線會離所定義的規則有多大的偏差。一般在規則長度以內的用綠色字體顯示，超過了或長度不夠會有紅色字體顯示，并用＋/—提示偏差量。但是這個提示的偏差量并不是簡單的隨你走線的長度變化而變化。它是根據你的布線方向，軟件自動計算按此方向走線的長度與規定長度的比較，如果變換走線方向，它也會重新計算。

21．怎么鋪設Plane層？鋪好后怎么修改？

鋪銅這一步驟一定要在Allegro中進行，Add－>shapes－>Solid Fill，同時注意在Control工具欄中Active Class選Etch，Subclass選所要鋪設的Plane層，如VCC或者GND。然后即可畫外框，注意離outline有20 Mil左右的間距。Done之后會進入鋪銅的操作界面，選Edit－>Change net（by name）給Plane層命名。在shape—>parameters確定是否使用了Anti Pad和Thermal relief，接著選Void－>Auto，軟件會自動檢測Thermal relief，完成之后會有log匯報，如果沒有任何錯誤既可鋪設shape，shape－>Fill。如果鋪好之后又有過孔的改動，需要重新鋪銅，則應選Edit－>shape，點在shape上，然后右擊鼠標選done，這樣就會自動將連接在shape上的Thermal relief刪除，不能硬刪鋪銅的shape層，否則那些Thermal relief將遺留在Plane層上。

22．怎么定義thermal-relief 中過孔與shape連線的線寬？

在Allegro的Setup－>constraints里的set standard values中可定義每一層走線的寬度，比如，可以定義VCC和GND的線寬為10 Mil。在鋪銅時注意shape－>parameters里一些線寬的定義是否設置成DRC Value。

23．如何優化布線而且不改變布線的總體形狀？

布線完成之后，需要對其進行優化，一般采用系統自動優化，主要是將直角變為45度，以及線條的光滑性。Route－>gloss－>parameters，在出現的列表中，選Line smoothing，進行Gloss即可，但有時布線中為了保證走線距離相等，故意走成一些彎曲的線，優化時，點擊Line Smoothing左邊的方塊，只選擇convert 90’s to 45’s，把其他的勾都去掉，這樣進行優化時就不會將設計者故意彎曲的走線拉直或變形。

24．如何添加淚滴形焊盤以及加了之后如何刪除？

在優化的parameters選項中只選擇倒數第二個，Pad And T Connection Fillet，并去掉其中的Pin選項，進行優化即可。想要刪除的話，則只選Line smoothing中的dangling Lines進行優化。注意：如無特殊要求，現在我們不再進行此項優化。

25．布線完成之后如果需要改動封裝庫該如何處理？

在器件擺放結束后，如果封裝庫有改動，可以Place－>update symbols，如果是pad有變化，注意要在update symbol padstacks前打勾。布線完成之后盡量避免封裝庫的改動，因為如果update，連接在Pin上的連線會隨Symbol一起移動，從而導致許多連線的丟失，具體解決辦法有待于研究。

26．為什么*.brd 無法存盤？

遇到這種情況注意看屏幕下方的空白欄的提示，有可能是硬盤空間不夠，還有一種可能是因為數據庫出錯，軟件會自動存盤為*.SAV文件，這時可以重新進入Cadence（可能需要重起動），打開*.SAV，再另存為*.brd。或在Dos下運行DBFix.SAV，會自動將其轉換為 *.brd文件，然后即可調用。

27．Allegro有哪些在Dos下的數據庫修正命令？

有時Allegro會出現一些非法超作，導致一些數據出錯，我們可以在Dos方式下，在工作目錄下（即physical目錄下），運行一些修正命令，如Dbcheck *.brd , 或Dbfix *.brd。不過實際中這些命令好像效果不大。

28．如何生成*.DML模型庫？

在dos模式，工作目錄下，敲入brd2dml *.brd 命令，這樣在該目錄下會生成對應brd文件的模型庫dml文件。

29．如何在Specctra Quest里使用IBIS模型進行仿真？

首先將IBIS模型轉化為*.dml文件。在Specctra Quest SI expert中Analyze－>Si/EMI SI－>library，在出現的新窗口的右下角，點擊translate－>ibis2signoise，然后在browse里選擇*.ibs文件，將其轉化為*.dml文件。然后在Analyze－>SI/EMI SI－>model Assign中將所有的器件加載對應的模型。然后就可以用probe提取信號線進行仿真了。

30．生成Gerber file要哪些文件？如何產生？

在PCB 布線完成以后，所做的最后一項工作就是產生生產廠家所需要的光繪文件，具體步驟在Allegro工具下完成。在Manufacture 菜單下點擊Artwork 選項，則出現一個artwork control form窗口。所提供的光繪文件除了包括已產生的TOP, GND, S1, S2, VCC, BOTTOM6層,還應包括silkscreen_top, silkscreen_botom, soldermask_top, soldermask_bottom, pastemask_top, pastemask_bottom, drill drawing file, 及drill hole。我們以制作Silkscreen的top層為例。

1）在Allegro窗口中，點擊color 圖標，在產生的窗口中，global visibility 選擇 all invisibility，關掉所有的顯示。

2）在group 選擇Geometry.然后選中所有的subclass(Board_Geometry , package Geometry)下的silkscreen_top。

3）同樣在Group/ manufacture 中選擇Autosilk_top。在Group/components，subclass REF DES 中選擇 silkscreen。4）選擇OK按鈕，則在Allegro窗口中出現 silkscreen_top層。

5）在artwork control form 窗口，右鍵點擊Bottom，在下拉菜單中選擇add , 則在出現的窗口中輸入：silkscreen_top, 點擊O.K，則在avilibity films 中出現了新加的silkscreen_top。

注意：在FILM opition選中Use Aperure Rotation, 在Underined line width 中填寫5（或10），來定義還沒有線寬尺寸的線的寬度。

按照上面的步驟，產生silkscreen_bottom層。soldermask_top和 soldermask_bottom 層分別在 ： Gemoetry 組和 Stackup 組（選擇PIN 和VIA子集）；Pastemask_top 和Pastemask_bottom 分別在Stackup組（選擇PIN 和VIA子集）；DrillDraw 包括Group組/Board Geometry中的outline、Dimension 和Manufacturing 中的 Ncdrill_Legend。這樣，按照上面的步驟，分別添加上述各層。然后在 Artwork control form 窗口中，點擊Select All 選中所有層，再點擊 Apertures….按鈕，出現一新的窗口EditAperture Wheels, 點擊EDIT，在新出現的窗口中點擊AUTO>按鈕，選擇with rotation，則自動產生一些Aperture文件。然后點擊O.K。在 Artwork control form 中點擊 Creatartwork , 則產生了13個art文件。回到 Allegro 窗口，在 Manufacture 菜單下點擊NC 選項中的Drill tape 菜單，產生一個*.tap 文件。到此，就產生了所有的14個光繪文件。

31．如何調看光繪文件？及如何制作Negtive的Plane層光繪文件？

新建一個空白layout文件，File－>import－>Artwork，然后就可以在browse中選擇*.art文件，Manual中選gerber 6×00。注意不要點OK，點擊Load File。在調用Soldermask 時要在display pad targets前打勾。調用silkscreen層時，可能會發現沒有器件名標志。這是因為在上面制作光繪文件時，Underined line width沒有定義寬度，而在以前制作封裝庫時，silk_screen層時標注的Ref也沒有定義寬度，則在調用時會不顯示。另外如果想制作Negtive的光繪文件。在制作光繪文件時，Gnd和Vcc層的Plot mode選為Negative就行。

第五篇：Allegro中進行PowerPCB SI仿真

第一章 在Allegro 中準備好進行SI 仿真的PCB 板圖

1）在Cadence 中進行SI 分析可以通過幾種方式得到結果：

* Allegro 的PCB 畫板界面，通過處理可以直接得到結果，或者直接以*.brd 存盤。

* 使用SpecctreQuest 打開*.brd，進行必要設置，通過處理直接得到結果。這實際與上述方式類似，只不過是兩個獨立的模塊，真正的仿真軟件是下面的SigXplore 程序。

* 直接打開SigXplore 建立拓撲進行仿真。

2）從PowerPCB 轉換到Allegro 格式

在PowerPCb 中對已經完成的PCB 板，作如下操作：

在文件菜單，選擇Export 操作，出現File Export 窗口，選擇ASCII 格式*.asc 文件格式，并指定文件名稱和路徑（圖1.1）。

圖1.1 在PowerPCB 中輸出通用ASC 格式文件

圖1.2 PowerPCB 導出格式設置窗口

點擊圖1.1 的保存按鈕后出現圖1.2 ASCII 輸出定制窗口，在該窗口中，點擊“Select All”項、在Expand Attributes 中選中Parts 和Nets 兩項，尤其注意在Format 窗口只能選擇PowerPCB V3.0 以下版本格式，否則Allegro 不能正確導入。

3）在Allegro 中導入*.ascPCB 板圖

在文件菜單，選擇Import 操作，出現一個下拉菜單，在下拉菜單中選擇PADS 項，出現PADS IN 設置窗口（圖1.3），在該窗口中需要設置3 個必要參數：

圖1.3 轉換阿三次文件參數設置窗口

i.在的一欄那填入源asc 文件的目錄

ii.在第二欄指定轉換必須的pads_in.ini 文件所在目錄（也可將此文件拷入工作目錄中，此例）

iii.指定轉換后的文件存放目錄

然后運行“Run”，將在指定的目錄中生成轉換成功的.brd 文件。

注：pads_in.ini 所在目錄路：.Psd_14.2ToolsPCBbin 中。

4）在Allegro 文件菜單中使用打開功能將轉換好的PCB 板調入Allegro 中。

第二章 轉換IBIS 庫到dml 格式并加載

1）庫轉換操作過程

在Allegro 菜單中選擇Analyze SI/EMI SIM Library 選項，打開“Signal Analyze Library Browser”窗口，在該窗口的右下方點擊“Translatr->”按鈕，在出現的下拉菜單中選擇“ibis2signois”項，出現“Select IBIS Source File”窗口（圖2.1）.按下“打開”按鈕，隨后出現轉換后文件存放目的設置窗口，設置后按下“保存”鍵，出現保存認定窗口（圖2.2）。注意：必須對此窗口默認的路徑設置進行修改，否則無法生成.dml 文件。

圖2.1 IBIS 庫轉換原文件路徑設置窗口

原該窗口的默認設置為“ibis2signoise in=“E:”_ED3082559.ibs out=“82559”.dml”，實際上ibis2signoise 是一個DOS 文件，可能在一些場合，可執行文件后面的命令參數中“in=”和“out=”被認為是非法字符，所以，將它修改為“ibis2signoise E:_ED3082559.ibs ”即可，它將在IBIS 文件所在目錄建立同名的dml 文件。

圖2.2 IBIS To dml 轉換設置路徑窗口（需修改）

轉換完成以后，會有報告文件彈出，在文件中只要沒有“Error”提示，轉換文件有效。

2）加載轉換后的dml 庫

圖2.3 Signal Analyze Library Browser 窗口

在Signal Analyze Library Browser 窗口（圖2.3）,加載轉換后的dml 庫文件。首先點擊“Add Existing Library->”按鈕，出現下來菜單（圖2.4），該菜單有四個選項：

1.Local Lib: 直接指定一個確定的庫文件。這些庫文件在：…Psd_14.2sharepcb signal SignalPartLib 中。

圖2.4 加載庫文件的幾個方法

2.Local Library Path :指定一個人目錄并將目錄中所有庫文件調入。在…Psd_14.2share pcb signalSignalPartLib 中安裝時，內置有三個庫文件目錄（安裝時沒有選擇附加的仿真用庫）：DEFAULT_LIB、Dig_lib（內含abt、als、alvc、fttl 四個子目錄）、Packages。其中als 子目錄中有X4ALS 系列標注邏輯器件庫，如74als162 等。

3.Standard Cadence Library：在加載兩個索引文件（Psd_14.2sharepcbsignal）：cds_models.ndx和cds_partlib.ndx，前者包括模塊信息，后者包括仿真器件信息。

3）加載成功以后可以點擊set working 按鈕，將其設置為工作庫。

第三章 給器件加載對應模型

1)給器件加載模型

在Allegro 菜單中選擇Analyze SI/EMI SIM Model 選項，打開“Signal Model Assignmen”窗口（圖3.1）。

圖3.1 為器件指定模型窗口

在圖3.1 中顯示所有使用到的器件名稱，選中一個準備設置模型的器件并點擊Find 按鈕，出現，Model Browser 窗口（圖3.2）。在Model Name Pattern 窗口中填入“*”號，一些模型的名稱進入下面的列表框，圖3.2 瀏覽模型窗口

在列表框里點擊你需要的模塊后，在圖3.1 中U1（和U2）的“Signal Name”列里就會出現它的模型名稱。

2）器件、元件的建模

如果在圖3.1 里準備加載的模型是無源器件或者是需要自己臨時創建的模型，則點擊在圖3.1 中的create model 按鈕出現圖3.2 創建模型窗口，對于電阻電容選擇Espicemodel（選中藍色箭頭所指項目）后將出現,Creat ESpick Device Model窗口（圖3.3）。其他有源器件用IBISdevice 模型（選中紅色箭頭所指項目），然后按提示輸入value 及各管腳的功能即可，同時可以存盤生成*.dat 文件，這樣以后進行仿真時直接load 即可。此時這個新建的模型就出現在所選器件的“模型名稱“欄中。

圖 3.3 無源器件建模窗口

無源器件包括電阻。電容、電感，圖中的Common 項是設置該元件是否有公用（接地或電源）管腳。

第四章 定義板子的地線、電源電壓

器件仿真必須設置直流電源，否則仿真不能進行，只有定義了電壓的電源和地信號，才能在拓補結構中將電源的信號模型調進來。此操作在Logic 菜單項中選擇Identify Nets..選項，出現Identify DC Nets 窗口（圖4.1 分別選中VCC 和GND 網絡，在Voltage 欄填入5V 和OV，然后確認，完成設置。

圖 4.1 直流電源設置窗口

調整PCB 板疊層結構滿足阻抗要求

該功能分別從Aleegro、SpecctraQuest 兩個模塊進入后進行設置。

1）從Allegro 主窗口設置

在Tools 菜單選擇Setaup Advior 選項，出現DatBase Setup Advsor 窗口，直接按下“Next“按鈕，出現新的DatBase Setup Advsor –Cross-Section 窗口，其中有個“Edit Cross-Section”按鍵，按下此鍵進入疊層設計窗口（圖5.1），在這個類似Excel 表格式地窗口里，輸入需要的各種參數，在表地最后一欄直接計算出該層的阻抗值。

圖5.1 疊層設置窗口

2）從SpecctraQuest 窗口設置

直接從Setup 菜單選擇Cross-Section 項進入圖5.1 窗口