第一篇：EF英孚房產技術條件update

EF英孚房產技術條件

出租人向承租人交付房產時,出租人無償提供給承租人下述公共系統設施、管線及位置，房產應具備下述技術條件：

1.供電：出租人在交付房產前提供50KW/600平方米以下、75KW/800平方米以下、85KW/1000平米以下、100KW/1200平米以下、120KW/1200平米以上電量供承租人使用，并在交付房產前負責提供三相五線銅芯YJV專用電纜（一路供電）將電送至承租人租賃區域內指定位置處（承租人配電柜上口），出租人需確認所提供的電氣設施和供電質量符合國家規范及用電安全，并為承租人單獨設置電表計量，承租人按國家規定單價繳納電費（電力損耗不另計費）。

2.消防系統：出租人所提供之租賃區域必須具有一次消防驗收報告，并同意承租人按照消防部門要求在租賃區域的天花和墻面設計布置，對租賃區域內原有消防設施進行改造，改造后的自動報警系統和噴淋系統由出租人無償接駁至大樓消防系統（并入大樓消防控制中心運行），并協助承租人辦理消防報建、驗收手續及以后的消防維護管理；

3.電話：出租人在交付房產后15天內，提供承租人外線直撥電話線路15對及一個最低網速為2M的網

通寬帶接口至承租人租賃區域指定位置，電話號碼由承租人自行申請；

4.招牌：出租人提供雙方確認的招牌位置供承租人安裝招牌，且租賃區域外墻面不得有其他廣告、飾物

及任何宣傳物品；

5.門面：承租人租賃區域外立面及室外臺階、地坪裝修按EF英孚規范的設計圖為準；

6.地面：承租人租賃區域之地面需平整且沒有明顯的裂縫和起翹，地面需低于公共區域完成面不超過2

公分。

7.隔斷及裝修權屬：由出租人按合同約定位置砌筑分界隔墻，出租人和承租人各自負責自己范圍內側的裝修；

8.拆除：出租人在交付房產前負責拆除承租人租賃區域內所有承租人不用的管線（包括空調管道、通風

管道、水管、電源管線等）和隔斷、面層，負責清除承租人租賃區域內的其他設施和建筑垃圾；

9.施工配合：施工期間，出租人提供租賃區域線以外1.5米范圍供承租人設置裝修期間的臨時圍擋，并

保證該范圍的使用不導致爭議或影響鄰里關系；承租人設臨時電表單獨計量并按國家規定繳納電費給出租人；出租人無償協助承租人辦理裝修報建手續；施工期間出租人保證承租人施工人員、材料和車輛的進出場通道暢通，并無償提供承租人垃圾堆放場地，同意承租人在施工期間能夠每日24小時施工；

10.結構承重：出租人負責承租人租賃區域的結構安全和結構加固工程，并保證交付房產時承租人梁板承

重活荷載不低于350KG/M2，如達不到標準，出租人承擔結構加固費用；

11.其他：出租人為承租人提供的房產需結構完好、租賃范圍以內不得有從其他區域（包括但不限于從樓

板、墻面、室外等）滲水或漏水等現象，如果有此問題，出租人須完全解決后方可交付房產。

第二篇：EF英孚英語整體評價

關于EF英語的整體評價

這個炎熱的季節，雖然孩子們放暑假了，但是還是很多家長帶著孩子奔波在城市中，穿梭在地鐵和公交。最近走在街上、地鐵里都能看見一些家長拎著印有EF英孚英語的袋子。地鐵櫥窗廣告、公交的橫幅廣告都有EF的宣傳海報。看來這家機構資金很雄厚，才能做得起這么少錢的線下廣告。如果曾經參加過英孚教育的培訓教程，你就會知道，英孚的教育方式是非常獨特的。樓主是杭州人，沒上過課，但也通過這個牌子。周圍有一部分人家里有小孩或者親戚也有報過他們的班，所以有所了解。

一、EF英孚教育在教學方面有如下幾個優點

第一，因材施教

通常進入EF英孚教育的第一件事，就是對學員的英語水平進行測試。EF英孚英語主要開設小班課，英孚的老師會根據每個學員的不同情況進行輔導，促使學員的英語水平得到提高。

第二，教學方式靈活

EF的老師不會讓學生死讀書，而是會在課堂討論、互動交流中逐步提高學員的英語水平。

第三，注重實效

英孚的老師看中的不僅僅是學員能背多少單詞，記住多少語法，而是能夠開口講話，和外教進行自如的英語口語交流。

二、EF英孚英語作為線下的英語培訓機構也存在一些缺點： 第一，小班制針對性差

小班制相對一些一對一的教學模式，再針對性方面不夠強。上課效率存在不定性。如果是外教老師，在管理課堂紀律上存在一定的缺陷，特別是少兒班，很難使他們注意力集中。

第二，缺乏個性化定制

針對不同年齡段和不同需求，缺乏針對性的個性化教學。一些希望提高口語的少兒學員，和一些提高語法的中學生都有著不同的需求，應該制定更加個性化的教學方案。

第三，教學成本高，收費貴

線下的英語培訓機構普遍存在的一個問題：因為教學成本高，所以課程費用一般都不會低。一直都只有一些高消費人群才能承受這樣的課程費用。對于一些中低層階級而言，他們的子女或者一些普通白領，是無法承擔這樣高昂的培訓課程費用的。

對于杭州EF英孚英語這樣的線下機構，普通家庭承擔不起他們的費用。也存在一些白領階層，希望提升自己的素質，謀求更好的職位的人，朝九晚五，沒有固定的休息時間，也很難參加這樣的培訓班。也有一些學生，炎炎夏日下，爺爺奶奶帶著出門，危險不說，還累。我周圍有些同學就有人建議說上那種網上一對一授課的外教英語培訓課。這樣的在線培訓方式也不錯，經過上網查詢比較總結了以下幾點建議：

首先當然性價比最高，然后要看師資力量如何，有些號稱是歐美外教的其實并不一定好，比如我一同學推薦的ABC360伯瑞英語，她的主要師資為菲律賓

老師，很多老師都有TEFL證書，在海外也有三個教學中心，所以教學質量上都有保障。其次便是服務，伯瑞英語會給每個學員配備一個學習顧問和課程顧問，真正指導學員選擇合適的課程和老師。

第三篇：精華_DDR SDRAM技術總結_update（本站推薦）

DDR SDRAM技術總結

Platform H/W: RiverShao

2004-6-16 摘要：

本文將介紹DDR SDRAM的一些概念和難點，主要結合上一篇SDRAM的介紹加以對比。同時著重講解主流DDRII的技術。最后結合硬件設計提出一些參考。關鍵字：DDR, SDRAM，內存模組，DQS

目 錄

概述...........................................................................................................................................2 DDR的基本原理.....................................................................................................................2 DDR SDRAM與SDRAM的不同..........................................................................................4 3.1 差分時鐘...................................................................................................................5 3.2 數據選取脈沖（DQS）...........................................................................................6 3.3 寫入延遲...................................................................................................................8 3.4 突發長度與寫入掩碼...............................................................................................9 3.5 延遲鎖定回路（DLL）...........................................................................................9 DDR-Ⅱ與DDR-Ⅲ................................................................................................................11 4.1 DDR-Ⅱ內存結構...................................................................................................12 4.2 DDR-Ⅱ的新操作與新時序設計...........................................................................13 4.3 DDR-Ⅱ未來發展與DDR-Ⅲ................................................................................18 內存模組.................................................................................................................................24 5.1 內存模組的分類.....................................................................................................24 5.2 未來模組的技術發展.............................................................................................25 4 5

1 概述

DDR SDRAM全稱為Double Data Rate SDRAM，中文名為“雙倍數據流SDRAM”。DDR SDRAM在原有的SDRAM的基礎上改進而來。也正因為如此，DDR能夠憑借著轉產成本優勢來打敗昔日的對手RDRAM，成為當今的主流。由于SDRAM的結構與操作在上文已有詳細闡述，所以本文只著重講講DDR的原理和DDR SDRAM相對于傳統SDRAM（又稱SDR SDRAM）的不同。

DDR SDRAM可在一個時鐘周期內傳送兩次數據 DDR的基本原理

我們看DDR正規的時序圖。

DDR SDRAM讀操作時序圖

從中可以發現它多了兩個信號： CLK#與DQS，CLK#與正常CLK時鐘相位相反，形成差分時鐘信號。而數據的傳輸在CLK與CLK#的交叉點進行，可見在CLK的上升與下降沿（此時正好是CLK#的上升沿）都有數據被觸發，從而實現DDR。在此，我們可以說通過差分信號達到了DDR的目的，甚至講CLK#幫助了第二個數據的觸發，但這只是對表面現象的簡單描述，從嚴格的定義上講并不能這么說。之所以能實現DDR，還要從其內部的改進說起。

DDR內存芯片的內部結構圖，注意比較上文中SDRAM的結構圖

這也是一顆128Mbit的內存芯片，標稱規格也與前文的SDRAM一樣為32×4bit。從圖中可以看出來，白色區域內與SDRAM的結構基本相同，但請注意灰色區域，這是與SDRAM的不同之處。首先就是內部的L-Bank規格。SDRAM中L-Bank存儲單元的容量與芯片位寬相同，但在DDR SDRAM中并不是這樣，存儲單元的容量是芯片位寬的一倍，所以在此不能再套用講解SDRAM時 “芯片位寬=存儲單元容量” 的公式了。也因此，真正的行、列地址數量也與同規格SDRAM不一樣了。

以本芯片為例，在讀取時，L-Bank在內部時鐘信號的觸發下一次傳送8bit的數據給讀取鎖存器，再分成兩路4bit數據傳給復用器，由后者將它們合并為一路4bit數據流，然后由發送器在DQS的控制下在外部時鐘上升與下降沿分兩次傳輸4bit的數據到輸出。這樣，如果時鐘頻率為100MHz，那么在I/O端口處，由于是上下沿觸發，那么就是傳輸頻率就是200MHz。

這就是DDR SDRAM的工作原理，這種內部存儲單元容量（也可以稱為芯片內部總線位寬）=2×芯片位寬（也可稱為芯片I/O總線位寬）的設計，就是所謂的兩位預取（2-bit Prefetch），有的公司則貼切的稱之為2-n Prefetch（n代表芯片位寬）。

3 DDR SDRAM與SDRAM的不同

DDR SDRAM與SDRAM的不同主要體現在以下幾個方面。

DDR SDRAM與SDRAM的主要不同對比表

（上圖可點擊放大）

DDR SDRAM與SDRAM一樣，在開機時也要進行MRS，不過由于操作功能的增多，DDR SDRAM在MRS之前還多了一EMRS階段（Extended Mode Register Set，擴展模式寄存器設置），這個擴展模式寄存器控制著DLL的有效/禁止、輸出驅動強度、QFC 有效/無效等。

由于EMRS與MRS的操作方法與SDRAM的MRS大同小異，在此就不再列出具體的模式表了，有興趣的話可查看相關的DDR內存資料。下面我們就著重說說DDR SDRAM的新設計與新功能。

3.1 差分時鐘

差分時鐘（參見上文“DDR SDRAM讀操作時序圖”）是DDR的一個必要設計，但CK#的作用，并不能理解為第二個觸發時鐘（你可以在講述DDR原理時簡單地這么比喻），而是起到觸發時鐘校準的作用。由于數據是在CK的上下沿觸發，造成傳輸周期縮短了一半，因此必須要保證傳輸周期的穩定以確保數據的正確傳輸，這就要求CK的上下沿間距要有精確的控制。但因為溫度、電阻性能的改變等原因，CK上下沿間距可能發生變化，此時與其反相的CK#就起到糾正的作用（CK上升快下降慢，CK#則是上升慢下降快）。而由于上下沿觸發的原因，也使CL=1.5和2.5成為可能，并容易實現。

與CK反相的CK#保證了觸發時機的準確性

3.2 數據選取脈沖（DQS）

DQS是DDR SDRAM中的重要功能，它的功能主要用來在一個時鐘周期內準確的區分出每個傳輸周期，并便于接收方準確接收數據。每一顆芯片都有一個DQS信號線，它是雙向的，在寫入時它用來傳送由北橋發來的DQS信號，讀取時，則由芯片生成DQS向北橋發送。完全可以說，它就是數據的同步信號。

我們分別從數據的讀和寫兩個方面來分析DQS的不同作用。

讀數據過程

在讀取時，DQS與數據信號同時出現（也是在CK與CK#的交叉點）；即在讀取時，DQS的上/下沿作為數據周期的分割點。但是數據有效卻是在DQS的高/低電平期中部，也就是CK的中間。

DDR內存中的CL也就是從CAS發出到DQS生成的間隔，數據真正出現在數據I/O總線上相對于DQS觸發的時間間隔被稱為tAC。注意，這與SDRAM中的tAC的不同。實際上，DQS生成時，芯片內部的預取已經完畢了，tAC是指上文結構圖中灰色部分的數據輸出時間，由于預取的原因，實際的數據傳出可能會提前于DQS發生（數據提前于DQS傳出）。由于是并行傳輸，DDR內存對tAC也有一定的要求，對于DDR266，tAC的允許范圍是±0.75ns，對于DDR333，則是±0.7ns，有關它們的時序圖示見前文，其中CL里包含了一段DQS的導入期。

寫數據過程

在寫入時，以DQS的高/低電平期中部為數據周期分割點，而不是上/下沿。但數據的接收觸發有效卻為DQS的上/下沿。這和上面的讀DDR的過程正好相反。

為什么會有這種差異？在寫的過程，如果以DQS的上下沿區分數據周期的危險很大。由于芯片有預取的操作，所以輸出時的同步很難控制，只能限制在一定的時間范圍內，數據在各I/O端口的出現時間可能有快有慢，會與DQS有一定的間隔，這也就是為什么要有一個tAC規定的原因。而在接收方，一切必須保證同步接收，不能有tAC之類的偏差。這樣在寫入時，芯片不再自己生成DQS，而以發送方傳來的DQS為基準，并相應延后一定的時間，在DQS的中部為數據周期的選取分割點（在讀取時分割點就是上下沿），從這里分隔開兩個傳輸周期。這樣做的好處是，由于各數據信號都會有一個邏輯電平保持周期，即使發送時不同步，在DQS上下沿時都處于保持周期中，此時數據接收觸發的準確性無疑是最高的。

3.3 寫入延遲

在上面的DQS寫入時序圖中，可以發現寫入延遲已經不是0了，在發出寫入命令后，DQS與寫入數據要等一段時間才會送達。這個周期被稱為DQS相對于寫入命令的延遲時間（tDQSS，WRITE Command to the first corresponding rising edge of DQS），對于這個時間大家應該很好理解了。

為什么要有這樣的延遲設計呢？原因也在于同步，畢竟一個時鐘周期兩次傳送，需要很高的控制精度，它必須要等接收方做好充分的準備才行。tDQSS是DDR內存寫入操作的一個重要參數，太短的話恐怕接受有誤，太長則會造成總線空閑。tDQSS最短不能小于0.75個時鐘周期，最長不能超過1.25個時鐘周期。有人可能會說，如果這樣，DQS不就與芯片內的時鐘不同步了嗎？對，正常情況下，tDQSS是一個時鐘周期，但寫入時接受方的時鐘只用來控制命令信號的同步，而數據的接受則完全依靠DQS進行同步，所以DQS與時鐘不同步也無所謂。不過，tDQSS產生了一個不利影響——讀后寫操作延遲的增加，如果CL=2.5，還要在tDQSS基礎上加入半個時鐘周期，因為命令都要在CK的上升沿發出。

（上圖可點擊放大）

當CL=2.5時，讀后寫的延遲將為tDQSS+0.5個時鐘周期（圖中BL=2）

另外，DDR內存的數據真正寫入由于要經過更多步驟的處理，所以寫回時間（tWR）也明顯延長，一般在3個時鐘周期左右，而在DDR-Ⅱ規范中更是將tWR列為模式寄存器的一項，可見它的重要性。

3.4 突發長度與寫入掩碼

在DDR SDRAM中，突發長度只有2、4、8三種選擇，沒有了隨機存取的操作（突發長度為1）和全頁式突發。這是為什么呢？因為L-Bank一次就存取兩倍于芯片位寬的數據，所以芯片至少也要進行兩次傳輸才可以，否則內部多出來的數據怎么處理？而全頁式突發事實證明在PC內存中是很難用得上的，所以被取消也不希奇。

但是，突發長度的定義也與SDRAM的不一樣了（見本章節最前那幅DDR簡示圖），它不再指所連續尋址的存儲單元數量，而是指連續的傳輸周期數，每次是一個芯片位寬的數據。對于突發寫入，如果其中有不想存入的數據，仍可以運用DM信號進行屏蔽。DM信號和數據信號同時發出，接收方在DQS的上升與下降沿來判斷DM的狀態，如果DM為高電平，那么之前從DQS中部選取的數據就被屏蔽了。有人可能會覺得，DM是輸入信號，意味著芯片不能發出DM信號給北橋作為屏蔽讀取數據的參考。其實，該讀哪個數據也是由北橋芯片決定的，所以芯片也無需參與北橋的工作，哪個數據是有用的就留給北橋自己去選吧。

3.5 延遲鎖定回路（DLL）

DDR SDRAM對時鐘的精確性有著很高的要求，而DDR SDRAM有兩個時鐘，一個是外部的總線時鐘，一個是內部的工作時鐘，在理論上DDR SDRAM這兩個時鐘應該是同步的，但由于種種原因，如溫度、電壓波動而產生延遲使兩者很難同步，更何況時鐘頻率本身也有不穩定的情況（SDRAM也有內部時鐘，不過因為它的工作/傳輸頻率較低，所以內外同步問題并不突出）。DDR SDRAM的tAC就是因為內部時鐘與外部時鐘有偏差而引起的，它很可能造成因數據不同步而產生錯誤的惡果。實際上，不同步就是一種正/負延遲，如果延遲不可避免，那么若是設定一個延遲值，如一個時鐘周期，那么內外時鐘的上升與下降沿還是同步的。鑒于外部時鐘周期也不會絕對統一，所以需要根據外部時鐘動態修正內部時鐘的延遲來實現與外部時鐘的同步，這就是DLL的任務。

DLL不同于主板上的PLL，它不涉及頻率與電壓轉換，而是生成一個延遲量給內部時鐘。目前DLL有兩種實現方法，一個是時鐘頻率測量法（CFM，Clock Frequency Measurement），一個是時鐘比較法（CC，Clock Comparator）。CFM是測量外部時鐘的頻率周期，然后以此周期為延遲值控制內部時鐘，這樣內外時鐘正好就相差了一個時鐘周期，從而實現同步。DLL就這樣反復測量反復控制延遲值，使內部時鐘與外部時鐘保持同步。

CC的方法則是比較內外部時鐘的長短，如果內部時鐘周期短了，就將所少的延遲加到下一個內部時鐘周期里，然后再與外部時鐘做比較，若是內部時鐘周期長了，就將多出的延遲從下一個內部時鐘中刨除，如此往復，最終使內外時鐘同步。

CFM式DLL工作示意圖

CC式DLL工作示意圖

CFM與CC各有優缺點，CFM的校正速度快，僅用兩個時鐘周期，但容易受到噪音干擾，并且如果測量失誤，則內部的延遲就永遠錯下去了。CC的優點則是更穩定可靠，如果比較失敗，延遲受影響的只是一個數據（而且不會太嚴重），不會涉及到后面的延遲修正，但它的修正時間要比CFM長。DLL功能在DDR SDRAM中可以被禁止，但僅限于除錯與評估操作，正常工作狀態是自動有效的。DDR-Ⅱ與DDR-Ⅲ

DDR-Ⅱ相對于DDR 的主要改進如下：

DDR-Ⅱ與目前的DDR對比表

由于DDR-Ⅱ相對DDR-I的設計變動并不大，因此很多操作就不在此詳細介紹了，本文重點闡述DDR-Ⅱ的一些重要變化。

4.1 DDR-Ⅱ內存結構

DDR-Ⅱ內存的預取設計是4bit，通過DDR的講述，大家現在應該知道其含義。

上文已經說過，SDRAM有兩個時鐘，一個是內部時鐘，一個是外部時鐘。在SDRAM與DDR時代，這兩個時鐘頻率是相同的，但在DDR-Ⅱ內存中，內部時鐘變成了外部時鐘的一半。以DDR-Ⅱ 400為例，數據傳輸頻率為400MHz（對于每個數據引腳，則是400Mbps/pin），外部時鐘頻率為200MHz，內部時鐘頻率為100MHz。因為內部一次傳輸的數據就可供外部接口傳輸4次，雖然以DDR方式傳輸，但數據傳輸頻率的基準——外部時鐘頻率仍要是內部時鐘的兩倍才行。就如RDRAM PC800一樣，其內部時鐘頻率也為100MHz，是傳輸頻率的1/8。

DDR-Ⅱ、DDR與SDRAM的操作時鐘比較

所以，當預取容量超過接口一次DDR的傳輸量時，內部時鐘必須降低（除非數據傳輸不是DDR方式，而是一個時鐘周期4次）。如果內部時鐘也達到200MHz，那外部時鐘也要達到400MHz，這會使成本有大幅度提高。因此，DDR-Ⅱ雖然實現了4-bit預取，但在實際效能上，與DDR是一樣的。在上面那幅比較圖中，可以看出廠商們的一種誤導，它雖然表示出在相同的核心頻率下，DDR-Ⅱ達到了兩倍于DDR的的帶寬，但前提是DDR-Ⅱ的外部時鐘頻率也是DDR和SDRAM的兩倍。在DDR的時鐘頻率已經達到166/200MHz的今天，再用100MHz去比較，顯然意義不大。這點也請大家們注意識別，上圖更多的是說明DDR-Ⅱ內外時鐘的差異。畢竟內部時鐘由外部決定，所以外部時鐘才是比較的根本基準。

總之，現在大家要明確認識，在外部時鐘頻率相同的情況下，DDR-Ⅱ與DDR的帶寬一樣。

4.2 DDR-Ⅱ的新操作與新時序設計

1、片外驅動調校（OCD，Off-Chip Driver）

DDR-Ⅱ內存在開機時也會有初始化過程，同時在EMRS中加入了新設置選項，由于大同小異，在此就不多說了。在EMRS階段，DDR-Ⅱ加入了可選的OCD功能。OCD的主要用意在于調整I/O接口端的電壓，來補償上拉與下拉電阻值。目的是讓DQS與DQ數據信號之間的偏差降低到最小。調校期間，分別測試DQS高電平/DQ高電平，與DQS低電平/DQ高電平時的同步情況，如果不滿足要求，則通過設定突發長度的地址線來傳送上拉/下拉電阻等級（加一檔或減一檔），直到測試合格才退出OCD操作。

OCD的作用在于調整DQS與DQ之間的同步，以確保信號的完整與可靠性

不過，據一些廠商的技術人員介紹，一般情況下有DQS#（差分DQS時）就基本可以保證同步的準確性，而且OCD的調整對其他操作也有一定影響，因此在普通臺式機上不需要用OCD功能，它一般只會出現在高端產品中，如對數據完整性非常敏感的服務器等。

2、片內終結（ODT，On-Die Termination）

所謂的終結，就是讓信號被電路的終端被吸收掉，而不會在電路上形成反射，造成對后面信號的影響。在DDR時代，控制與數據信號的終結在主板上完成，每塊DDR主板在DIMM槽的旁邊都會有一個終結電壓島的設計，它主要由一排終結電阻構成。長期以來，這個電壓島一直是DDR主板設計上的一個難點。而ODT的出現，則將這個難點消滅了。

顧名思義，ODT就是將終結電阻移植到了芯片內部，主板上不在有終結電路。ODT的功能與禁止由北橋芯片控制，ODT所終結的信號包括DQS、RDQS（為8bit位寬芯片增設的專用DQS讀取信號，主要用來簡化一個模組中同時使用4與8bit位寬芯片時的控制設計）、DQ、DM等。需要不需要該芯片進行終結由北橋控制。那么具體的終結操作如果實現呢？首先要確定系統中有幾條模組，并因此來決定終結的等效電阻值，有150和75Ω兩檔，這一切由北橋在開機進行EMRS時進行設置。

在向內存寫入時，如果只有一條DIMM，那么這條DIMM就自己進行終結，終結電阻等效為150Ω。如果為兩條DIMM，一條工作時，另一條負責終結，但等效電阻為75Ω

在從內存讀出時，終結操作也將在北橋內進行，如果有兩條DIMM，不工作的那一條將會終結信號在另一方向的余波，等效電阻也因DIMM的數量而有兩種設置

（上圖可點擊放大）

兩個DIMM在交錯工作中的ODT情況，第一個模組工作時，第二個模組進行終結操作，等第二個模組工作時，第一個模組進行終結操作

現在我們應該基本了解了ODT的功能，它在很大程度上減少了內存芯片在讀取時的I/O功率消耗，并簡化了主板的設計，降低了主板成本。而且ODT也要比主板終結更及時有效，從而也成為了提高信號質量的重要功能，這有助于降低日后DDR-Ⅱ進一步提速的難度。但是，由于為了確保信號的有效終結，終結操作期將會比數據傳輸期稍長，從而多占用一個時鐘周期的時間而造成總線空閑。不過，有些廠商的技術人員稱，通過精確設置tDQSS，可以避免出現總線空閑。

3、前置CAS、附加潛伏期與寫入潛伏期

前置CAS（Posted CAS）是為了解決DDR內存中指令沖突而設計的功能。它允許CAS信號緊隨RAS發送，相對于以往的DDR等于將CAS前置了。這樣，地址線可以立刻空出來，便于后面的行有效命令發出，避免造成命令沖突而被迫延后的情況發生，但讀/寫操作并沒有因此而提前，仍有要保證有足夠的延遲/潛伏期，為此，DDR-Ⅱ引入了附加潛伏期的概念（AL，Additive Latency），與CL一樣，單位為時鐘周期數。AL+CL被定義為讀取潛伏期（RL，Read Latency），相應的，DDR-Ⅱ還對寫入潛伏期（WL，Write Latency）制定了標準，WL是指從寫入命令發出到第一筆數據輸入的潛伏期，不要將它和tDQSS弄混了，后者是指DQS而不是數據。按規定，WL=RL-1，即AL+CL-1。

在沒有前置CAS功能時，對其他L-Bank的尋址操作可能會因當前行的CAS命令占用地址線而延后，并使數據I/O總線出現空閑，當使用前置CAS后，消除了命令沖突并使數據I/O總線的利率提高。

設置Posted-CAS后，必須附加潛伏期以保證應有延遲，此時讀取潛伏期（RL）就等于AL+CL，從中可以看出AL的值為CL+tRCD-1

DDR-Ⅱ中CL最低值為3，最高為5，并且不再有x.5的設計，而AL值則為0-4。當AL設為0時，前置CAS無效，即為傳統DDR模式的操作。不過前置CAS在解決命令沖突的時間也帶來了新的問題——在背靠背式讀取時，仍將經過AL+CL的潛伏期才能讀取數據，比傳統的只有CL相比，讀取的延遲反而增加了。因此，AL=0是默認設置，只有在那些讀寫命令非常頻繁的操作場合，才建議啟動前置CAS功能（如服務器等），對于臺式機用戶，前置CAS的優點不足以抵消其帶來的不利影響。

由于有了AL，在同一行中進行再讀取時，在CL的基礎上仍將增加AL造成的延遲，從而影響了性能

4.3 DDR-Ⅱ未來發展與DDR-Ⅲ

1、DDR-Ⅱ 的發展計劃

雖然目前多家廠商都推出了DDR-Ⅱ內存芯片，但從DDR官方組織JEDEC方面得到的信息表明，2004年才會是DDR-Ⅱ普及的階段。而由于三星、南亞與Micron公司的大力推廣，這期間JEDEC很可能會接受DDR-400標準，目前的爭執主要在于能否在DDR-I的體系下保證DDR-400的可靠性。對此（成為JEDEC正式標準），三星與南亞公司都表示了很強的信心。其實，從規范上看，DDR-II可以支持到DDR-800。

DDR-400應該會獲得認可，畢竟市場上是有需要的，而讓市場去等一年的時間迎接DDR-Ⅱ 400似乎并不現實。不過，多通道技術在DDR領域里的普及，可能也會改變JEDEC對認證DDR-400的想法，但關鍵要看多通道的性價比能不能填補這一空檔，否則DDR-400就是一個最佳的選擇（在完整/進階版完稿之后又傳來了Intel準備支持DDR-400的消息，可見DDR-400的前途）。

三星公司展示的DDR-333（下）與DDR-400（上）內存模組

三星是DDR-400的主推廠商，但請注意DDR-400的電壓變化，它可能是引起兼容性問題的根源之一

也由于多通道的出現，市場上對DDR-Ⅱ的渴望也并不大，畢竟它與同頻的DDR-I內存的帶寬一樣。而從上文可以看出，DDR-Ⅱ相對于DDR-I的不同設計很多都集中在了如何在更高的工作（時鐘）頻率下保證數據的可靠。只有當DDR-Ⅱ依靠自身的特有功能與設計來獲得更高的時鐘頻率時，再配合多通道，才會真正拉開與DDR-I的距離，那時也就是DDR-Ⅱ普及的開始。但筆者預測DDR-Ⅱ 400將像DDR-200一樣，注定是一個一出生就過時的標準，DDR-Ⅱ至少要從533開始流行。不過在目前情況下，我們還不必太在意DDR-Ⅱ的進展情況，說句實話，它離我們還很遠。今天的介紹只是讓大家對其有一個大概的了解。

DDR-Ⅱ內存圖賞

Micron公司的DDR-Ⅱ 533內存與DDR-Ⅱ分析/檢測卡，它用來分析DDR-Ⅱ內存的工作情況，并依此對內存的內部設計進行改進，值得注意的是系統平臺用的是令人懷念的Micron自己的芯片組

三星公司展示的DDR-Ⅱ 533內存模組，模組標準為PC4300，相應的，如果是DDR-Ⅱ 400將是PC3200

Elpida公司的DDR-Ⅱ內存模組，銀光閃閃的CSP封裝顯得與眾不同

2、DDR-Ⅱ時代的封裝技術

可以肯定的是TSOP-II將在DDR-Ⅱ時代徹底退出內存封裝市場。并且將會出現改良型的CSP——WLP（Wafer Level Packaging，晶圓級封裝），它是比CSP更為貼近芯片尺寸的封裝方法，由于在晶圓上就做好了封裝布線，因此在可靠性方面達到了更高的水平。不過，外在的模樣仍與現在的CSP封裝差不多，WLP更多的改進是在其內部。

另外值得一提的是為了應付更高容量的需求而采用的SiP封裝技術，它是System-in-a-Package的縮寫，有時又稱之為Stacked Pakage，可以看作是一種集成封裝技術。它將多枚內存芯片核心堆疊在一起，然后統一封裝成一顆芯片，在有限的面積內通過充分利用空間達到容量倍增的目的。SiP并不是內存中專用的封裝技術，原來是用于多種不同功能的芯片統一封裝（如一顆嵌入式CPU+DRAM芯片）。

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目前的SiP技術可以在CSP的基礎上最多堆疊4枚內存芯片

3、DDR-Ⅲ簡介

DDR-Ⅲ的設計始于2001年5月，目前只有一個大概的規格。按照JEDEC的計劃，DDR-Ⅲ將在2007年正式出臺，數據傳輸率至少從667MHz開始，預取數據容量大于4bit（很可能采用RDRAM那樣的8bit設計），而且工作電壓比1.8V更低，寄生干擾也將進一步減少。顯然，它離我們更是遙遠，還不到談論它還的時候，要知道半導體技術日新月異，DDR-Ⅲ完全有可能因此而中途改變設計。內存模組

5.1 內存模組的分類

內存模組是內存在PC系統中的最終體現形式，所以在最后，我們來簡要談談內存模的類型和未來的發展情況。不過，本章節只介紹DIMM，而不涉及RIMM（其實兩者的很多概念是相通的）。目前經常見到的模組主要有五種：

1、Unbuffered DIMM：無緩沖型模組，這是我們平時所用到的標準DIMM，分有ECC和無ECC兩種，簡稱Unb-DIMM。

2、Regustered DIMM：寄存型模組，這是高端服務器所使用的DIMM，分有ECC和無ECC兩種，但市場上幾乎都是ECC的，簡稱Reg-DIMM。

3、SO-DIMM：Small Outline DIMM，小外型DIMM，筆記本電腦中所使用的DIMM，分ECC和無ECC兩種，DDR-Ⅱ時代僅有無ECC的型號。

4、Micro-DIMM：微型DIMM，供小型筆記本電腦或手持式設備使用的DIMM。

5、Mini-DIMM：DDR-Ⅱ時代新出現的模組類型，它是Regustered DIMM的縮小版本，用于刀片式服務器等對體積要求苛刻的高端領域。

各類型內存DIMM對比表

三星公司DDR-333標準的SO-DIMM，容量高達512MB

5.2 未來模組的技術發展

本文將重點講一下Unb與Reg-DIMM，和未來模組技術的發展

一、Unb與Reg-DIMM的區別

Unb與Reg-DIMM的最大區別在于模組上有無寄存器。在高容量模組上，內存芯片數量很多，而且在需要大容量內存的工作場合，內存模組的安插數量也是很多的，這使命令與尋址信號的穩定性受到了嚴峻考驗。很多芯片組的資料中都說明只有使用Reg-DIMM才能達到標稱的最高內存容量，從這點就能猜到寄存器的作用——穩定命令/地址信號，隔離外部干擾。

Reg-DIMM工作示意圖，命令與地址信號通過寄存器中繼傳輸至內存芯片

在工作時，命令地址信號會先送入寄存器進行“凈化”并進入鎖存狀態，然后再發送至內存芯片，芯片中的數據則不經過寄存器而直接傳向北橋。由于要經過中繼傳輸，所以內存操作的時序也會因此而增加一個時鐘周期，這是它所帶來的一個弊端，但在高端應用中，內存系統的穩定可靠的重要性遠在性能之上，所以Reg-DIMM一般只 25 用于高端市場，并且需要芯片組的支持才行（主要是Reg所引起的時序變化）。而在高端設備中，ECC基本都是必須的，因此市場上的Reg-DIMM也都無一例外的是ECC型模組，雖然也有無ECC的Reg-DIMM設計標準。

另外，為了保證內存工作時鐘的穩定，Reg-DIMM上還要有一顆PLL對時鐘信號對主板發來的時鐘信號進行跟蹤/鎖定。在SDRAM時代，這并不是必須的設計，但到了DDR時代，由于對時鐘的敏感性，PLL成為了必備元件。

DDR內存模組的結構圖，寄存器與PLL是它相對于Unb-DIMM的最大不同

現在再回頭看看Unb-DIMM，就很明白了。它關鍵就少了寄存器，但為什么不稱之為Unregistered-DIMM呢？其實，Buffered與Registered是Reg-DIMM的兩種工作模式，前者在Reg-DIMM上并不常用，它是以時鐘異步方式工作的，輸出信號的再驅動不與時鐘同步，Registered模式下輸入信號的再驅動則與時鐘同步。顯然，Buffered模式下的性能要更低一些。不過，從原理上講Registered模式也是一種緩沖操作，只是與時鐘同步而已。在SDRAM的Reg-DIMM上，Buffered與Registered模式通過REGE信號控制，但到了DDR SDRAM-DIMM時代，可能由于性能的原因Buffered模式被取消了。

在Unb-DIMM上，沒有寄存器也就沒了這個Buffer，但它仍可具備ECC功能。這里需要強調的是，ECC與Registered是兩碼事，前者是在邏輯上保證數據的安全，后者是在物理上保證內存系統的穩定工作。

德國Infineon公司推出的容量高達2GB的PC2100 Reg-DIMM

二、DIMM引腳的基本設計

講完Unb-DIMM與Reg-DIMM的不同之后，現在我們來看看DIMM引腳上的不同。其實，從內存芯片的引腳上就能推斷出一些DIMM的引腳，因為芯片最終要通過DIMM來與主板打交道的。

首先，DIMM肯定要有64個引腳用來數據的傳輸，而且要有Ax地址線、L-Bank地址線、片選、數據掩碼、電源、RAS、CAS??等信號，另外，ECC型與Reg型DIMM要有額外的標定引腳，下面我就以SDRAM和DDR SDRAM為例，分Unb-DIMM和Reg-DIMM來介紹一下DIMM都包含有哪些的引腳。

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從上面的引腳信號列表中，大家應該能了解到DIMM的大體情況了。其中很多信號定義是不是非常熟悉？從中可以看到，在DDR SDRAM時代已經為8個L-Bank做好了準備，但業界顯然沒有利用到它，不光是內存廠商，DDR芯片組中似乎沒有支持8個L-Bank的設計。還有就是CS信號，從SDRAM到DDR，都有4個CS的設計，但目前的DIMM還都是雙P-Bank的設計，不同的是，SDRAM-DIMM上，4個CS是必須的，兩個CS對應一個P-Bank芯片集，但到了DDR時代，可能是技術與工藝的進步，一個CS就控制了一個P-Bank。總之，當我們了解了芯片的引腳設計后，對DIMM的引腳組成也就不再陌生。有興趣的讀者，可以自行深入研究。

三、QBM型DIMM

之所以在前文沒有介紹四倍帶寬內存（QBM，Quad Band Memory），就是因為不是針對芯片的技術，而針對DIMM的技術。它誕生于DDR時代，是Kentron公司為了解決DDR帶寬提供困難而提出的設計方案。主要的思路就是讓DIMM上的兩個P-Bank交錯工作，而交錯的時鐘周期為原始時鐘的1/4，即相位相差90度。

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QBM的工作時序圖，第二個P-Bank的工作時鐘與第一個P-Bank相差90度（1/4周期），這樣在第一個P-Bank時鐘的高/低電平中部就是第二個P-Bank的觸發點，兩者都是DDR傳輸，從而在一個時鐘周期內完成4次數據觸發，實現四倍帶寬

為了控制兩個P-Bank中同一位置的芯片交錯工作，模組上要為每組芯片（在QBM模組上，一個P-Bank位于一側，兩個P-Bank中位置相對的芯片為一組）設置一個開關，以控制不同P-Bank間的通斷。并且還要為延遲1/4周期的P-Bank提供一個PLL以保證相位差的準確性。

QBM的設計是非常巧妙的，經過對現有的DDR模組的改裝，配合新的芯片組即可將帶寬提高一倍，有點類似于32bit RIMM，在一個模組上實現了雙通道的功能，只是QBM不是雙通道并發，而是雙通道交錯，通過更高的傳輸頻率實現高帶寬。但是新增加的開關與PLL元件將增加一定的成本，不過與其所能提供的帶寬相比，還是比較劃算的。

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Kentron公司給出的QBM與其他內存方案的成本比較表，從中可以看出QBM有較高的性價比

但是，開關元件的同步性對于QBM是個考驗，時鐘頻率越高，對開關的控制精度就越高。目前，有不少大牌的模組廠商（如Infineon）都在論證QBM的可行性與可靠性，據部分廠商透露，在使用DDR-333或之前標準時，QBM的表現良好，但到了DDR-400，QBM的可靠性就會降低，如果克服這一個問題，那么延遲又會大幅提高。所以，QBM目前的可行標準是QBM533（DDR-266）和QBM667（DDR-333）。VIA在P4X800中將要支持的標準也是QBM533，雖然不能使用DDR-400，但它的5.4GB/s帶寬（QBM667）在目前仍是無敵的。

不過，由于QBM是針對模組的技術，所以理論上QBM可適用于任何DIMM，包括SDRAM和DDR-Ⅱ的DIMM，Kentron也有此計劃研制QBM型DDR-Ⅱ DIMM，以保持QBM的生命力。另外，Kentron已將QBM標準上報JEDEC審批，目前還不知能否通過。很多模組廠商也都在觀望，畢竟QBM轉產是很容易的，就看市場情況了。所以，QBM雖然設計巧妙，但得到的支持并不強勁，以Kentron及QBM聯盟的生產能力，顯然不足以完成普及任務，一切就看P4X800的市場效果了。

三、模組的堆疊裝配

當內存芯片容量無法迅速提高的時候，高容量模組如何設計就體現了廠商間的真正實力，由于高容量模組針對的是高端應用市場，所以誰能在容量上有所突破就意味著滾滾商機。就模組而言，芯片基本是固定的，所以芯片堆疊裝配（Stack Assembly）技術就是增加容量的首選。

這方面除了Elpida、Kentron、Kingston等公司較早以前提出的TCP、FEMMA、EPOC等堆疊形式外（已有多篇文章介紹過，在此不再重復），著名的封裝技術開發商Tessera公司（它在1990年因研制出CSP封裝 31 而聞名于世）近期宣布了他們的4枚芯片堆疊裝配的模組技術（TCP與EPOC都是兩芯片堆疊）——μZ Package，當然，芯片本身的封裝也要有相應的調整。而Infineon公司也推出了普通TSOP-II技術的雙芯片堆疊裝配技術。顯然，模組廠商都想利用有限的空間（畢竟在主板上插槽之間的距離是有限的）盡量提高裝配容量，若再配合SiP封裝形式的內存芯片，DIMM的擴容就如虎添翼了。

Infineon的采用TSOP-II堆疊封裝的模組，容量高達2GB

Tessera公司為高容量模組開發的4枚芯片堆疊裝配技術μZ Package

結束

第四篇：房產證明翻譯件

Under the supervision of Ministry of Housing and Urban-Rural Development of the People's

Republic ofChina(2008年版)

Registration No.for Housing Built: 按實填寫

According to Property Law of the People's Republic of China, the housing ownership certificate is the certification for the oblige enjoying the housing ownership.Registration body: 當地注冊局明晨 按實填寫(seal)

Property Right CertificateNo.: 按實填寫

Issuing unit(seal): Special Seal for Property Registration and Certification of 房產注冊/認證中心（按實填寫）

Matters Needing Attention

I.The certificate is the certification for the oblige enjoying the housing ownership.II.Housing owner and interested person can go to housing registration authority to legally look up in the housing register.III.In case that the matters registered on the certificate are inconsistent with the housing register, except that there are evidences proving that the housing register certainly have errors, it will be subject to the housing register.IV.Except the housing registration authority, other units or person shall not note matters or stamp seal on the certificate.V.The certificate shall be carefully kept, in case of being lost or damaged, apply for reissuing.No.: 按實填寫

第五篇：文檔北京英孚英語價格詳細列表

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