第一篇：EDA總結(jié)final版

一、有關(guān)概念

1.ASIC全稱：專用集成電路 一般而言，專用集成電路就是具有專門(mén)用途和特定功能的獨(dú)立集成電路器件，作為EDA技術(shù)最終實(shí)現(xiàn)目標(biāo)的ASIC可通過(guò)三種途徑來(lái)完成：

1、超大規(guī)?？删幊唐骷﨔PGA，CPLD是實(shí)現(xiàn)這一途徑的主流器件。

2、完全定制或半定制ASIC根據(jù)他們的實(shí)現(xiàn)工藝，可統(tǒng)稱為掩模ASIC或直接ASIC、門(mén)陣列ASIC、標(biāo)準(zhǔn)單元ASIC。

3、混合ASIC，主要指用于某一專一用途的集成電路器件可大致分為數(shù)字ASIC、模擬ASIC和數(shù)?；旌螦SIC。（英文名字Application Specific Integrated Circuit）

2.FPGA：現(xiàn)場(chǎng)可編程門(mén)陣列以查表法結(jié)構(gòu)方式構(gòu)成邏輯行為的器件。（英文名字Field-Programmable Gate Array）FPGA是基于查找表的可編程器件，實(shí)現(xiàn)ASIC的主要途徑

3.CPLD：復(fù)雜可編程邏輯器件以乘積項(xiàng)構(gòu)成邏輯行為的器件。（英文名字Complex Programmable Logic Device）CPLD是基于與或乘積項(xiàng)的可編程器件，實(shí)現(xiàn)ASIC的主要途徑

4.VHDL全稱：超高速集成電路硬件描述語(yǔ)言 具有與具體硬件電路無(wú)關(guān)與設(shè)計(jì)平臺(tái)無(wú)關(guān)的特性，并且具有良好的電路行為描述和系統(tǒng)描述的能力，在語(yǔ)言易讀性和層次結(jié)構(gòu)化設(shè)計(jì)方面表現(xiàn)了強(qiáng)大的生命力和應(yīng)用潛力。（英文名字Very-High-Speed Integrated Circuit HardwareDescription Language）

5.全定制：根據(jù)芯片要實(shí)現(xiàn)的電路特性，定義芯片上所有晶體管的幾何圖形和工藝規(guī)則，將設(shè)計(jì)結(jié)果交給IC廠商掩模制造完成。

6.半定制：送IC廠商前以模塊的形式完成初期的布局工序，根據(jù)芯片要實(shí)現(xiàn)的功能對(duì)半成品芯片布線掩模最終完成全部制造完成。7.IP核知識(shí)產(chǎn)權(quán)的IP核（Intellectual Property）：指具有知識(shí)產(chǎn)權(quán)的、功能具體、接口規(guī)范、可在多個(gè)集成電路設(shè)計(jì)中重復(fù)使用的功能模塊，是實(shí)現(xiàn)系統(tǒng)芯片（SOC: System on a Chip）的基本構(gòu)件。分為軟IP、固IP、硬IP。軟IP：是用VHDL等硬件描述語(yǔ)言描述的功能模塊，但并不涉及用什么具體的電路元件實(shí)現(xiàn)這些功能。固IP：是完成綜合的功能模塊。硬IP：提供設(shè)計(jì)的最終階段產(chǎn)品。

8.綜合：將用行為和功能層次表達(dá)的電子系統(tǒng)轉(zhuǎn)化為低層次的具有實(shí)現(xiàn)的模塊組合裝配的過(guò)程。綜合器就是將電路的高級(jí)語(yǔ)言（如行為描述）轉(zhuǎn)換為低級(jí)的，可與FPGA/CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件或程序。9.適配（器）；適配器也稱結(jié)構(gòu)綜合器，它的功能是將綜合器產(chǎn)生的網(wǎng)表文件配臵于指定的目標(biāo)器件中，使之產(chǎn)生最終的下載文件。10.功能仿真；是直接對(duì)VHDL、原理圖描述或其他描述形式的邏輯功能進(jìn)行測(cè)試模擬，以了解其實(shí)現(xiàn)的功能是否滿足原設(shè)計(jì)的要求，仿真過(guò)程不涉及任何具體器件的硬件特征，不經(jīng)歷綜合和適配階段。

11.時(shí)序仿真；就是接近真實(shí)器件運(yùn)行特性的仿真，仿真文件中已包含了器件硬件特性參數(shù)，因而，仿真精度高，但時(shí)序仿真的仿真文件必須來(lái)至針對(duì)具體器件的綜合器與適配器。

12.編程下載；通常，將對(duì)CPLD的下載稱為編程，對(duì)于OTP FPGA的下載和對(duì)FPGA的專用適配ROM的下載也稱為編程，對(duì)FPGA中的SRAM進(jìn)行直接下載的方式稱為適

配。

13.PROM；可編程只讀存儲(chǔ)器，或門(mén)陣列可編程，與門(mén)陣列不可編程。（英文名字Programmable Read-Only Memory）

14.PLA；可編程邏輯陣列，與陣列和或陣列都可編程（英文名字programmable logic array）15.PAL；可編程陣列邏輯，或陣列固定，與陣列可編程（英文名字Programmable Read-Only Memory）

16.查找表；由簡(jiǎn)單的查找表組成可編程門(mén)。再構(gòu)成門(mén)陣列形式。17.乘積項(xiàng)；基本結(jié)構(gòu)為“與-或”陣列。

18.實(shí)體；以關(guān)鍵詞ENTITY實(shí)名體IS開(kāi)始，以END ENTITY實(shí)名體結(jié)尾的語(yǔ)句部分，稱為實(shí)體，描述了電路器中的端口構(gòu)成和信息屬性。

19.結(jié)構(gòu)體；結(jié)構(gòu)體是實(shí)體所定義實(shí)體中的一個(gè)組成部分。結(jié)構(gòu)體描述設(shè)計(jì)實(shí)體的內(nèi)部結(jié)構(gòu)和外部設(shè)計(jì)實(shí)體端口間的邏輯關(guān)系。

20.元件例化；元件例化就是引入一種連接關(guān)系，將預(yù)先設(shè)計(jì)好的設(shè)計(jì)實(shí)體定義為一個(gè)元件，然后利用特定的語(yǔ)句將此元件與當(dāng)前的設(shè)計(jì)實(shí)體中的指定端口相連接，從而為當(dāng)前設(shè)計(jì)實(shí)體引進(jìn)一個(gè)新的低一級(jí)的設(shè)計(jì)層次。

元件例化可以是多層次的，一個(gè)調(diào)用了較低層次元件的頂層設(shè)計(jì)實(shí)體本身也可以被更高層次設(shè)計(jì)實(shí)體所調(diào)用，成為該設(shè)計(jì)實(shí)體中的一個(gè)元件。元件例化語(yǔ)句有兩部分組成，第一部分是將一個(gè)現(xiàn)成的設(shè)計(jì)實(shí)體定義為一個(gè)元件，語(yǔ)句的功能是對(duì)待調(diào)用的元件做出調(diào)用聲明，它的最簡(jiǎn)單表達(dá)式如下： COMPONENT 元件名 IS PORT(端口名表)； END COMPONENT 文件名;實(shí)例：component h_adder

port(a,b:in std_logic;

co,so:out std_logic);end component;第二部分是此元件與當(dāng)前設(shè)計(jì)實(shí)體（頂層文件）中元件間及端口的連接說(shuō)明。語(yǔ)句的表達(dá)式如下：

例化名：元件名 PORT MAP([端口名=>}連接端口名，…);例：u2 : h_adder port map(a=>e,b=>cin,co=>f,so=>sum);21.時(shí)鐘進(jìn)程；可以構(gòu)成時(shí)序電路的進(jìn)程 22.三態(tài)；0態(tài)，1態(tài)，高阻態(tài)。

23.線與；邏輯上兩個(gè)（兩個(gè)或以上）輸出信號(hào)相連可實(shí)現(xiàn)與的功能

24.數(shù)據(jù)對(duì)象:類似一個(gè)容器，可以接受數(shù)據(jù)賦值，包括常量（constant）,變量（variable），信號(hào)（signal）25.變量（variable）；變量是一個(gè)局部量，只能在進(jìn)程和子程序中使用，變量的賦值是立即發(fā)生的，不存在任何延時(shí)行為。VARIABLE 變量名：數(shù)據(jù)類型：=初始值;26.信號(hào)（signal）；信號(hào)是硬件系統(tǒng)的基本數(shù)據(jù)對(duì)象，它的性質(zhì)類似于連接線。信號(hào)可以作為設(shè)計(jì)實(shí)體中并行語(yǔ)句模塊間的信息交流通道。信號(hào)不但可以容納當(dāng)前值，而且可以保留歷史值。

SIGNAL信號(hào)名: 數(shù)據(jù)類型<=初始值;

27.Moore型狀態(tài)機(jī)；moore型狀態(tài)機(jī)屬于異步輸出狀態(tài)機(jī)，其輸出僅為當(dāng)前狀態(tài)的函數(shù)，這類狀態(tài)機(jī)在輸入發(fā)生變化時(shí)還必須等待時(shí)鐘周期的到來(lái)，時(shí)鐘使?fàn)顟B(tài)發(fā)生變化才導(dǎo)致輸出的變化，所以比Mealy機(jī)要多等待一個(gè)時(shí)鐘周期。Moore型狀態(tài)機(jī)分為多進(jìn)程有限狀態(tài)機(jī)和單進(jìn)程Moore型有限狀態(tài)機(jī)。Mealy型狀態(tài)機(jī)：與Moore型狀態(tài)機(jī)相比，Mealy型狀態(tài)機(jī)輸出變化要領(lǐng)先一個(gè)周期，即一旦輸入信號(hào)或狀態(tài)發(fā)生變化，輸出信號(hào)即刻發(fā)生變化。與同步輸出狀態(tài)機(jī)，輸出是當(dāng)前狀態(tài)和所有輸入信號(hào)的函數(shù)，它的輸出是在輸入變化后立即發(fā)生的。不依賴于時(shí)鐘的同步。與Moore型狀態(tài)機(jī)不同的是，Mealy型狀態(tài)機(jī)的組合進(jìn)程中的輸出信號(hào)是當(dāng)前狀態(tài)的輸入函數(shù)。注意：

1.<= 對(duì)信號(hào)SIGNAL的賦值 := 是對(duì)變量variable的賦值

2.程序的實(shí)體名必須和文件名一致，例1中二輸入與門(mén)的文件名必須為yumen

二、程序分析及設(shè)計(jì)

VHDL語(yǔ)言程序模板。文件名必須和實(shí)體名相同 LIBRARY IEEE;--固定格式，庫(kù)文件

USE IEEE.STD_LOGIC_1164.ALL;--固定格式，庫(kù)文件 ENTITY 實(shí)體名 IS PORT(a, b : IN BIT;--輸入輸出端口 y : OUT BIT);END ENTITY 實(shí)體名;ARCHITECTURE 結(jié)構(gòu)體名 OF 實(shí)體名 IS BEGIN y <= a AND b;--具體程序代碼 END ARCHITECTURE 結(jié)構(gòu)體名;

1、二輸入與門(mén)的VHDL語(yǔ)言設(shè)計(jì)。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY yumen IS PORT(a, b : IN BIT;y : OUT BIT);END ENTITY yumen;ARCHITECTURE one OF yumen IS BEGIN y <= a AND b;END ARCHITECTURE one;

2、帶有異步復(fù)位和同步時(shí)鐘使能的6進(jìn)制計(jì)數(shù)器VHDL語(yǔ)言設(shè)計(jì)。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY jinzhi IS PORT(CLK,RST,EN : IN STD_LOGIC;CQ : OUT STD_LOGIC_VECTOR(2 DOWNTO 0);COUT : OUT STD_LOGIC);END jinzhi;ARCHITECTURE behav OF jinzhi IS BEGIN PROCESS(CLK, RST, EN)VARIABLE CQI : STD_LOGIC_VECTOR(2 DOWNTO 0);BEGIN IF RST = '1' THEN CQI :=(OTHERS =>'0');--計(jì)數(shù)器復(fù)位 ELSIF CLK'EVENT AND CLK='1' THEN--檢測(cè)時(shí)鐘上升沿 IF EN = '1' THEN--檢測(cè)是否允許計(jì)數(shù) IF CQI < 5 THEN CQI := CQI + 1;--允許計(jì)數(shù)

ELSE CQI :=(OTHERS =>'0');--大于5，計(jì)數(shù)值清零 END IF;END IF;END IF;IF CQI = 5 THEN COUT <= '1';--計(jì)數(shù)大于5，輸出進(jìn)位信號(hào) ELSE COUT <= '0';END IF;CQ <= CQI;--將計(jì)數(shù)值向端口輸出 end PROCESS;END behav;

3、用VHDL語(yǔ)言設(shè)計(jì)2選1數(shù)據(jù)選擇器。ENTITY DFF IS LIBRARY IEEE;PORT(CLK : IN STD_LOGIC;USE IEEE.STD_LOGIC_1164.ALL;D : IN STD_LOGIC;ENTITY erxuanyi IS Q : OUT STD_LOGIC);PORT(a, b, s: IN BIT;END;y : OUT BIT);ARCHITECTURE bhv OF DFF IS END erxuanyi;SIGNAL Q1 : STD_LOGIC;ARCHITECTURE one OF erxuanyi IS BEGIN BEGIN PROCESS(CLK)PROCESS(a,b,s)BEGIN BEGIN IF CLK'EVENT AND CLK = '1' IF s = '0' THEN THEN Q1 <= D;y <= a;ELSE y <= b;END IF;END IF;END PROCESS;END PROCESS;Q <= Q1;END;END bhv;

4、邊沿型T、D觸發(fā)器VHDL語(yǔ)言設(shè)計(jì)。

--D觸發(fā)器

LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;

END;ARCHITECTURE bhv OF tff IS SIGNAL Q1 : STD_LOGIC;BEGIN--T觸發(fā)器 PROCESS(CLK)有clk且為1的時(shí)候，T與當(dāng)前狀態(tài)異或 BEGIN LIBRARY IEEE;IF CLK'EVENT AND CLK = '1' USE IEEE.STD_LOGIC_1164.ALL;THEN Q1 <= Q1 XOR T;ENTITY tff IS END IF;PORT(CLK : IN STD_LOGIC;END PROCESS;T : IN STD_LOGIC;Q <= Q1;Q : OUT STD_LOGIC);END bhv;

5、帶并行置數(shù)的8位右移移位寄存器VHDL語(yǔ)言設(shè)計(jì)。library ieee;USE IEEE.STD_LOGIC_1164.ALL;ENTITY SHFRT IS PORT(CLK,LOAD: IN STD_LOGIC;

DIN: IN STD_LOGIC_VECTOR(7 DOWNTO 0);

QB:OUT STD_LOGIC);END SHFRT;

ARCHITECTURE BEHAV OF SHFRT IS BEGIN PROCESS(CLK,LOAD)

VARIABLE REG8: STD_LOGIC_VECTOR(7 DOWNTO 0);--第一版(上次的)這里寫(xiě)錯(cuò)了

BEGIN

IF CLK'EVENT AND CLK='1' THEN

IF LOAD='1' THEN REG8:=DIN;

ELSE REG8(6 DOWNTO 0):=REG8(7 DOWNTO 1);

END IF;

END IF;

QB<=REG8(0);END PROCESS;END BEHAV;--說(shuō)明：當(dāng)clk有上升沿，而且load為1的時(shí)候把din的值賦給REG8，如果clk有上升沿，而且load為0的時(shí)候把REG8的高7為賦給低7位（注意此時(shí)最高位不變）6、1位半加器VHDL語(yǔ)言設(shè)計(jì)。(布爾邏輯描述)BEGIN LIBRARY IEEE;so <= not(a xor(not b));USE IEEE.STD_LOGIC_1164.ALL;co <= a and b;ENTITY banjia IS END ARCHITECTURE fh1;PORT(a,b : IN STD_LOGIC;co,so : OUT STD_LOGIC);END ENTITY banjia;ARCHITECTURE fh1 OF banjia IS

ARCHITECTURE one OF sixuan IS BEGIN PROCESS(a,b,c,d,s)BEGIN case s(1 DOWNTO 0)is

7、用VHDL語(yǔ)言設(shè)計(jì)實(shí)現(xiàn)四選一數(shù)據(jù)選擇器。

when “00” => y <= a;LIBRARY IEEE;when “01” => y <= b;USE IEEE.STD_LOGIC_1164.ALL;when “10” => y <= c;ENTITY sixuan IS when “11” => y <= d;PORT(a, b, c , d: IN BIT;when others => null;s: IN STD_LOGIC_VECTOR(1 DOWNTO 0);END case;y : OUT BIT);END PROCESS;END sixuan;END;

8、用VHDL語(yǔ)言實(shí)現(xiàn)三態(tài)門(mén)設(shè)計(jì)。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY santai IS port(enable : IN STD_LOGIC;datain : IN STD_LOGIC_VECTOR(7 DOWNTO 0);dataout : OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END santai;ARCHITECTURE bhv OF santai IS BEGIN PROCESS(enable,datain)BEGIN IF enable = '1' THEN dataout <= datain;ELSE dataout <=“ZZZZZZZZ”;END IF;END PROCESS;END bhv;

9、設(shè)有VHDL描述的半加器h_adder和或門(mén)or2，試通過(guò)層次化設(shè)計(jì)思想設(shè)計(jì)由半加器和或門(mén)構(gòu)成的一位二進(jìn)制全加器的VHDL程序。全加器f_adder電路結(jié)構(gòu)組成圖如下所示。

半加器h_adder LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY h_adder IS PORT(a,b : IN STD_LOGIC;

co,so : OUT STD_LOGIC);END ENTITY h_adder;ARCHITECTURE fh1 OF h_adder IS BEGIN so <=(a OR b)AND(a NAND b);co <= NOT(a NAND b);END ARCHITECTURE fh1;

或門(mén) or2a LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY or2a IS PORT(a, b :IN STD_LOGIC;c : OUT STD_LOGIC);END ENTITY or2a;ARCHITECTURE one OF or2a IS BEGIN c <= a OR b;END ARCHITECTURE one;

元件例化adder library ieee;use ieee.std_logic_1164.all;entity adder is port(ain,bin,cin:in std_logic;

cout,sum :out std_logic);end entity adder;architecture fd1 of adder is component h_adder

port(a,b:in std_logic;

co,so:out std_logic);end component;component or2a

port(a,b:in std_logic;

c:out std_logic);end component;signal d,e,f:std_logic;begin u1 : h_adder port map(a=>ain,b=>bin,co=>d,so=>e);u2 : h_adder port map(a=>e,b=>cin,co=>f,so=>sum);u3 : or2a port map(a=>d,b=>f,c=>cout);end architecture fd1;

最后需要看看自動(dòng)機(jī)（主要是Moore型有限狀態(tài)機(jī)的設(shè)計(jì)，教材202的那一節(jié)，有一個(gè)大題）

部分選擇題，參考 1、2.基于EDA軟件的FPGA/CPLD設(shè)計(jì)流程為：原理圖/HDL文本輸入→__A__→綜合→適配→____B____→編程下載→硬件測(cè)試。P14 A.功能仿真

B.時(shí)序仿真 C.邏輯綜合 D.配置

3.IP核在EDA技術(shù)和開(kāi)發(fā)中具有十分重要的地位；提供用VHDL等硬件描述語(yǔ)言描述的功能塊，但不涉及實(shí)現(xiàn)該功能塊的具體電路的IP核為_(kāi)_A___。P25 A.軟IP

B.固IP C.硬IP

D.全對(duì)

4.綜合是EDA設(shè)計(jì)流程的關(guān)鍵步驟，在下面對(duì)綜合的描述中，_____D____是錯(cuò)誤的。P15 A.綜合就是把抽象設(shè)計(jì)層次中的一種表示轉(zhuǎn)化成另一種表示的過(guò)程。

B.綜合就是將電路的高級(jí)語(yǔ)言轉(zhuǎn)化成低級(jí)的，可與FPGA / CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件。C.為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對(duì)綜合加以約束，稱為綜合約束。

D.綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過(guò)程，并且這種映射關(guān)系是唯一的（即綜合結(jié)果是唯一的）。

5.大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類，其中CPLD通過(guò)___A__實(shí)現(xiàn)其邏輯功能。P42 A.可編程乘積項(xiàng)邏輯

B.查找表（LUT）C.輸入緩沖

D.輸出緩沖

6.VHDL語(yǔ)言是一種結(jié)構(gòu)化設(shè)計(jì)語(yǔ)言；一個(gè)設(shè)計(jì)實(shí)體（電路模塊）包括實(shí)體與結(jié)構(gòu)體兩部分，結(jié)構(gòu)體描述_____B___。P274 A.器件外部特性

B.器件的內(nèi)部功能

C.器件外部特性與內(nèi)部功能 D.器件的綜合約束

8.進(jìn)程中的信號(hào)賦值語(yǔ)句，其信號(hào)更新是___B____。P134 A.立即完成 B.在進(jìn)程的最后完成 C.按順序完成D.都不對(duì)

9.不完整的IF語(yǔ)句，其綜合結(jié)果可實(shí)現(xiàn)__A__。P147 A.時(shí)序邏輯電路

B.組合邏輯電路 C.雙向電路

D.三態(tài)控制電路

第二篇：EDA總結(jié)

一、有關(guān)概念

1.ASIC全稱：專用集成電路； 2.FPGA：現(xiàn)場(chǎng)可編程門(mén)陣列 3.CPLD：復(fù)雜可編程邏輯器件； 4.VHDL全稱：硬件描述語(yǔ)言； 5.全定制； 6.半定制；

7.IP核；IP就是知識(shí)產(chǎn)權(quán)核或知識(shí)產(chǎn)權(quán)模塊的意思

8.綜合（器）；綜合就是將電路的高級(jí)語(yǔ)言（如行為描述）轉(zhuǎn)換為低級(jí)的，可與FPGA/CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件或程序。

9.適配（器）；適配器也稱結(jié)構(gòu)綜合器，它的功能是將綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)器件中，使之產(chǎn)生最終的下載文件。

10.功能仿真；是直接對(duì)VHDL、原理圖描述或其他描述形式的邏輯功能進(jìn)行測(cè)試模擬，以了解其實(shí)現(xiàn)的功能是否滿足原設(shè)計(jì)的要求

11.時(shí)序仿真；就是接近真實(shí)器件運(yùn)行特性的仿真，仿真文件中已包含了器件硬件特性參數(shù)，因而，仿真精度高。

12.編程下載；把適配后生成的下載或配置文件，通過(guò)編程器或編程電纜向FPGA或CPLD下載，以便進(jìn)行硬件測(cè)試和驗(yàn)證 13.PROM；可編程只讀存儲(chǔ)器 14.PLA；可編程邏輯陣列 15.PAL；可編程陣列邏輯 16.查找表； 17.乘積項(xiàng)；

18.實(shí)體；VHDL實(shí)體作為一個(gè)設(shè)計(jì)實(shí)體（獨(dú)立的電路功能結(jié)構(gòu)）的組成部分，其功能是對(duì)這個(gè)設(shè)計(jì)實(shí)體與外部電路進(jìn)行接口描述。

19.結(jié)構(gòu)體；結(jié)構(gòu)體是實(shí)體所定義實(shí)體中的一個(gè)組成部分。結(jié)構(gòu)體描述設(shè)計(jì)實(shí)體的內(nèi)部結(jié)構(gòu)和外部設(shè)計(jì)實(shí)體端口間的邏輯關(guān)系。

20.元件例化；元件例化意味著在當(dāng)前結(jié)構(gòu)體內(nèi)定義了一個(gè)新的設(shè)計(jì)層次，這個(gè)設(shè)計(jì)層次的總稱叫元件，但它可以以不同的形式出現(xiàn)。？？ 21.時(shí)鐘進(jìn)程； 22.三態(tài)； 23.線與； 24.數(shù)據(jù)對(duì)象；

25.變量；變量是一個(gè)局部量，只能在進(jìn)程和子程序中使用，變量的賦值是立即發(fā)生的，不存在任何延時(shí)行為。

26.信號(hào)；信號(hào)是硬件系統(tǒng)的基本數(shù)據(jù)對(duì)象，它的性質(zhì)類似于連接線。信號(hào)可以作為設(shè)計(jì)實(shí)體中并行語(yǔ)句模塊間的信息交流通道

27.Moore型狀態(tài)機(jī)；異步輸出狀態(tài)機(jī)，輸出僅為當(dāng)前狀態(tài)的函數(shù)，在輸入發(fā)生變化時(shí)還必須等待時(shí)鐘的到來(lái)。

28.Mealy型狀態(tài)機(jī)；同步輸出狀態(tài)機(jī)，輸出是當(dāng)前狀態(tài)和所有輸入信號(hào)的函數(shù)，它的輸出是在輸入變化后立即發(fā)生的。不依賴于時(shí)鐘的同步。

注意：

1.<= 對(duì)信號(hào)SIGNAL的賦值 := 是對(duì)變量variable的賦值

2.程序的實(shí)體名必須和文件名一致，例1中二輸入與門(mén)的文件名必須為yumen

一、有關(guān)概念

ASIC全稱；FPGA和CPLD全稱；VHDL全稱；全定制；半定制； IP核；綜合（器）；適配（器）；功能仿真；時(shí)序仿真；編程下載；PROM；PLA；PAL；查找表；乘積項(xiàng)；實(shí)體；結(jié)構(gòu)體；元件例化；時(shí)鐘進(jìn)程；三態(tài)；線與； 數(shù)據(jù)對(duì)象；變量；信號(hào)； Moore型狀態(tài)機(jī)；Mealy型狀態(tài)機(jī)。

二、程序分析及設(shè)計(jì)

1、二輸入與門(mén)的VHDL語(yǔ)言設(shè)計(jì)。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY yumen IS

PORT(a, b : IN BIT;

y : OUT BIT);END ENTITY yumen;ARCHITECTURE one OF yumen IS BEGIN y <= a AND b;END ARCHITECTURE one;

2、帶有異步復(fù)位和同步時(shí)鐘使能的6進(jìn)制計(jì)數(shù)器VHDL語(yǔ)言設(shè)計(jì)。

LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY jinzhi IS PORT(CLK,RST,EN : IN STD_LOGIC;CQ : OUT STD_LOGIC_VECTOR(2 DOWNTO 0);COUT : OUT STD_LOGIC);END jinzhi;ARCHITECTURE behav OF jinzhi IS BEGIN PROCESS(CLK, RST, EN)VARIABLE CQI : STD_LOGIC_VECTOR(2 DOWNTO 0);BEGIN IF RST = '1' THEN CQI :=(OTHERS =>'0');--計(jì)數(shù)器復(fù)位 ELSIF CLK'EVENT AND CLK='1' THEN--檢測(cè)時(shí)鐘上升沿 IF EN = '1' THEN--檢測(cè)是否允許計(jì)數(shù) IF CQI < 5 THEN CQI := CQI + 1;--允許計(jì)數(shù)

ELSE CQI :=(OTHERS =>'0');--大于5，計(jì)數(shù)值清零 END IF;END IF;END IF;IF CQI = 5 THEN COUT <= '1';--計(jì)數(shù)大于5，輸出進(jìn)位信號(hào) ELSE COUT <= '0';END IF;CQ <= CQI;--將計(jì)數(shù)值向端口輸出 end PROCESS;END behav;

3、用VHDL語(yǔ)言設(shè)計(jì)2選1數(shù)據(jù)選擇器。

LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY erxuanyi IS PORT(a, b, s: IN BIT;y : OUT BIT);END erxuanyi;ARCHITECTURE one OF erxuanyi IS BEGIN PROCESS(a,b,s)BEGIN IF s = '0' THEN y <= a;ELSE y <= b;END IF;END PROCESS;END;

4、邊沿型T、D觸發(fā)器VHDL語(yǔ)言設(shè)計(jì)。--D觸發(fā)器

LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY DFF IS PORT(CLK : IN STD_LOGIC;D : IN STD_LOGIC;Q : OUT STD_LOGIC);END;ARCHITECTURE bhv OF DFF IS SIGNAL Q1 : STD_LOGIC;BEGIN PROCESS(CLK)BEGIN IF CLK'EVENT AND CLK = '1' THEN Q1 <= D;END IF;END PROCESS;Q <= Q1;END bhv;

--T觸發(fā)器

有clk且為1的時(shí)候，T與當(dāng)前狀態(tài)異或

LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY tff IS PORT(CLK : IN STD_LOGIC;T : IN STD_LOGIC;Q : OUT STD_LOGIC);END;ARCHITECTURE bhv OF tff IS SIGNAL Q1 : STD_LOGIC;BEGIN PROCESS(CLK)BEGIN IF CLK'EVENT AND CLK = '1' THEN Q1 <= Q1 XOR T;END IF;END PROCESS;Q <= Q1;END bhv;

5、帶并行置數(shù)的8位右移移位寄存器VHDL語(yǔ)言設(shè)計(jì)。

library ieee;USE IEEE.STD_LOGIC_1164.ALL;ENTITY SHFRT IS PORT(CLK,LOAD: IN STD_LOGIC;

DIN: IN STD_LOGIC_VECTOR(7 DOWNTO 0);

QB:OUT STD_LOGIC);END SHFRT;

ARCHITECTURE BEHAV OF SHFRT IS BEGIN PROCESS(CLK,LOAD)

VARIABLE REG8: STD_LOGIC_VECTOR(7 TO 0);BEGIN

IF CLK'EVENT AND CLK='1' THEN

IF LOAD='1' THEN REG8:=DIN;

ELSE REG8(6 DOWNTO 0):=REG8(7 DOWNTO 1);

END IF;

END IF;

QB<=REG8(0);END PROCESS;END BEHAV;--說(shuō)明：當(dāng)clk有上升沿，而且load為1的時(shí)候把din的值賦給REG8，如果clk有上升沿，而且load為0的時(shí)候把REG8的高7為賦給低7位（注意此時(shí)最高位不變）6、1位半加器VHDL語(yǔ)言設(shè)計(jì)。(布爾邏輯描述)LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY banjia IS PORT(a,b : IN STD_LOGIC;co,so : OUT STD_LOGIC);END ENTITY banjia;ARCHITECTURE fh1 OF banjia IS BEGIN so <= not(a xor(not b));co <= a and b;END ARCHITECTURE fh1;

7、用VHDL語(yǔ)言設(shè)計(jì)實(shí)現(xiàn)四選一數(shù)據(jù)選擇器。

LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY sixuan IS PORT(a, b, c , d: IN BIT;

s: IN STD_LOGIC_VECTOR(1 DOWNTO 0);y : OUT BIT);END sixuan;ARCHITECTURE one OF sixuan IS BEGIN PROCESS(a,b,c,d,s)BEGIN case s(1 DOWNTO 0)is when “00” => y <= a;when “01” => y <= b;when “10” => y <= c;when “11” => y <= d;when others => null;END case;END PROCESS;END;

8、用VHDL語(yǔ)言實(shí)現(xiàn)三態(tài)門(mén)設(shè)計(jì)。

LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY santai IS port(enable : IN STD_LOGIC;datain : IN STD_LOGIC_VECTOR(7 DOWNTO 0);dataout : OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END santai;ARCHITECTURE bhv OF santai IS BEGIN PROCESS(enable,datain)BEGIN IF enable = '1' THEN dataout <= datain;ELSE dataout <=“ZZZZZZZZ”;END IF;END PROCESS;END bhv;

9、設(shè)有VHDL描述的半加器h_adder和或門(mén)or2，試通過(guò)層次化設(shè)計(jì)思想設(shè)計(jì)由半加器和或門(mén)構(gòu)成的一位二進(jìn)制全加器的VHDL程序。全加器f_adder電路結(jié)構(gòu)組成圖如下所示。

半加器h_adder LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY h_adder IS PORT(a,b : IN STD_LOGIC;co,so : OUT STD_LOGIC);END ENTITY h_adder;ARCHITECTURE fh1 OF h_adder IS BEGIN so <=(a OR b)AND(a NAND b);co <= NOT(a NAND b);END ARCHITECTURE fh1;

或門(mén) or2a LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY or2a IS PORT(a, b :IN STD_LOGIC;c : OUT STD_LOGIC);END ENTITY or2a;ARCHITECTURE one OF or2a IS BEGIN c <= a OR b;END ARCHITECTURE one;

元件例化adder library ieee;use ieee.std_logic_1164.all;entity adder is port(ain,bin,cin:in std_logic;

cout,sum :out std_logic);end entity adder;architecture fd1 of adder is component h_adder

port(a,b:in std_logic;

co,so:out std_logic);end component;component or2a

port(a,b:in std_logic;

c:out std_logic);end component;signal d,e,f:std_logic;begin u1 : h_adder port map(a=>ain,b=>bin,co=>d,so=>e);u2 : h_adder port map(a=>e,b=>cin,co=>f,so=>sum);u3 : or2a port map(a=>d,b=>f,c=>cout);end architecture fd1;

第三篇：實(shí)習(xí)個(gè)人總結(jié) final

實(shí)習(xí)個(gè)人總結(jié)

教育實(shí)習(xí)是提高師范教育專業(yè)學(xué)生素質(zhì)和技能的重要途徑之一。通過(guò)教育實(shí)習(xí)可以進(jìn)一步培養(yǎng)鍛煉學(xué)生理論聯(lián)系實(shí)際和分析問(wèn)題、解決問(wèn)題的能力，使學(xué)生了解中學(xué)實(shí)際，獲得教師職業(yè)的初步實(shí)際知識(shí)和能力，從而縮短從教適應(yīng)期，為今后走上工作崗位打下良好的基礎(chǔ)。同時(shí)，還可以使我院加強(qiáng)與中學(xué)的聯(lián)系，了解和學(xué)習(xí)中學(xué)教育教學(xué)改革的經(jīng)驗(yàn)，檢查我院教育教學(xué)質(zhì)量，進(jìn)而推動(dòng)我院的教學(xué)改革和教育科學(xué)的研究工作。

在重慶市兼善中學(xué)實(shí)習(xí)的這十六周里，我主要完成了以下三個(gè)方面的實(shí)習(xí)內(nèi)容，包括英語(yǔ)教學(xué)、班主任工作和基礎(chǔ)教育調(diào)查三個(gè)方面。

一、英語(yǔ)教學(xué)

（1）見(jiàn)習(xí)

在初來(lái)到兼善中學(xué)的兩周見(jiàn)習(xí)階段內(nèi)，我堅(jiān)持認(rèn)真挺好指導(dǎo)教師的每一節(jié)課，做好聽(tīng)課記錄，學(xué)習(xí)指導(dǎo)教師的教學(xué)方法、上課方式及教學(xué)思路，課后一起與原任老師深入探討，虛心求教，深入了解課堂教學(xué)的要求和過(guò)程，學(xué)習(xí)如何備教材、背學(xué)生。

（2）備課及試講

我所實(shí)習(xí)的班級(jí)，學(xué)生水平參差不齊。因此，在備課過(guò)程中，我特別注重對(duì)基本知識(shí)和基本理論的強(qiáng)調(diào)。充分運(yùn)用長(zhǎng)期的家教所得、聽(tīng)課心得，結(jié)合當(dāng)前考試方向制定教學(xué)計(jì)劃，進(jìn)行試講，得到指導(dǎo)教師的肯定后，正式走上講臺(tái)。

（3）上課

第一次走上講臺(tái)，緊張中還帶有些許激動(dòng)。經(jīng)過(guò)精心備課，本節(jié)課完成了教學(xué)內(nèi)容，取得了一定的成績(jī)。課程的講授取得了指導(dǎo)教師的好評(píng)，但是也指出了我的一些不足。后來(lái)的講課的表現(xiàn)比第一次好了很多，教態(tài)更加自然、表達(dá)更加流利、知識(shí)的講授更加的清晰，一次次指導(dǎo)教師的肯定都成為我努力的源動(dòng)力。前幾次的講課都是借助多媒體教學(xué)設(shè)備的，后來(lái)周老師的一席話讓我決心嘗試運(yùn)用傳統(tǒng)方式進(jìn)行教學(xué)，即收音機(jī)、粉筆和黑板。而后的兩次傳統(tǒng)課得到了指導(dǎo)教·師的好評(píng)，且被認(rèn)為比多媒體教學(xué)表現(xiàn)得更棒。一次次的講課都在增強(qiáng)自己作為一個(gè)準(zhǔn)人民教師的自信心，相信自己可以做好一名合格的英語(yǔ)教師。

（4）課后反思

盡管自己的課總體上獲得了指導(dǎo)教師的肯定，但指導(dǎo)教師同時(shí)指出我的課有諸多不足之處，如：學(xué)生回答問(wèn)題之后的反饋，某些活動(dòng)的設(shè)計(jì)的目的性不強(qiáng)，提問(wèn)的策略欠缺等，在課后努力改正，提高教學(xué)水平，從而確保在下一次的教學(xué)過(guò)程中不出現(xiàn)同樣的錯(cuò)誤，在這樣的努力下，我在教態(tài)、語(yǔ)言、板書(shū)、提問(wèn)技巧、與學(xué)生互動(dòng)各方面都有了提高。

（5）作業(yè)及試卷批改

在實(shí)習(xí)期間，認(rèn)真批改每一次學(xué)生作業(yè)，針對(duì)學(xué)生的不同水平，給予不同要求，并對(duì)其給予個(gè)性化評(píng)語(yǔ)，以鼓勵(lì)后進(jìn)生和促進(jìn)所有學(xué)生進(jìn)步；針對(duì)考試試卷，及時(shí)分析試卷，找出學(xué)生的知識(shí)不足，把握教學(xué)的重點(diǎn)，以期在后續(xù)的教學(xué)過(guò)程中予以改進(jìn)。

二、班主任工作

試作初期我就制定了班主任工作計(jì)劃，接下來(lái)我就按我的計(jì)劃展開(kāi)班主任工作。

每天我的日常工作有：一是早自習(xí)前的考勤和值日情況監(jiān)督，每天早上7：30到教室查看考勤和監(jiān)督學(xué)生值日情況，督促學(xué)生把清潔區(qū)、教室的每個(gè)角落打掃干凈；二是跟操，周一、周三和周五大課間到操場(chǎng)督促學(xué)生認(rèn)真做操，周二、周四在教室監(jiān)督學(xué)生確保其認(rèn)真做眼保健操；三是下午第四節(jié)課和晚上的自習(xí)課，我都下班，管好紀(jì)律，輔導(dǎo)個(gè)別學(xué)生。

通過(guò)每天的工作，主動(dòng)關(guān)心學(xué)生的學(xué)習(xí)、生活情況，很快就熟悉和掌握了班級(jí)及學(xué)生的情況和特點(diǎn)，使班主任工作得以順利展開(kāi)。在管理班級(jí)期間，我們組織了一次趣味運(yùn)動(dòng)會(huì)，增進(jìn)了班級(jí)的凝聚力，給了他們一次展示新時(shí)代中學(xué)生蓬勃朝氣和競(jìng)技熱情的機(jī)會(huì)。經(jīng)過(guò)不懈的努力，我與學(xué)生建立了良好的師生關(guān)系，得到了他們的信任，成為他們?cè)V說(shuō)心事的對(duì)象，我也誠(chéng)懇的傾聽(tīng)他們的傾訴并開(kāi)導(dǎo)他們。

四月底，期中考試結(jié)束之際，期末將要到來(lái)之時(shí)，以“一切為了孩子，為了孩子的一切，為了一切的孩子”為宗旨，我們?cè)陴埨蠋煹膸ьI(lǐng)下進(jìn)行了一場(chǎng)特殊家長(zhǎng)會(huì)，我們不拋棄、不放棄任何一個(gè)學(xué)生，不以成績(jī)看人、區(qū)分人，旨在將所有學(xué)生培養(yǎng)成為一名合格的人。

在實(shí)習(xí)工作中，我還著重做了幾位同學(xué)的思想工作，幫助他們克服思想波動(dòng)，在青春叛逆期，引導(dǎo)他們樹(shù)立正確的人生觀、價(jià)值觀，并對(duì)其進(jìn)行課業(yè)輔導(dǎo)，等等。因此，在饒老師的細(xì)心指導(dǎo)下，我學(xué)到了許多本上沒(méi)有的東西，積累了許多班級(jí)的管理方法，并有了一定的班主任工作經(jīng)驗(yàn)，為日后走上工作崗位打下了堅(jiān)實(shí)的基礎(chǔ)。

三、基礎(chǔ)教育調(diào)查報(bào)告

進(jìn)入兼善學(xué)校之后，綜合兼善學(xué)校的現(xiàn)狀及學(xué)生特點(diǎn)我做了細(xì)致的分析，同準(zhǔn)備階段的教育調(diào)查計(jì)劃一并制定了本次教育調(diào)查的主題及調(diào)查步驟，展開(kāi)教育調(diào)查，并同周邊的幾所中學(xué)的實(shí)際情況相結(jié)合，作了此次報(bào)告。

此次調(diào)查報(bào)告的方向重點(diǎn)是如何提高課堂氣氛、調(diào)動(dòng)學(xué)生的學(xué)習(xí)積極性。我聽(tīng)取了學(xué)生的一些意見(jiàn)，請(qǐng)教了一些教學(xué)經(jīng)驗(yàn)豐富的教師，查詢了相關(guān)的研究文獻(xiàn)，并結(jié)合了當(dāng)前《課程標(biāo)準(zhǔn)》完成了教育調(diào)查報(bào)告，報(bào)告得到了指導(dǎo)老師的認(rèn)可。

以上三方面的內(nèi)容是我在實(shí)習(xí)期間完成的?；貞浭艿募嫔茖?shí)習(xí)，使我深深體會(huì)到，要想成為一名合格的人民教師，這并非易事。除了需要具備深厚的專業(yè)學(xué)識(shí)外，其他各方面如語(yǔ)言表達(dá)、心理狀態(tài)、以及衣著、動(dòng)作神態(tài)等也是有講究的；當(dāng)然，通過(guò)此次實(shí)習(xí)我更是體會(huì)到了當(dāng)一名教師的快樂(lè)與幸福，多年所學(xué)，終于有了將其傳輸給他人的途徑，而且與學(xué)生在一起，我會(huì)回憶起自己中學(xué)時(shí)代，也會(huì)想起自己曾經(jīng)的點(diǎn)點(diǎn)滴滴。實(shí)習(xí)有苦樂(lè)并存，兼具歡笑和淚水，實(shí)習(xí)經(jīng)歷讓我增長(zhǎng)了知識(shí)，豐富了經(jīng)驗(yàn)；其帶來(lái)的是無(wú)價(jià)的人生閱歷。最主要的是實(shí)習(xí)堅(jiān)定了我的從教信念，他日將為邊疆的英語(yǔ)教育事業(yè)貢獻(xiàn)出自己微薄的一份力量。待到明秋之時(shí)，園我教師之夢(mèng)！

第四篇：EDA基礎(chǔ)總結(jié)

EDA基礎(chǔ)總結(jié)

綜述部分

1.EDA的中文全稱為電子設(shè)計(jì)自動(dòng)化，英文全名為Electronic Design Automation。2.EDA平臺(tái)常用的兩種輸入電路的方法是：電路原理圖輸入法、HDL輸入法。3.EDA平臺(tái)工作流程：電路輸入、綜合優(yōu)化、功能仿真、布局布線、門(mén)級(jí)仿真。

數(shù)字電路部分

1.EDA中常用的仿真語(yǔ)言為Verilog和VHDL。

2.VHDL其英文全名為VHSIC Hardware Description Language，而VHSIC則是Very High Speed Intergeraterd Circuit的縮寫(xiě)詞，意為甚高速集成電路，故VHDL其準(zhǔn)確的中文譯名為甚高速集成電路的硬件描述語(yǔ)言。

3.Verilog HDL其英文全名為Verilog Hardware Decription Language，HDL中文譯名為硬件描述語(yǔ)言。

4.Verilog和VHDL的比較

共同點(diǎn)：能形式化地抽象表示電路的行為和結(jié)構(gòu)；支持邏輯設(shè)計(jì)中層次與范圍的描述；可借用高級(jí)語(yǔ)言的精巧結(jié)構(gòu)來(lái)簡(jiǎn)化電路行為的描述；具有電路仿真與驗(yàn)證機(jī)制以保證設(shè)計(jì)的正確性；支持電路描述由高層到低層的綜合轉(zhuǎn)換；硬件描述與實(shí)現(xiàn)工藝無(wú)關(guān)；便于文檔管理；易于理解和設(shè)計(jì)重用。

不同點(diǎn)：Verilog在系統(tǒng)級(jí)抽象方面略差，VHDL在門(mén)級(jí)開(kāi)關(guān)電路方面略差。

5.軟核、固核和硬核

軟核：功能經(jīng)過(guò)驗(yàn)證的、可綜合的、實(shí)現(xiàn)后電路結(jié)構(gòu)總門(mén)數(shù)在5000門(mén)以上的Verilog模型。

固核：在某一種現(xiàn)場(chǎng)可編程門(mén)列器件上實(shí)現(xiàn)的經(jīng)驗(yàn)證是正確的，且總門(mén)數(shù)在5000門(mén)以上的電路結(jié)構(gòu)編碼文件。

在某一種專用集成電路工藝的器件上實(shí)現(xiàn)的，經(jīng)驗(yàn)證是正確的，且總門(mén)數(shù)在5000門(mén)以上的電路結(jié)構(gòu)版圖掩膜。6.自頂向下（Top Down）設(shè)計(jì)

7.自底向上（Down Top）設(shè)計(jì)

8.名詞解釋：

ASIC：Application Specific Integrated Circuit，專用集成電路。

FPGA：Field Programmable Gate Array，現(xiàn)場(chǎng)可編程門(mén)陣列。PLD：Programmable Logic Device，可編程邏輯器件。

Verilog編程題： 數(shù)據(jù)比較器（2位）//數(shù)據(jù)比較器

module compare(equal, a, b);input a,b;output equal;reg equal;always @(a or b)if(a == b)equal = 1;else equal = 0;endmodule

//數(shù)據(jù)比較器測(cè)試代碼 `timescale 1ns/1ns `include “./1-1.v” module t;reg a,b;wire equal;initial begin a=0;b=0;#100 a=0;b=1;#100 a=1;b=1;#100 a=1;b=0;#100 a=0;b=0;#100 $stop;end

compare m(.equal(equal),.a(a),.b(b));endmodule

數(shù)據(jù)比較器（8位）

module compare8(equal, a, b);input [7:0]a, b;output equal;reg equal;always @(a or b)if(a > b)begin equal = 1;end else begin equal = 0;end endmodule 分頻器

module half_clk(reset, clk_in, clk_out);input clk_in, reset;output clk_out;reg clk_out;

always @(posedge clk_in)begin if(!reset)clk_out = 0;else clk_out = ~clk_out;end endmodule

10M時(shí)鐘分頻為500K module fdivision(RESET, MB, KB);input MB, RESET;output KB;reg KB;reg [7:0] j;

always @(posedge MB)if(!RESET)begin KB <= 0;j <= 0;end else begin if(j == 19)begin j <= 0;KB <= ~KB;end else j <= j+1;end endmodule

譯碼電路

`define plus 3'd0 `define minus 3'd1 `define band 3'd2 `define bor 3'd3 `define unegate 3'd4

module alu(out, opcode, a, b);output[7:0] out;reg[7:0] out;input[2:0] opcode;input[7:0] a,b;

always @(opcode or a or b)begin case(opcode)`plus: out = a + b;`minus: out = a-b;`band: out = a & b;`bor: out = a | b;`unegate: out = ~a;default: out = 8'hx;endcase end endmodule

八路數(shù)據(jù)選擇器

module selecting8(addr, in1, in2, in3, in4, in5, in6, in7, in8, dataout, reset);input [2:0] addr;input [3:0] in1,in2,in3,in4,in5,in6,in7,in8;input reset;output [3:0] dataout;reg [3:0] dataout;

always @(addr or in1 or in2 or in3 or in4 or in5 or in6 or in7 or in8 or reset)begin if(!reset)case(addr)3'b000: dataout = in1;3'b001: dataout = in2;3'b010: dataout = in3;3'b011: dataout = in4;3'b100: dataout = in5;3'b101: dataout = in6;3'b110: dataout = in7;3'b111: dataout = in8;endcase else dataout = 0;end endmodule

邏輯運(yùn)算電路

module tryfunct(clk, n, result, reset);output[31:0] result;input[3:0] n;input reset, clk;reg[31:0] result;

always @(posedge clk)begin if(!reset)result <=0;else begin result <= n*factorial(n)/((n*2)+1);end end

function [31:0] factorial;input [3:0] operand;reg [3:0] index;begin factorial = operand ? 1:0;for(index = 2;index <= operand;index = index + 1)factorial = index *factorial;end endfunction endmodule

module tryfunct(clk, n, result, reset);output[31:0] result;input[3:0] n;input reset, clk;reg[31:0] result;

always @(posedge clk)begin if(!reset)result <=0;else begin result <= n*factorial(n)/((n*2)+1);end end

function [31:0] factorial;input [3:0] operand;reg [3:0] index;begin factorial = operand ? 1:0;for(index = 2;index <= operand;index = index + 1)factorial = index *factorial;end endfunction endmodule

高速排序組合邏輯

module sort4(ra, rb, rc, rd, a, b, c, d);output[3:0] ra, rb, rc, rd;input[3:0] a, b, c, d;reg[3:0] ra, rb, rc, rd;reg[3:0] va, vb, vc, vd;

always @(a or b or c or d)begin {va, vb, vc, vd} = {a, b, c, d};sort2(va, vc);sort2(vb, vd);sort2(va, vb);sort2(vc, vd);sort2(vb, vc);{ra, rb, rc, rd} = {va, vb, vc, vd};end

task sort2;input[3:0]x, y;reg[3:0] tmp;if(x > y)begin tmp = x;x = y;y = tmp;end endtask endmodule

檢測(cè)5位二進(jìn)制序列10010 module seqdet(x, z, clk, rst, state);input x, clk, rst;output z;output[2:0] state;reg[2:0] state;wire z;

parameter IDLE = 'd0, A = 'd1, B = 'd2, C = 'd3, D = 'd4, E = 'd5, F = 'd6, G = 'd7;

assign z =(state == E && x == 0)? 1:0;

always @(posedge clk)if(!rst)begin state <= IDLE;end else case(state)IDLE: if(x == 1)begin state <= A;end A: if(x == 0)begin state <= B;end B: if(x == 0)begin state <= C;end else begin state <= F;end C: if(x == 1)begin state <= D;end else begin state <= G;end D: if(x == 0)begin state <= E;end else begin state <= A;end E: if(x == 0)begin state <= C;end else begin state = A;end F: if(x == 1)begin state <= A;end else begin state <= B;end G: if(x == 1)begin state <= F;end default: state = IDLE;endcase endmodule

模擬電路部分

1.目前，集成電路最常用的材料是單晶硅。

2.集成電路的生產(chǎn)由設(shè)計(jì)、制造、封裝三部分組成。

3.集成電路中基片主要制作工藝為：光刻、擴(kuò)散、注入、刻蝕、鍵合。

4.集成電路中基片的制造步驟為：光刻、擴(kuò)散、注入、刻蝕。

5.衡量集成電路產(chǎn)業(yè)水平的兩個(gè)主要參數(shù)為：硅晶圓片直徑和光刻精度（特征尺寸）。這兩個(gè)參數(shù)在業(yè)界達(dá)到的水平為：硅晶圓片直徑12英寸（300mm），光刻精度0.13um。主流水平為：硅晶圓片直徑200mm，光刻精度0.18um。

6.模擬電路中常用的仿真算法是SPICE，英文全名為Simulation Program with Integrated Circuit Emphasis。

7.世界上設(shè)計(jì)EDA軟件實(shí)力最強(qiáng)的兩個(gè)公司為Cadence和Synopsys。其中，Cadence的優(yōu)勢(shì)為電路布局布線，Synopsys的優(yōu)勢(shì)為邏輯綜合仿真。

8.WorkBench是加拿大IIT公司退出的電子線路仿真軟件。它可以對(duì)模擬、數(shù)字和模擬/數(shù)字混合電路進(jìn)行仿真，克服了傳統(tǒng)電子產(chǎn)品的設(shè)計(jì)受實(shí)驗(yàn)室客觀條件限制的局限性，用虛擬的元件搭接各種電路，用虛擬的儀表進(jìn)行各種參數(shù)和性能指標(biāo)的測(cè)試。特點(diǎn)如下：（1）系統(tǒng)集成度高，界面直觀，操作方便。（2）具備模擬、數(shù)字及模擬/數(shù)字混合電路仿真。（3）提供較為豐富的元器件庫(kù)。（4）電路分析手段完備。（5）輸出方式靈活。（6）兼容性好。9.SPICE語(yǔ)言舉例： EXAMPLE

VCC 8 0 12

**** 文件名 任意名都可以 但必須要有****

**** 電源正極接于節(jié)點(diǎn)8 負(fù)極接于0 電壓為12V **** VEE 0 9 12

**** 電源正極接于節(jié)點(diǎn)0,負(fù)接接于節(jié)點(diǎn)9,電壓為12V;**** VIN 1 0 AC 1 SIN(0 0.1 5MEG)

**** 信號(hào)源VIN 接于1 和接點(diǎn)0;交流1V 進(jìn)行交流分析 同時(shí)加一個(gè)正弦信號(hào) 直流偏置為0,振幅為0.1V頻率為5M的交流信號(hào)源,進(jìn)行瞬態(tài)分析;**** RC1 8 4 10K

RC2 8 5 10K

RS 2 1 1K

RS1 8 7 20K

RS2 3 0 1K

**** 電阻RC1 分別接于節(jié)點(diǎn)8 節(jié)點(diǎn)4;阻值為10K;**** **** 電阻RC2 分別接于節(jié)點(diǎn)8 節(jié)點(diǎn)5;阻值為10K;**** **** 電阻RS 分別接于節(jié)點(diǎn)1 節(jié)點(diǎn)0;阻值為1K;**** **** 電阻RS1 分別接于節(jié)點(diǎn)8 節(jié)點(diǎn)7 阻值為20K;**** **** 電阻RS2 分別接于節(jié)點(diǎn)3 節(jié)點(diǎn)0 阻值為1K;**** Q1 4 2 6 MOD1

**** 三極管Q1 CBE 分別接于節(jié)點(diǎn) 4 2 6 模型為MOD1**** Q2 5 3 6 MOD1

**** 三極管Q2 CBE 分別接于節(jié)點(diǎn) 5 3 6 模型為MOD1**** Q3 6 7 9 MOD1

**** 三極管Q3 CBE 分別接于節(jié)點(diǎn) 6 7 9 模型為MOD1**** Q4 7 7 9 MOD1

**** 三極管Q4 CBE 分別接于節(jié)點(diǎn) 7 7 9 模型為MOD1****.OP

**** 求出直流工作點(diǎn).本電路共有9個(gè)節(jié)點(diǎn);溫度值為27度;****.DC VIN-.15.15.01

**** DC為直流分析語(yǔ)句,分析輸入電壓從-0.15V到0.15V掃描特性,每0.1V作一次分析;****.PRINT DC V(4)V(5)

****.PRINT 為打印語(yǔ)句,其中DC是打印直流內(nèi)容,這里規(guī)定打印節(jié)點(diǎn)4和5上的電位,既相對(duì)地參考點(diǎn)的電壓隨輸入的變化關(guān)系;****.PLOT DC V(4)V(5)

****.PLOT為繪圖語(yǔ)句,其中DC表示繪制直流分析的傳輸特性,說(shuō)明是繪制V(4)V(5)的輸出電壓和VIN關(guān)系曲線;****.TF V(5)VIN

****.TF是轉(zhuǎn)移函數(shù)分析語(yǔ)句,該句表示計(jì)算直流分析時(shí),小信號(hào)輸出電壓V(5)和輸入電壓VIN的轉(zhuǎn)移函數(shù)值,輸入電阻和輸出電阻;****.AC DEC 10 25K 250MEG

****.AC是交流分析語(yǔ)句,是在規(guī)定的頻率范圍內(nèi)從25K到250M進(jìn)行頻域分析DEC表示按數(shù)量級(jí)變化,10表示每一數(shù)量級(jí)中取的分析點(diǎn)數(shù)目;****.PRINT AC VM(5)VP(5)

**** 打印AC分析VM(5)VP(5)的取點(diǎn)數(shù);****.PLOT AC VM(5)VP(5)

**** 繪制AC分析VM(5)VP(5)的取點(diǎn)數(shù);****.TRAN 4N 100N 1N

****.TRAN是瞬態(tài)分析語(yǔ)句,并規(guī)定了打印或繪圖時(shí)間增量為4N秒,計(jì)算終止時(shí)間為100N秒,打印或繪圖開(kāi)始時(shí)間1NS*;****.PRINT TRAN V(5)V(4)

****.打印出4.5點(diǎn)的電壓隨時(shí)間變化;****.PLOT TRAN V(5)V(4)

****.繪圖出節(jié)點(diǎn)4.5的電壓隨時(shí)間變化;****.END

**** 結(jié)束語(yǔ)句...一定要有;****

第五篇：EDA基礎(chǔ)知識(shí)總結(jié)

VHDL有如下特點(diǎn)：①支持從系統(tǒng)級(jí)到邏輯門(mén)級(jí)電路的描述；②具有很強(qiáng)的硬件描述能力；③設(shè)計(jì)技術(shù)齊全、方法靈活、支持廣泛；④對(duì)設(shè)計(jì)描述具有相對(duì)的獨(dú)立性；⑤具有很強(qiáng)的移植能力；⑥易于共享和復(fù)用；⑦具有豐富的仿真語(yǔ)句和庫(kù)函數(shù)；⑧設(shè)計(jì)結(jié)構(gòu)清晰、易讀易懂；⑨易實(shí)現(xiàn)系統(tǒng)的更新和升級(jí)；⑩數(shù)據(jù)類型豐富、安全性好。

VHDL語(yǔ)言中常用的五種庫(kù)：1)IEEE庫(kù)：VHDL語(yǔ)言設(shè)計(jì)中最常見(jiàn)的庫(kù)。2)STD庫(kù)：VHDL語(yǔ)言的標(biāo)準(zhǔn)庫(kù)3)WORK庫(kù)：用戶的VHDL語(yǔ)言工作庫(kù)。4)VITAL庫(kù)： VHDL語(yǔ)言的時(shí)序仿真庫(kù)5)用戶自定義的庫(kù)：用戶自定義的資源庫(kù)

變量的使用規(guī)則：① 變量不能用于硬件連線和存儲(chǔ)元件；② 變量賦值和初始化賦值都用“:=”表示；③ 變量的初值不是預(yù)設(shè)的，某一時(shí)刻只能有一個(gè)值；④ 變量不能用于在進(jìn)程間傳遞數(shù)據(jù)；⑤ 仿真時(shí)，變量用于建模；⑥ 綜合時(shí)，變量充當(dāng)數(shù)據(jù)的暫存。

信號(hào)與變量的區(qū)別：①使用場(chǎng)合不同:變量在進(jìn)程、函數(shù)和過(guò)程中說(shuō)明；信號(hào)在結(jié)構(gòu)體中說(shuō)明。②賦值符號(hào)不同:變量用“：=”號(hào)賦值, 其值被立即使用(無(wú)時(shí)間延時(shí))；信號(hào)用“＜=”賦值，其值可以附加延時(shí)。

VHDL語(yǔ)言預(yù)定義了五種運(yùn)算符:邏輯運(yùn)算符、算術(shù)運(yùn)算符、關(guān)系運(yùn)算符、符號(hào)運(yùn)算符、移位運(yùn)算符

主要的三家公司：Xilinx、Altera、Lattice EDA軟件系統(tǒng)包括子模塊：設(shè)計(jì)輸入子模塊、設(shè)計(jì)數(shù)據(jù)庫(kù)子模塊、分析驗(yàn)證子模塊、綜合仿真子模塊、布局布線子模塊。

電子系統(tǒng)設(shè)計(jì)的仿真過(guò)程分為兩個(gè)階段：設(shè)計(jì)前期的系統(tǒng)級(jí)仿真和設(shè)計(jì)過(guò)程的電路級(jí)仿真。（系統(tǒng)仿真主要驗(yàn)證系統(tǒng)的功能；電路級(jí)仿真主要驗(yàn)證系統(tǒng)的性能，決定怎樣實(shí)現(xiàn)設(shè)計(jì)所需的精度。）

設(shè)計(jì)過(guò)程中的仿真有三種：行為仿真、功能仿真、時(shí)序仿真 數(shù)字系統(tǒng)的兩個(gè)模塊（子系統(tǒng)）：數(shù)據(jù)處理子系統(tǒng)、控制子系統(tǒng)

數(shù)據(jù)處理子系統(tǒng)主要完成數(shù)據(jù)的采集、存儲(chǔ)、運(yùn)算、傳輸，主要由存儲(chǔ)器、運(yùn)算器、數(shù)據(jù)選擇器等功能電路組成。數(shù)字系統(tǒng)設(shè)計(jì)方法：模塊設(shè)計(jì)方法、自頂向下設(shè)計(jì)法、自底向上設(shè)計(jì)法。一般采用自頂向下、由粗到細(xì)、逐步求精的方法。

數(shù)字系統(tǒng)的設(shè)計(jì)準(zhǔn)則：1)分割準(zhǔn)則2)系統(tǒng)的可觀測(cè)性3)同步和異步電路4)最優(yōu)化設(shè)計(jì)5)系統(tǒng)設(shè)計(jì)的藝術(shù)

數(shù)字系統(tǒng)的設(shè)計(jì)步驟：1)系統(tǒng)任務(wù)分析2)確定邏輯算法3)建立系統(tǒng)及子系統(tǒng)模型4)系統(tǒng)（或模塊）邏輯描述5)邏輯電路級(jí)設(shè)計(jì)及系統(tǒng)仿真6)系統(tǒng)的物理實(shí)現(xiàn) VHDL語(yǔ)言要素：數(shù)據(jù)對(duì)象、數(shù)據(jù)類型、各類操作數(shù)及運(yùn)算操作符 標(biāo)識(shí)符規(guī)則：以英文字母開(kāi)頭，不連續(xù)使用下劃線“_”，不以下劃線結(jié)尾的，由26個(gè)大小寫(xiě)英文字母、數(shù)字0~9及下劃線“_”組成的字符串，英文字母不區(qū)分大小寫(xiě)，VHDL的保留字不能用于作為標(biāo)識(shí)符使用。

在進(jìn)程中，只能將信號(hào)列到敏感表，而不能將變量列入敏感表。可見(jiàn)進(jìn)程對(duì)信號(hào)敏感。VHDL中的數(shù)據(jù)類型：標(biāo)量型(包括：實(shí)數(shù)型、整數(shù)型、枚舉型、時(shí)間類型)、復(fù)合類型(數(shù)組型、記錄型)、存取型、文件類型

VHDL四大類數(shù)據(jù)類型又可分為兩類：預(yù)定義數(shù)據(jù)類型、用戶自定義數(shù)據(jù)類型(基于預(yù)定義數(shù)據(jù)類型)預(yù)定義數(shù)據(jù)類型：1)布爾型2)位數(shù)據(jù)類型(BIT)3)位矢量(BIT_VECTOR)4)字符型5)整數(shù)型6)自然數(shù)和正整數(shù)型7)實(shí)數(shù)型8)字符串型9)時(shí)間型10)錯(cuò)誤等級(jí) 數(shù)據(jù)類型：標(biāo)準(zhǔn)邏輯位STD_LOGIC、標(biāo)準(zhǔn)邏輯矢量STD_LOGIC_VECTOR VHDL中六類基本順序語(yǔ)句：賦值語(yǔ)句、轉(zhuǎn)向控制語(yǔ)句、等待語(yǔ)句、子程序調(diào)用語(yǔ)句、返回語(yǔ)句、空操作語(yǔ)句。

在信號(hào)賦值時(shí)，當(dāng)統(tǒng)一進(jìn)程中，同一信號(hào)賦值目標(biāo)有多個(gè)賦值源時(shí)，信號(hào)賦值目標(biāo)獲得的是最后一個(gè)賦值，其前面相同的賦值目標(biāo)則不作任何變化。

轉(zhuǎn)向控制語(yǔ)句五種：IF語(yǔ)句、CASE語(yǔ)句、LOOP語(yǔ)句、NEXT語(yǔ)句、EXIT語(yǔ)句

當(dāng)執(zhí)行WAIT等待語(yǔ)句，程序?qū)⒈粧炱穑罎M足結(jié)束條件后，程序重新開(kāi)始執(zhí)行。已列出敏感量的進(jìn)程不能使用任何形式的WAIT語(yǔ)句 過(guò)程調(diào)用：執(zhí)行一個(gè)給定名字和參數(shù)的過(guò)程

過(guò)程名[([形參名=>] 實(shí)參表達(dá)式 {,[形參名=>]實(shí)參表達(dá)式})]；過(guò)程調(diào)用步驟：1)將IN和INOUT的形參值賦給調(diào)用過(guò)程中與之對(duì)應(yīng)的形參；2)執(zhí)行這個(gè)過(guò)程；3)將過(guò)程中IN和INOUT的形參值賦給對(duì)應(yīng)的實(shí)參

函數(shù)調(diào)用：返還一個(gè)指定數(shù)據(jù)類型的值，函數(shù)的參量只能是輸入值 任何時(shí)刻，一個(gè)對(duì)象(信號(hào)、常量、變量)只有一個(gè)值，但可有多個(gè)屬性 預(yù)定義屬性描述：屬性測(cè)試項(xiàng)目名’屬性標(biāo)識(shí)符 CLOCK’EVENT AND CLOCK=’1’對(duì)上升沿的測(cè)試(或者NOT(CLOCK’STABLE AND CLOCK=’1’))CLOCK’EVENT AND CLOCK=’0’對(duì)下降沿的測(cè)試(或者CLOCK’STABLE AND CLOCK=’0’)并行語(yǔ)句在結(jié)構(gòu)體中的執(zhí)行是同步的。每一并行語(yǔ)句內(nèi)部的語(yǔ)句運(yùn)行方式：并行執(zhí)行、順序執(zhí)行。結(jié)構(gòu)體中并行語(yǔ)句有七種：1)并行信號(hào)賦值語(yǔ)句2)進(jìn)程語(yǔ)句3)塊語(yǔ)句4)條件信號(hào)賦值語(yǔ)句5)元件例化語(yǔ)句6)生成語(yǔ)句7)并行過(guò)程調(diào)用語(yǔ)句

PROCESS中規(guī)定了每個(gè)進(jìn)程語(yǔ)句在它的摸個(gè)敏感信號(hào)的值改變時(shí)都必須立即完成某個(gè)功能行為。進(jìn)程的激活必須由敏感信號(hào)表中定義的敏感信號(hào)的變化來(lái)啟動(dòng)，否則必須有一個(gè)顯示的WAIT語(yǔ)句激活

并行信號(hào)賦值語(yǔ)句包括：簡(jiǎn)單信號(hào)賦值語(yǔ)句、條件信號(hào)賦值語(yǔ)句、選擇信號(hào)賦值語(yǔ)句 簡(jiǎn)單信號(hào)賦值語(yǔ)句：信號(hào)賦值語(yǔ)句<=表達(dá)式；

條件信號(hào)賦值語(yǔ)句：賦值目標(biāo)<=表達(dá)式 WHEN 賦值條件 ELSE（類似于IF語(yǔ)句）表達(dá)式 WHEN 賦值條件 ELSE ?? 表達(dá)式；

選擇信號(hào)賦值語(yǔ)句：WITH 選擇表達(dá)式 SELECT（類似于CASE語(yǔ)句）賦值目標(biāo)<=表達(dá)式 WHEN 選擇值，表達(dá)式 WHEN 選擇值，??

表達(dá)式 WHEN 選擇值；

元件例化是使VHDL設(shè)計(jì)實(shí)體構(gòu)成自上而下層次化設(shè)計(jì)的一個(gè)重要途徑。組成部分：1)將一個(gè)現(xiàn)成的設(shè)計(jì)實(shí)體定義為一個(gè)元件的語(yǔ)句；2)此元件與當(dāng)前設(shè)計(jì)實(shí)體中的連接說(shuō)明

元件例化語(yǔ)句中定義的例化元件的端口名與當(dāng)前系統(tǒng)的連接實(shí)體端口名的接口表達(dá)式表達(dá)有兩種方式：1)名字關(guān)聯(lián)方式：通過(guò)“=>”一一對(duì)應(yīng)2)位置關(guān)聯(lián)方式：按例化元件端口的定義順序?qū)⒗膶?duì)應(yīng)的連接實(shí)體端口名一一列出

生成語(yǔ)句有一種復(fù)制功能。生成語(yǔ)句的四個(gè)組成部分：生成方式、說(shuō)明部分、并行語(yǔ)句、標(biāo)號(hào)。

子程序是利用順序語(yǔ)句來(lái)定義和完成算法的。只能通過(guò)子程序調(diào)用及與子程序的界面端口進(jìn)行通信。包括過(guò)程(可單獨(dú)存在，多個(gè)返回值，有輸入/出雙向參數(shù))和函數(shù)(作為語(yǔ)句的一部分調(diào)用，一個(gè)返回值，所有參數(shù)都是輸入?yún)?shù))，可在VHDL的結(jié)構(gòu)體或程序包中任何位置調(diào)用子程序。

子程序特性：可重載性，即允許有許多重名的子程序，但這些子程序的參數(shù)類型及返回值數(shù)據(jù)類型不同

函數(shù)組成：函數(shù)首(作用：作為程序包的有關(guān)此函數(shù)的一個(gè)接口界面)、函數(shù)體

重載函數(shù)：VHDL允許相同的函數(shù)名定義函數(shù)，但要求函數(shù)中定義的操作數(shù)具有不同的數(shù)據(jù)類型。

過(guò)程組成部分：過(guò)程首、過(guò)程體。過(guò)程首不是必須的，過(guò)程體可以獨(dú)立存在和使用

過(guò)程首參數(shù)表用于對(duì)常數(shù)、變量、信號(hào)三類數(shù)據(jù)對(duì)象目標(biāo)作出說(shuō)明，并用IN、OUT、INOUT定義參數(shù)工作模式(信息流向)

一般把EDA技術(shù)的發(fā)展分為CAD、CAE、EDA三個(gè)階段。

EDA設(shè)計(jì)流程包括設(shè)計(jì)準(zhǔn)備、設(shè)計(jì)輸入、設(shè)計(jì)處理、器件編程四個(gè)步驟.EDA的設(shè)計(jì)驗(yàn)證包括功能仿真、時(shí)序仿真、器件測(cè)試三個(gè)過(guò)程

EDA的設(shè)計(jì)輸入包括文本輸入方式、圖形輸入方式、波形輸入方式三個(gè)過(guò)程

當(dāng)前最流行的并成為IEEE標(biāo)準(zhǔn)的硬件描述語(yǔ)言包括VHDL 語(yǔ)言、Verilog 和 HDL 語(yǔ)言

將硬件描述語(yǔ)言轉(zhuǎn)化為硬件電路的重要工具軟件稱為HDL 綜合器

基于EPROM、E2PROM和快閃存儲(chǔ)器件的可編程器件，在系統(tǒng)斷電后編程信息不丟失 基于SRAM結(jié)構(gòu)的可編程器件，在系統(tǒng)斷電后編程信息 會(huì)丟失

CPLD器件中至少包括可編程邏輯宏單元、可編程 I/O 單元、可編程內(nèi)部連線三種結(jié)構(gòu) FPGA的三種可編程電路分別是可編程邏輯塊 CLB、輸入/輸出模塊 IOB、互連資源三種結(jié)構(gòu) 根據(jù)邏輯功能塊的大小不同，可將FPGA(可編程邏輯器件)分為細(xì)密度、粗密度兩類；據(jù)FPGA內(nèi)部連線結(jié)構(gòu)的不同，可將FPGA分為分段互連型、連續(xù)互連型兩類；據(jù)FPGA采用的開(kāi)關(guān)元件不同，可將FPGA分一次編程型(OTP)、可重復(fù)編程型(MTP)兩類

目前常見(jiàn)的可編程邏輯器件的編程和配置工藝包括電可擦存儲(chǔ)單元的 E2PROM 或 Flash 技術(shù)、SRAM 查找表的編程單元、反熔絲編程單元三種編程工藝。

VHDL設(shè)計(jì)實(shí)體的基本結(jié)構(gòu)由庫(kù)、程序包使用說(shuō)明、設(shè)計(jì)實(shí)體的說(shuō)明、結(jié)構(gòu)體說(shuō)明、配置 等部分組成

實(shí)體、結(jié)構(gòu)體是設(shè)計(jì)實(shí)體的基本組成部分，他們可以構(gòu)成最基本的VHDL程序 在VHDL的端口聲明語(yǔ)句中，端口方向包括in out buffer inout VHDL的數(shù)據(jù)對(duì)象包括常數(shù) constant、變量 variable、信號(hào) signal它們是用來(lái)存放各種類型數(shù)據(jù)的容器

VHDL的操作符包括邏輯操作符、關(guān)系操作符、算術(shù)操作符、符號(hào)操作符

VHDL的順序語(yǔ)句只能出現(xiàn)在進(jìn)程 process、函數(shù) function、過(guò)程 procedure中，按照書(shū)寫(xiě)順序自上而下，一條一條執(zhí)行。

VHDL的進(jìn)程（process）語(yǔ)句是由 順序語(yǔ)句 組成的，但其本身卻是 并行語(yǔ)句 Maxplus Ⅱ支持圖形、符號(hào)、文本、波形等不同編輯方式

指定設(shè)計(jì)電路的輸入/輸出端口與目標(biāo)芯片引腳的連接關(guān)系的過(guò)程稱為引腳鎖定

在完成設(shè)計(jì)電路的輸入/輸出端口與目標(biāo)芯片引腳的鎖定后，再次對(duì)設(shè)計(jì)電路的仿真稱時(shí)序仿真或后仿真

圖形文件設(shè)計(jì)結(jié)束后一定要通過(guò) 仿真，檢查設(shè)計(jì)文件是否正確

以EDA方式設(shè)計(jì)實(shí)現(xiàn)的電路設(shè)計(jì)文件，最終偶可以編程下載到 FPGA 和 CPLD 芯片中，完成硬件設(shè)計(jì)和驗(yàn)證

MAX+PLUS的文本文件類型是(后綴名).VHD 在PC上利用VHDL進(jìn)行項(xiàng)目設(shè)計(jì)，不允許在 根目錄 下進(jìn)行，不惜在根目錄為設(shè)計(jì)建立一個(gè)工程目錄(文件夾)VHDL源程序的文件名應(yīng)與 實(shí)體名 相同，否則無(wú)法通過(guò)編譯 EDA 名詞解釋

1.CPLD: 復(fù)雜可編程邏輯器件 2.HDL: 硬件描述語(yǔ)言 3.LUT:查找表(Look-Up-Table)4.ASIC:專用集成電路 5.SOC:單芯片系統(tǒng)

6.VHDL:超高速硬件描述語(yǔ)言 7.FPGA:現(xiàn)場(chǎng)可編程門(mén)陣列 8.RTL:寄存器傳輸級(jí) 9.SOPC:可編程片上系統(tǒng)

10.EAB:嵌入式陣列塊 11.LAB:邏輯陣列塊

12.IP:知識(shí)產(chǎn)權(quán)核

13.EDA:電子設(shè)計(jì)自動(dòng)化

14.IEEE:美國(guó)電氣電子工程師協(xié)會(huì) 15.ISP:在系統(tǒng)編程

16.LPM:參數(shù)可定制紅模塊庫(kù) 17.UART:串口(通用異步觸發(fā)器)

18.元件例化:將預(yù)先設(shè)計(jì)好的設(shè)計(jì)實(shí)體定義為一個(gè)元件，然后利用特定的語(yǔ)句將此元件與當(dāng)前的設(shè)計(jì)實(shí)體中的指定端口相連接，從而為當(dāng)前設(shè)計(jì)實(shí)體引入一個(gè)新的低一級(jí)的設(shè)計(jì)層次。19.簡(jiǎn)要解釋 JTAG，指出 JTAG 的用途:JTAG：聯(lián)合測(cè)試行動(dòng)小組的簡(jiǎn)稱，又意指其提出的一種硬件測(cè)試標(biāo)準(zhǔn)，常用于器件測(cè)試、編程下載和配置等操作。