第一篇：數字鐘考試報告格式說明

數字鐘考試報告格式說明

實驗項目名稱：數字鐘的設計與制作

第一部分

一，實驗目的。

設計一個有60進制和24進制（或12進制）計數功能并通過譯碼器及七段數碼管顯示的電路。

功能要求：

在連續脈沖的觸發下，秒、分為60進制計數，時為24進制（或12進制）計數，并且要求有譯碼、顯示。

二，所用的器件

數字實驗箱、2-5-10進制計數器（74ls90）、譯碼器（cd4511）、七段數碼管等 三，設計步驟

1，熟悉要使用的芯片，數碼管。畫出引腳圖，功能表。

2，設計出有 6位計數、譯碼、顯示的電路圖；先分圖再總圖！分圖畫在第一部分，總圖畫在第二部分。（這里的圖都是指芯片的連線圖）

3，闡述設計電路的工作原理。（分電路是如何實現計數，譯碼，顯示的？）

4，按設計電路在實驗箱上構成實物。

第二部分

1，畫出6位計數、譯碼、顯示電路的總圖全圖。

2，闡述全圖的工作原理。,3，按設計電路在實驗箱上構成實物

4，進行功能測試，驗證其正確性

第三部分

做結論、總結

總之一個設計性實驗報告是在假設大家都不知道工作原理的前提下寫的，一份好的設計性實驗報告就是給外行人也能看懂的報告，所以務必請大家寫得詳實規范。不要認為老師看得懂，往往被你們認為理所當然而被忽視的地方就是得分的地方。以上所提到的是一些設計要點，大家按照這些要點的格式來設計，自己有想法還可以多補充進來，而不是原樣照抄！請大家好好準備，祝大家取得好的成績！

第二篇：數字鐘課程設計報告

一、綜述

數字電子鐘是一種用數字電路實現時、分、秒計時的裝置，與機械式時鐘相比具有更高的準確性和直觀性，且無機械裝置，具有更長的使用壽命，因此得到了廣泛的應用。數字鐘從原理上來講是一種典型的數字電路，其中即包含了組合邏輯電路，也有時序電路。

因此，我們此次設計與制作數字電子鐘就是為了了解其工作原理，從而學會制作數字鐘。通過設計和制作數字電子鐘，可以加深我們對中小規模集成電路相關知識的理解，并且通過實際運用，提高我們的動手能力、培養我們的探索精神。

二、設計題目與設計要求 1.設計題目

本次的題目為設計一個具有計時、顯示“時、分、秒”和校時功能的數字電子鐘，具體功能如下：

① 顯示時、分、秒；

② 具有校時功能，可以分別對時及分進行單獨校時，使其校正到標準時間； ③ 計時過程具有報時功能，當時間到達整點前10秒進行蜂鳴報時； ④ 為了保證計時的穩定及準確須由晶體振蕩器提供表針時間基準信號。2.設計要求

本次設計的具體要求如下：

① 畫出電路原理圖（或仿真電路圖）； ② 元器件及參數選擇； ③ 電路仿真與調試；

三、方案選擇

數字電子鐘作為實際生活中運用廣泛的一個物品。在電路實現方面，完全可以用單片機實現功能。這也是我們小組一開始的思路。但是，由于我們小組的這道題本身就比較簡單，如果還從用單片機來做，基本上就只是編個程序的事情了。如此，這個學期在數電課上學到的一些東西并不能得到很好的運用，老師也是基于此考慮，建議我們還是不要使用單片機。

因此，我們采用了老師提供的思路和方案，具體的闡述請見以下幾個部分。

四、大體設計思路

1.總體概要設計

數字鐘實際上是一個對標準頻率（1HZ）進行計數的計數電路。由于計數的起始時間不可能與標準時間（如北京時間）一致，故需要在電路上加一個校時電路，同時標準的1HZ時間信號必須做到準確穩定。晶體振蕩器電路給數字電子鐘提供一個頻率穩定準確的32768Hz的方波信號，可保證數字鐘的走時準確及穩定。然后分頻器將32768Hz的高頻方波信號經32768次分頻后得到1Hz的方波信號供秒計數器進行計數。分頻器實際上也就是計數器。通常使用石英晶體振蕩器電路構成數字鐘。圖1所示為數字鐘的一般構成框圖。

“時”計時信號 “分”計時信號

校時信號

“秒”計時信號

圖 1

數字電子鐘原理框圖

2.晶體振蕩器電路

晶體振蕩器電路給數字鐘提供一個頻率穩定準確的32768Ｈz的脈沖，可保證數字鐘的走時準確及穩定。不管是指針式的電子鐘還是數字顯示的電子鐘都使用了晶體振蕩器電路。

3.分頻器電路

分頻器電路將32768Ｈz的高頻方波信號經74HC4060和T’觸發器（將D端接至輸出的非端，使其變成一個T’觸發器實現二分頻）的分頻后得到1Hz的方波信號，可以供秒計數器進行計數。分頻器實際上也就是計數器。

4.時間計數器電路

時間計數電路由秒個位和秒十位計數器、分個位和分十位計數器及時個位和時十位計數器電路構成，其中秒個位和秒十位計數器、分個位和分十位計數器為60進制計數器，時個位和時十位計數器設計為24進制計數器。

5.譯碼驅動電路

譯碼驅動電路將計數器輸出的8421BCD碼轉換為數碼管需要的邏輯狀態，并且為保證數碼管正常工作提供足夠的工作電流。

6.示數電路

用譯碼驅動電路提供的電流帶動數碼管實現數字電子鐘最后的示數部分。數碼管通常有發光二極管（LED）數碼管和液晶（LCD）數碼管，本設計采用的為LED數碼管。

五、元件清單

30pF電容2個 32768Hz晶振1個 15k歐姆電阻4個 74HC4060一片

74LS74雙D觸發器一個 單刀雙擲開關2個 1M電阻1個

74Ls00四二輸入7個 74Ls192六片 74Ls48六片 共陰數碼管6個 蜂鳴器一個

六、仿真電路圖

根據上述思路，我們小組的各個成員分別負責了部分電路，在確認部分功能可以實現 的前提下，將它們有機地組合起來得到了總電路。并在proteus軟件中進行了仿真，確定可以實現功能后，再申請了實做。

仿真電路總圖見下：

七、各單元模塊的具體設計和分析

1.晶體振蕩器電路

晶體振蕩器是構成數字式時鐘的核心，它保證了時鐘的走時準確及穩定。

圖2所示電路通過CMOS非門構成的輸出為方波的數字式晶體振蕩電路，這個電路中，CMOS非門U1與晶體、電容和電阻構成晶體振蕩器電路，U2實現整形功能，將振蕩器輸出的近似于正弦波的波形轉換為較理想的方波。輸出反饋電阻R1為非門提供偏置，使電路工作于放大區域，即非門的功能近似于一個高增益的反相放大器。電容C1、C2與晶體構成一個諧振型網絡，完成對振蕩頻率的控制功能，同時提供了一個180度相移，從而和非門構成一個正反饋網絡，實現了振蕩器的功能。由于晶體具有較高的頻率穩定性及準確性，從而保證了輸出頻率的穩定和準確。

晶體XTAL的頻率選為32768HZ。該元件專為數字鐘電路而設計，其頻率較低，有利于減少分頻器級數。

從有關手冊中，可查得C1、C2 為30pF時，頻率準確度和穩定度較高。

由于CMOS電路的輸入阻抗極高，因此反饋電阻R1可選為20MΩ或10MΩ。較高的反饋電阻有利于提高振蕩頻率的穩定性。但是，由于實驗室只提供了1MΩ的電阻，所以在實際制作的過程中，我們采用的是實驗室提供的電阻，最終造成了脈沖輸出端的頻率并不是嚴格符合1Hz。

圖2 晶體振蕩器電路圖

2.分頻器電路

通常，數字鐘的晶體振蕩器輸出頻率較高，為了得到1Hz的秒信號輸入，需要對振蕩

器的輸出信號進行分頻。

通常實現分頻器的電路是計數器電路，一般采用多級2進制計數器來實現。例如，將32767Hz的振蕩信號分頻為1Hz的分頻倍數為32767（2），即實現該分頻功能的計數器相當于15級2進制計數器。

本實驗中采用HC4060來構成分頻電路。HC4060在數字集成電路中可實現的分頻次數最高，而且HC4060還包含振蕩電路所需的非門，使用更為方便。

HC4060計數為最高為14級2進制計數器，可以將32767Hz的信號分頻為2Hz，而經過轉換為T’的D觸發器則可以通過翻轉功能將它分為1HZ的信號。如圖3所示，可以直接實現振蕩和分頻的功能。

5圖3 分頻電路圖

3.時間計數單元

時間計數單元有時計數、分計數和秒計數等幾個部分。

時計數單元一般為24進制計數器計數器，其輸出為兩位8421BCD碼形式；分計數和秒計數單元為60進制計數器，其輸出也為8421BCD碼。

針對每個計數單元，本實驗分別采取了用兩塊74LS192芯片進行級聯來產生相應的進制。

74LS192是同步十進制可逆計數器，它具有雙時鐘輸入，并具有清除和置數等功能，其引腳排列及邏輯符號如下所示：

（a）引腳排列(b)邏輯符號

其中：為置數端，為加計數端，為減計數端，為非同步進位輸出端，為清除端，Q0、Q1、Q2、為非同步借位輸出端，P0、P1、P2、P3為計數器輸入端，Q3為數據輸出端。

其功能表如下：

表1 74LS192的功能表

對于秒計數單元，由于192內部本身就是10進制，所以只需要將作為十位輸出的那一片192的輸出端中的Q2和Q1（相與代表作為得到數字6）作為反饋端，相與再連接到兩片

192的清零端上即可。如此就可以實現60進制的計數。滿足秒計數的要求。實現此功能的部分電路如圖四所示：

圖4 60進制計數器電路

對于分計數單元，與秒計數單元完全一致，在此不再累述。

對于時計數單元，同理，將作為十位輸出的那一片的192的輸出端中的Q1(代表數字2）和作為個位輸出的那一片192的輸出端中的Q2（代表數字4）作為反饋端，相與再連接到兩片192的清零端上即可。如此就可以實現24進制的計數。滿足時計數的要求。實現此功能的部分電路如圖五所示：

圖5 24進制計數器電路

4.譯碼驅動及顯示單元

計數器實現了對時間的累計以8421BCD碼形式輸出，選用顯示譯碼電路將計數器的輸出數碼轉換為數碼顯示器件所需要的輸出邏輯和一定的電流，選用74LS48作為顯示譯碼電路，選用共陰LED數碼管作為顯示單元電路，實現此部分的功能的電路如圖6所示。

圖6 譯碼驅動和顯示電路

5.校時電路

當重新接通電源或走時出現誤差時都需要對時間進行校正。通常，校正時間的方法是：首先截斷正常的計數通路，然后再進行人工出觸發計數或將頻率較高的方波信號加到需要校正的計數單元的輸入端，校正好后，再轉入正常計時狀態即可。

根據要求，數字鐘應具有分校正和時校正功能，因此，應截斷分個位和時個位的直接計數通路，并采用正常計時信號與校正信號可以隨時切換的電路接入其中。

圖7 校正電路

6.整點報時電路

一般時鐘都應具備整點報時電路功能，即在時間出現整點前數秒內，數字鐘會自動報時，以示提醒。其作用方式是發出連續的或有節奏的音頻聲波，較復雜的也可以是實時語音提示。本次采用的是用蜂鳴器實現簡單的鳴響。

根據要求，電路應在整點前10秒鐘內開始整點報時，即當時間在59分51秒到59分59秒期間時，報時電路報時控制信號。故將秒計數電路部分的作為十位的那一片的192的輸出端中的Q2、Q0相與（即表示數字5），作為蜂鳴器的控制端1。再將分計數電路部分的作為十位的那一片192的輸出端中的Q2、Q0相與（即表示數字5），再和作為個位的那一片192的輸出端中的Q3、Q0相與（即表示數字9）相與，如此作為蜂鳴器的控制端2。最后，再將兩個控制端相與，連接至蜂鳴器的一端，再將另一段接地即可。

八、心得體會

第三篇：數字鐘實驗設計報告

數字鐘實驗設計報告

數字鐘設計

一 設計任務

1.基本功能：以數字形式顯示時、分、秒的時間，小時的計時要求為“24翻1”，分和秒的計時要求為60進位； 2.擴展功能：校時、正點報時及鬧時功能；

二 電路工作原理及分析

數字電子鐘主要由以下幾個部分組成：秒信號發生器，時、分、秒計數器，顯示器，校時校分電路，報時電路。

2.1數字鐘的基本邏輯功能框圖

圖1 數字鐘的基本邏輯功能框圖

2.2振蕩器的設計

振蕩器是數字鐘的核心。振蕩器的穩定度及頻率的精確度決定了數字鐘的準確程度。通常選用石英晶體構成振蕩器電路。一般來說，振蕩的頻率越高，計時精度越高。如果精度要求不高則可以采用由集成邏輯門與R、C組成的時鐘源振蕩器或集成電路計時器555與R、C組成的多諧振蕩器,電路參數如圖2所示.接通電源后，電容C1被充電，當Vc上升到2Vcc/3時，使vo為低電平，同時放電三極管T導通，此時電容C1通過R2和T放電，Vc下降。當Vc下降到Vcc/3時，vo翻轉為高電平。電容C1放電所需時間為 tpL=R2ln2≈0.7R2C1 當放電結束時，T截止，Vcc將通過R1、R2向電容器 C1充電，一；Vc由Vcc/3上升到2Vcc/3所需的時間為

當平。如得到 振 故

tpH=(R1+R2)C1ln2≈0.7(R1+R2)C Vc 上升到2Vcc/3 時，電路又翻轉為低電此周而復始，于是，是在電路的輸出端就一個周期性的矩形波。其振蕩頻率為 f=1/(tpL+tpH)≈1.43/[(R1+2R2)C] 蕩周期：T=T1+T2=(R1+2R2)C1In2 得 R1+2R2=T/C1In2=0.142k 選定R1=0.1K,R2=0.021k

圖2 555振蕩器（圖中R1，R2值不為實際值）

圖3 555振蕩器產生的波形

2.3時、分、秒計數器電路

時、分、秒計數器電路由秒個位和秒十位，分個位和分十位及時個位和時十位計數器電路構成，其中秒個位和秒十位計數器，分個位和分十位計數器為60進制計數器，而時個位和時十位為24進制計數器。

2.4校時電路

通過開關，觸發器，邏輯門組成的校時電路來校時。校時電路時用來對“時”、“分”、“秒”顯示數字進行校對調整的.三 數字電路的設計

3.1計數電路的設計

由2個74LS90計數器和4個74LS290計數器組成的時分秒的計數電路。

3.1.1六十進制計數電路

秒計數和分計數單元為60進制計數器，其輸出為8421BCD碼。采用十進制計數器74LS290來實現時間計數單元的計數功能。由圖可知，74LS90為異步清零計數器，有異步清零端12,13腳（高電平有效）。

圖4 六十進制計數器

(1)秒計數器電路的電路圖如圖4所示

秒個位計數單元為10進制計數器，無需進制轉換，當QAQBQCQD從1001變成0000時，U1 向U3 的輸入端發出一個脈沖信號，使秒十位進1位。

秒十位計數單元為6進制，當QAQBQCQD變成0110時，通過與QBQC相連的導線，給U3 兩個清零端一個信號，把它的兩個清零端都變成1，計數器的輸出被置零，跳過0110到1111的狀態，又從0000開始，如此重復，十位和個位合起來就是60進制。

(2)分計數器

分的個位和十位計數單元的狀態轉換和秒的是一樣的，只是它要把進位信號傳輸給時的個位計數單元，電路圖如圖4所示

3.1.2二十四進制計數器電路

時計數單元為24進制計數器，其輸出為8421BCD碼。采用十進制計數器74LS90來實現時間計數單元的計數功能。

時計數器電路的電路圖如圖5所示

圖5 二十四進制計數器

當“時”十位的QAQBQCQD為0000或0001時，“時”的個位計數單元是十進制計數器，當個位的QAQBQCQD到1010時，通過與非門使得個位74LS90上的清零端為０，則計數器的輸出直接置零，從0000開始。當十位的QAQBQCQD為0010時，通過與非門使得該74LS90的清零端為０，“時”的十位又重新從0000開始，此時的個位計數單元變成4進制，即當個位計數單元的QAQBQCQD為0100時，就要又從0000開始計數，這樣就實現了“時”24進制的計數。

3.2校時電路的設計

數字鐘應具有分校正和時校正功能，因此，應截斷分個位和時個位的直接計數通路，并采用正常計時信號與校正信號可以隨時切換的電路接入其中。如圖6所示，當開關J1按下時，直接給分個位計數器一個脈沖信號，使分計數器進1位，同時不影響數字鐘的運行。同理，由J2對時計數器進行校對。

圖6 校時校分電路

3.3 整點報時設計

仿廣播電臺正點報時電路的功能要求時：每當數字鐘計時快要到正點時發出聲響，通常按照4低音1高音的順序發出間斷聲響，以最后一聲高音結束的時刻是整點時刻。

每當數字鐘計時快要到正點時發出聲響，按照4低音1高音的頻率發出間 斷聲響，前4低音聲響頻率為500HZ，后1高音聲響頻率為1000HZ。并以最后一 聲高音結束的時刻為正點時刻。本設計中，報時電路采用TTL與非門。報時電路如圖1.5所示。4聲低音分別發生在59分51秒、53秒、55秒及57秒，最后一 聲高音發生在59分59秒，聲響均持續1秒。如表1.2所示。由表可得式1.1。只有當分十位的Q2M2Q0M2=11，分個位的Q3M1Q0M1=11，秒個位的Q2S2Q0S=11及秒個位的Q0S1=1時，音響電路才能工作。

3.4 報時電路的安裝與調試

按照原理圖及實物連線圖接線。報時音響電路采用三極管3DG130來推動喇叭。報時所需的500Hz和1000Hz音頻信號，分別取分頻器的500Hz輸出端和1000Hz輸出端。

四 主要芯片的技術參數

4.1 74LS90芯片

74LS90芯片結構及引腳分布如圖7所示，74LS90計數器是一種中規模的二一五進制計數器。它由四個主從JK觸發器和一些附加門電路組成，整個電路可分兩部分，其中FA觸發器構成一位二進制計數器；FD、FC、FB構成異步五進制計數器，在74LS90計數器電路中，設有專用置“0”端R1、R2和置位（置“9”）端S1、S2。

圖7 74LS90芯片

4.2 74LS290芯片

74LS190芯片的管腳分布如圖8所示，其中，R9（1）、R9（2）稱為置“9”端，R0（1）、R0（2）稱為置“0”端；A、B端為計數時鐘輸入端，QAQBQCQD為輸出端，NC表示空腳。74LS290具有以下功能：

置“9”功能：當R9（1）= R9（2）=1時，不論其他輸入端狀態如何，計數器輸出QAQBQCQD=1001，而1001（2進制）=9（10進制），故又稱為異步置數功能。

置“0”功能：當R9（1）和 R9（2）不全為1，并且R0（1）=R0（2）=1時，不論其他輸入端狀態如何，計數器輸出QAQBQCQD=0000，故又稱為異步清零功能或復位功能。

計數功能：當R9（1）和 R9（2）不全為1，并且R0（1）和R0（2）不全為1時，輸入計數脈沖，計數器開始計數。

圖8 74LS290芯片

五 心得體會

通過這次綜合試驗設計,大大提高了我分析問題的能力，同時提高了運用電工領域有關的軟件進行電路模擬仿真的能力，將自己在課堂上學到的數電知識得到充分發揮，解決了很多問題，同時學到了很多元件和芯片的各種用途及性能，從中學到了很多書上沒有明白的問題

本次的課程設計，是對所學的數電知識的一次綜合應用，既考驗了我的知識掌握程度，也鍛煉了我的動手能力。在此過程中，我學到很多新知識，對電工電子課程的學習也更有興趣了。雖然此次課程設計花費了一番功夫，卻讓我收獲了很多，讓我知道了學無止境,永遠不能滿足現有的知識，人生就像在爬山，一座山峰的后面還有更高山峰在等著你。

在這次數字電子鐘課程設計中，也非常感謝同學的幫助！

第四篇：數字鐘的報告

FPGA數字導流設計——數字鐘

一、設計目的

二、設計要求

1、能夠進行正常的時、分、秒計時功能，分別由6個數碼管顯示24h/60min/60s。

2、Sc鍵進行校時：按下Sc鍵時，時計數器以秒速度遞增，并按24循環，計滿23后再回00。

3、Sb鍵進行校分：按下Sb鍵時，時計數器以秒速度，并按60循環，計滿59后再回00，但不向時進位。

3、Sa鍵進行秒清零：按下Sa鍵時，可對秒清零。

4、揚聲器整點報時：當計時達到59’51”時開始報時

三、設計步驟

1、數字鐘頂層設計

根據外部輸入輸出要求劃分內部功能模塊有：

（1）內部1Hz的時間基準和整點報時用的1KHz和500Hz的脈沖信號，需要設計一個輸入為1KHz輸出為1Hz和500Hz的分頻模塊FENP。

（2）實現六十進制帶有進位和清零功能的秒計數模塊SECOND，輸入為1Hz脈沖和低電平有效的清零信號CLR，輸出為秒個位s0[3…0]秒十位s1[3…0]、進位信號co。

（3）實現六十進制帶有進位和置數功能的分計數模塊MINUTE，輸入為1Hz脈沖和高電平有效的使能信號EN，輸出為分個位m0[3…0]分十位m1[3…0]、進位信號co。

（4）實現二十四進制帶無進位功能的時計數模塊HOUR，輸入為1Hz脈沖和高電平有效的使能信號輸出為時個位h0[3…0]、時十位h1[3…0]。（5）實現整點報時功能模塊ALERT，輸入為分個位m0[3…0]分十位m1[3…0]秒個位s0[3…0]秒十位s1[3…0]，輸出為高頻聲控制Q1K和低頻聲控制Q500。由上述功能模塊組成的數字鐘頂層原理圖如圖1所示。

2、數字鐘功能模塊設計

（1）分頻模塊

功能要求：輸入為1kHz，輸出為1Hz和500Hz脈沖信號，分頻模塊如圖2所示

設計思路：采用原理圖輸入方式實現2分頻和1000分頻，如圖3所示

圖2

圖3（2）秒模塊

功能要求：實現帶有進位和清零功能的六十進制“秒”計數器，輸入為1Hz秒沖和低電平有效的清零信號CLR，輸出為秒個位S0[3…0]、秒十位S1[3…0]、進位信號CO，模塊SECOND如圖4所示

設計思路：采用VHDL語言輸入方式，以時鐘clk和清零信號clr為進程的敏感変量，當clr為“1”時清零，clr為“0”時在時鐘上升沿作用下狀態小于59計數而等于58時產生進位。源程序如下： library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity SECOND is port(clk, clr:in std_logic;

sec1, sec0:out std_logic_vector(3 downto 0);co:out std_logic);end SECOND;architecture SEC of SECOND is begin

process(clk, clr)variable cnt1, cnt0:std_logic_vector(3 downto 0);begin

if clr = '1' then cnt1:= “0000”;cnt0:= “0000”;elsif clk'event and clk = '1' then

if cnt1 = “0101” and cnt0 = “1000” then co <= '1';cnt0 := “1001”;elsif cnt0 < “1001” then cnt0 := cnt0 + 1;else cnt0 := “0000”;if cnt1 < “0101” then cnt1 := cnt1 + 1;else

cnt1 := “0000”;co <= '0';end if;end if;end if;sec1 <= cnt1;sec0 <= cnt0;end process;end SEC;

圖4

仿真圖

（3）分模塊

功能要求：實現帶有進位和置數功能的六十進制“分”計數器，輸入為1Hz脈沖和高電平有效的使能信號EN，輸出為分個位m0[3…0]、分十位m1[3…0]、進位信號co，分模塊如圖5所示。

設計思路：采用VHDL語言輸入方式，以時鐘clk為進程的敏感変量，當en為“1”時,在時鐘上升沿作用下狀態小于59時完成計數，等于58時產生進位。源程序如下： library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity MINUTE is port(clk,en:in std_logic;

min1,min0:out std_logic_vector(3 downto 0);

co:out std_logic);end MINUTE;architecture MIN of MINUTE is begin process(clk)variable cnt1,cnt0:std_logic_vector(3 downto 0);begin if clk'event and clk ='1'then if en ='1'then if cnt1 =“0101” and cnt0 =“1000” then co <='1';cnt0:=“1001”;elsif cnt0 <“1001” then cnt0:=cnt0+1;else cnt0:=“0000”;if cnt1 <“0101” then cnt1:=cnt1+1;else cnt1:=“0000”;co <='0';end if;end if;end if;end if;min1 <= cnt1;min0 <= cnt0;end process;end MIN;

圖5

仿真圖

（4）時模塊

功能要求：實現無進位的二十四進制“時”計數器，輸入為1Hz脈沖和高電平有效的使能信號EN，輸出為時個位H0[3…0]、時十位H1[3…0]，時計數模塊如圖6所示。

設計思路：采用VHDL語言輸入方式，以時鐘clk為進程的敏感変量，當en為“1”時,在時鐘上升沿作用下狀態小于23時計數。源程序如下： library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity HOUR is port(clk,en:in std_logic;

h1,h0:out std_logic_vector(3 downto 0));end HOUR;architecture hour_arc of HOUR is begin process(clk)variable cnt1,cnt0:std_logic_vector(3 downto 0);begin if clk 'event and clk='1' then if en='1' then if cnt1=“0010”and cnt0=“0011”then cnt1:=“0000”;cnt0:=“0000”;elsif cnt0<“1001” then cnt0:=cnt0+1;else cnt0:=“0000”;cnt1:=cnt1+1;end if;end if;end if;h1<=cnt1;h0<=cnt0;end process;end hour_arc;

圖6

仿真圖

（5）整點報時模塊

功能要求：實現整點報時功能，輸入為分個位m0[3…0]、分十位m1[3…0]、秒個位s0[3…0]、秒十位s1[3…0]，輸出為高頻聲控Q1K和低頻聲控Q500，整點報時模塊如圖7所示

設計思路：采用VHDL語言輸入方式，以時鐘clk為進程的敏感変量，在時鐘上升沿作用下，當m1=“0101”、m0=“1001”、s1=“0101”，s0分別為“0001”、“0011”、“0101”、“0111”時，q500輸出為“1”；當m1=“0101”、m0=“1001”、s1=“0101”、s0=“1001”時，q1k輸出為“1”。源程序如下： library ieee;use ieee.std_logic_1164.all;entity ALERT is port(m1,m0,s1,s0:in std_logic_vector(3 downto 0);clk:in std_logic;q500,q1k:out std_logic);end ALERT;architecture sss_arc of ALERT is begin process(clk)begin if clk 'event and clk ='1'then if m1=“0101” and m0=“1001”and s1=“0101” then if s0=“0001” or s0=“0011”or s0=“0101” or s0=“0111”then q500 <='1';else q500<='0';end if;end if;if m1=“0101” and m0=“1001”and s1=“0101” and s0=“1001”then q1k<='1';else q1k<='0';end if;end if;end process;end sss_arc;

圖7

3、功能仿真

根據各模塊功能要求，分別對各模塊進行功能仿真，滿足功能要求后生成宏模塊。按照圖1形成數字鐘頂層圖。

4、編譯、下載、實測 對數字鐘頂層圖編譯后下載到CPLD/FPGA芯片中，將數字試驗箱中的各部分按照圖8連接電路即可進行實測。

四、心得體會

第五篇：數字鐘課程設計報告

摘要

數字電子鐘是一種用數字顯示秒﹑分﹑時的記時裝置，與傳統的機械時鐘相比，它一般具有走時準確﹑顯示直觀﹑無機械傳動裝置等優點，因而得到了廣泛的應用。數字電子鐘的設計方法有許多種,例如,可用中小規模集成電路組成電子鐘；也可以利用專用的電子鐘芯片配以顯示電路及其所需要的外圍電路組成電子鐘；還可以利用單片機來實現電子鐘等等。本課程設計采用的是中小規模集成電路法，時鐘信號發生器采用32768Hz的CMOS石英諧振器制作，產生1Hz時鐘脈沖；用74LS290設計兩個六十進制的計數器對“分”、“秒”信號計數，二十四進制計數器對“時”信號計數、再通過“時”、“分”校正電路進行時間的校正，實現數字電子鐘的功能。

關鍵詞

數字電子鐘；中小規模集成芯片；計數器；數字電子技術

設計的目的

（1）加強對電子制作的認識，充分掌握和理解設計個部分的工作原理、設計過程、選擇芯片器件、電路的焊接與調試等多項知識。（2）把理論知識與實踐相結合，充分發揮個人與團隊協作能力，并在實踐中鍛煉。（3）提高利用已學知識分析和解決問題的能力。（4）提高實踐動手能力

設計用到的儀器和零件

計數器（3片CD4518、CD4081）、顯示譯碼器（6片CD4511）、6片共陰極數碼管、二極管、電阻、電容、晶振（32.768kHz）、集成計數器（CD4060、CD4013）、開關、接線座、PCB板等元件。

數字鐘的結構及基本工作原理

結構

數字電子時鐘實際上是一個對標準頻率（1Hz）進行計數的計數電路。由于計數的起始時間不可能與某一個標準時間（如東八時區時間）一致，故需要在電路上加上一個對“時”、“分”進行校正的校時電路，同時為了提高計時的準確性，信號發生器產生的標準的1Hz時間信號必須做到準確穩定，通常使用石英晶體振蕩器電路構成數字電子時鐘中的信號發生器電路的主元件。

（1）晶體振蕩器電路給數字鐘提供一個頻率穩定準確的32768Ｈz的方波信號，可保證數字鐘的走時準確及穩定。不管是指針式的電子鐘還是數字顯示的電子鐘都使用了晶體振蕩器電路。

（2）分頻器電路將32768Ｈz的高頻方波信號經3276次分頻后得到1Hz的方波信號供秒計數器進行計數。分頻器實際上也就是計數器。

（3）時間計數電路由秒個位和秒十位計數器、分個位和分十位計數器及時個位和時十位計數器電路構成，其中秒個位和秒十位計數器、分個位和分十位計數器為60進制計數器，而根據設計要求，時個位和時十位計數器為12進制計數器。

（4）譯碼驅動電路將計數器輸出的8421BCD碼轉換為數碼管需要的邏輯狀態，并且為保證數碼管正常工作提供足夠的工作電流。

（5）數碼管通常有發光二極管（LED）數碼管和液晶（LCD）數碼管，本設計提供的為ＬＥＤ數碼管。

工作原理

（1）秒脈沖產生電路— CD4060

14位二進制串行計數器 CD4060。CD4060 是由一振蕩器和 14 級二進制串行計數位組成。振蕩器的結構可以是 RC 或晶振電路。CR 為高電平時，計數器清零且振蕩器停止工作。所有的計數器均為主-從觸發器，在 CP1（和 CP0）的下降沿，計數器以二進制進行計數。在時鐘脈沖線上使用斯密特觸發器對時鐘的上升和下降時間無限制。利用CD4060組成32.768 kHz振蕩器，再經過內部分頻器14分頻從其第3腳輸出2Hz（32.768 kHz /214 = 2 Hz）的脈沖信號。焊接完畢后，通電測試 LED指示燈閃爍，1秒鐘閃爍 2次。說明該電路正常工作

（2）分脈沖產生電路— CD4518 CD4518，是一種同步加計數器，在一個封裝中含有兩個可互換二 / 十進制計數器，其功能引腳分別為1～7和9～15。該計數器是單路系列脈沖輸入（1 腳或 2 腳；9 腳或 10腳），4路BCD碼信號輸出(3腳～6腳；{11}腳～{14}腳)。此外還必須掌握其控制功能，否則無法工作CD4518有兩個時鐘輸入端CP和EN，若用時鐘上升沿觸發，信號由CP輸入，此時EN端應接高電平“1”, 若用時鐘下降沿觸發，信號由EN端輸入，此時CP端應接低電平“0”,不僅如此，清零（又稱復位）端CR也應保持低電平“0”，只有滿足了這些條件時，電路才會處于計數狀態，若不滿足則不工作。值得注意，因輸出是二/十進制的BCD碼，所以輸入端的計數脈沖到第十個時，電路自動復位0000狀態。另外，CD4518無進位功能的引腳，但電路在第十個脈沖作用下，會自動復位，同時第6腳或第14 腳將輸出下降沿的脈沖，利用該脈沖和EN端功能，就可作為計數的電路進位脈沖和進位功能端供多位數顯用。（3）小時脈沖產生電路— CD4518 與分脈沖產生電路的結構工作原理相同，只是為24進制。

（4）與門電路— CD4081 CD4081為14腳封裝，四2輸入與門。在數字鐘電路中的作用：將CD4518置為60進制、24進制計數器。

（5）2分頻電路— CD4013 CD4013 是雙 D 觸發器芯片，為14腳封裝，在數字電路中常用來進行鎖存數據，組成分頻電路等。CD4013 在數字鐘電路中的作用：將 CD4060 產生的2Hz 脈沖2分頻（2進制計數器），輸出 1Hz 的秒脈沖。（6）譯碼顯示電路— CD4511 CD4511 是一片 CMOS BCD —鎖存 / 7 段譯碼 / 驅動器，用于驅動共陰極LED數碼管顯示器的BCD碼—七段數碼管譯碼器。具有BCD轉換、消隱和鎖存控制、七段譯碼及驅動功能的CMOS電路，能提供較大的拉電流。共陰 LED 數碼管是指 7 段 LED 的陰極是連在一起的，在應用中應接地。限流電阻要根據電源電壓來選取，電源電壓5V時，可使用300Ω左右的限流電阻。（7）秒、分、時校準電路—開關S3、S2、S1 分、時校準電路：利用開關手動輸入脈沖，S2、S1每按下一次，相應的時、分的數字加一。秒校準電路：正常計時工作時，S3閉合；進行秒校準時，S3斷開，暫停秒計時，等標準時間一到，立即閉合S3，恢復正常走時。

課程設計電路的組裝與調試

組裝

（1）核對元器件清單：是否有缺件；

（2）檢查印制電路板：是否有斷線、短路等；（3）焊接電阻：擺放整齊一致，黃色環在下邊；（4）焊接二極管：1N4148，注意極性；（5）焊接跨線：剪下二極管引腳，焊J1~J6；（6）焊接集成電路座：注意缺口位置與圖一致；（7）焊接無極性電容、晶振：注意C的字在正面；（8）焊接數碼管：注意小數點在右下方；（9）焊接發光二極管：LED，注意極性；（10）焊接開關、電解電容、接線座。（1）判斷二極管1N4148，LED的極性；

（2）判斷電阻阻值：讀色環、用萬用表測量；（3）安裝集成芯片12片：芯片型號不要裝錯，缺口位置與圖/座一致，缺口左下方為1腳；（4）安裝數碼管：注意小數點在右下方；

（5）安裝電容：正負極性，無極性C的字放在正面（6）最后檢查焊接質量：焊點有無虛焊、瑕疵。

調試

（1）安裝完成后通電，觀察各個模塊的工作情況；（2）若數碼管不亮，檢查地線通否，3腳接地否；（3）若整個電路不工作，分模塊檢查，各個部分 的接線、安裝、功能是否正常；（一般方法）（4）芯片工作是否正常：首先檢查電源，??；（5）秒、分、時校準部分：測試是否功能正常。

總結與心得

通過這次課程設計，加強了我動手、思考和解決問題的能力。在設計中用的芯片可能與平時常見的不一樣，但原理一樣，同時我還理解到，同樣功能可以由不同的芯片實現，需遵行簡單，經濟的原則，從而最大程度符合目標設計。課程設計是一次難得的鍛煉機會，讓我們能夠充分利用所學過的理論知識還有自己的想象的能力，另外還讓我們學習查找資料的方法，以及自己處理分析電路，設計電路的能力。這些對我來說都是一個很好的提高。我趁著做課程設計同時也是對課本知識的鞏固和加強，由于課本上的知識太多，平時課間的學習并不能很好的理解和運用各個元件的功能，而且考試內容有限，所以在這次課程設計過程中，我們了解了很多元件的功能，并且對于其在電路中的使用有了更多的認識。另外還學習到了一些仿真軟件，比如Proteus等學習軟件，給設計提供了很大的便利。

同時，這次課設還讓我明白，困難是成功的臺階，只有一級級走上去才能有所收獲。工科院校的學生應當這樣多參與實踐，多去運用自己所學的知識，為將來工作打下基礎。