第一篇：實(shí)驗(yàn)4 數(shù)據(jù)通路 實(shí)驗(yàn)報(bào)告

班級(jí)：計(jì)算機(jī)科學(xué)與技術(shù)3班

學(xué)號(hào)： 20090810310

姓名：

康小雪

日期： 2011-10-14

實(shí)驗(yàn)3 存儲(chǔ)器實(shí)驗(yàn)

預(yù)習(xí)實(shí)驗(yàn)報(bào)告

疑問：

1、數(shù)據(jù)通路是干嘛的？

2、數(shù)據(jù)通路如何實(shí)現(xiàn)其功能？

3、實(shí)驗(yàn)書上的存儲(chǔ)器部分總線開關(guān)接在高電平上，是不是錯(cuò)了？

實(shí)驗(yàn)報(bào)告

一、波形圖：

參數(shù)設(shè)置：

Endtime:2.0us

Gridsize:100.0ns 信號(hào)設(shè)置：

clk：

時(shí)鐘信號(hào)，設(shè)置周期為100ns占空比為50%。

bus_sel:

sw|r4|r5|alu|pc_bus的組合，分別代表的是總線（sw_bus）開關(guān),將

存儲(chǔ)器r4的數(shù)據(jù)顯示到總線上，將存儲(chǔ)器r5的數(shù)據(jù)顯示到總線上，將alu的運(yùn)算結(jié)果顯示到總線上，將pc的數(shù)據(jù)打入AR中二進(jìn)制輸入，低電平有效。

alu_sel:

m|cn|s[3..0]的組合，代表運(yùn)算器的運(yùn)算符號(hào)選擇，二進(jìn)制輸入，高

電平有效。

ld_reg:

lddr1|lddr2|ldr4|ldr5|ld_ar的組合，分別表示將總線數(shù)據(jù)載入寄存器

r1,r2,r4, r5或AR中，二進(jìn)制輸入，高電平有效。

pc_sel:

pc_clr|ld|en的組合，分別代表地址計(jì)數(shù)器PC的清零（pc_clr）、裝

載（pc_ld）和計(jì)數(shù)使能信號(hào)（pc_en），二進(jìn)制輸入，低電平有效。

we_rd:

信號(hào)we和rd的組合，分別代表對(duì)ram的讀(we)與寫(rd)的操作，二進(jìn)制輸入，高電平有效

k：

k [7]~ k [0]，數(shù)據(jù)輸入端信號(hào)，十六進(jìn)制輸入。

d:

d[7]~d[0]，數(shù)據(jù)輸出中間信號(hào)，十六進(jìn)制雙向信號(hào)。

d~result:

d [7] result ~d[0] result，最終的數(shù)據(jù)輸出信號(hào)，十六進(jìn)制輸出。ar:

ar[7]~ ar[0]，地址寄存器AR的輸出結(jié)果，十六進(jìn)制輸出。pc:

pc [7]~ pc [0]，地址計(jì)數(shù)器PC的輸出結(jié)果，十六進(jìn)制輸出。

仿真波形

以在01H單元中寫入05H、02H單元中寫入0AH并進(jìn)行【（A加B）減（非A與B）加B】為例：

1)初始狀態(tài):bus_sel=11111,alu_sel=00000,ld_reg=00000,pc_sel=100,we_rd=00,k=00H,總線上無數(shù)據(jù)，呈高阻態(tài)。2)讀取01H單元的05A：

① 置數(shù)法PC=01H：bus_sel=01111,pc_sel=101 ② PC->AR：bus_sel=11110，ld_reg=00001 ③ 讀01H單元的數(shù)據(jù)放入R1中：bus_sel=11111，ld_reg=10000，we_rd=01 3)讀取02H單元的0AH：

① PC+1，PC->AR：bus_sel=11110,ld_reg=00001,pc_sel=111 ② 讀01H單元的數(shù)據(jù)放入R2中：bus_sel=11111，ld_reg=01000，we_rd=01 4)將地址加到03H :bus_sel=11110，ld_reg=00001，pc_sel=111 5)驗(yàn)證數(shù)據(jù)并運(yùn)算： bus_sel=11101 ① 讀取R1中的數(shù)據(jù)：alu_sel=010000，得到R1=05H ② 讀取R2中的數(shù)據(jù)：alu_sel=101010，得到R2=0AH ③ 計(jì)算（A加B）結(jié)果存于R4中：alu_sel=011001，ld_reg=00100，結(jié)果為0FH ④ 計(jì)算（非A與B）結(jié)果存于03H單元中：alu_sel=100010，we_rd=10，結(jié)果為0AH ⑤ 計(jì)算（（A加B）加B）結(jié)果存于04H單元中：

? R4->R1：bus_sel=10111，ld_reg=10000 ? PC+1，PC->AR：bus_sel=11110,ld_reg=00001,pc_sel=111 ? 計(jì)算（（A加B）加B）結(jié)果存于04H單元中：bus_sel=11101，alu_sel=011001，we_rd=10 ⑥ 計(jì)算（（（A加B）加B）減（非A與B））結(jié)果存于05H中：

?（（A加B）加B）->R1：bus_sel=11111，ld_reg=10000，we_rd=01 ?（非A與B）->R2：

? PC=03H：k=03H，bus_sel=01111，pc_sel=101 ? PC->AR：bus_sel=11110，ld_reg=00001 ?（非A與B）->R2：bus_sel=11111，ld_reg=01000，we_rd=01 ? PC=05H：

? PC=05H：k=03H，bus_sel=01111，pc_sel=101 ? PC->AR：bus_sel=11110，ld_reg=00001 ?

?（（（A加B）加B）減（非A與B））結(jié)果存于05H中：bus_sel=11101，alu_sel=000110，we_rd=10 最后結(jié)果為0FH。結(jié)論：

本實(shí)驗(yàn)的設(shè)計(jì)能結(jié)合了運(yùn)算器和存儲(chǔ)器，能實(shí)現(xiàn)在mif文件中進(jìn)行初始化，將固定地址單元中存儲(chǔ)的數(shù)據(jù)讀取到運(yùn)算器中進(jìn)行（（（A加B）加B）減（非A與B））的運(yùn)算并將結(jié)果存于指定的內(nèi)存單元中，與實(shí)驗(yàn)要求一致，故電路設(shè)計(jì)正確。

二、實(shí)驗(yàn)日志

預(yù)習(xí)疑問解答：

１．通路是干嘛的？

在數(shù)字系統(tǒng)中,各個(gè)子系統(tǒng)通過數(shù)據(jù)總線連接形成的數(shù)據(jù)傳送路徑稱為數(shù)據(jù)通路.２．通路如何實(shí)現(xiàn)其功能？

在這次的實(shí)驗(yàn)中,數(shù)據(jù)通路主要是由運(yùn)算器部分和存儲(chǔ)器部分組成的,通過運(yùn)算器的運(yùn)算結(jié)合存儲(chǔ)器在mif文件的中的操作進(jìn)行數(shù)據(jù)的傳輸與存儲(chǔ),從而構(gòu)成一個(gè)數(shù)據(jù)通路.錯(cuò)

３．書上的存儲(chǔ)器部分總線開關(guān)接在高電平上，是不是錯(cuò)了？ 事實(shí)證明沒有接錯(cuò)．

思考題：

1． 畫數(shù)據(jù)通路電路圖時(shí)，如何連結(jié)單一總線？ 如圖:

ALU模塊的sw_bus依然連接bus_sel,存儲(chǔ)器部分的sw_bus連接高電平.2． 如何統(tǒng)一兩個(gè)模塊的總線輸入端k[7..0]及inputd[7..0]？

答:如圖: 輸入放在運(yùn)算器部分,存儲(chǔ)器部分無輸入,存儲(chǔ)器部分的數(shù)據(jù)要么來自總線傳輸,要么從mif文件中讀取.實(shí)驗(yàn)中遇到的問題：

1.把之前的alu和ram的原理圖拷到了當(dāng)前工程下面。直接生成該工程的符號(hào)文件，連接起來，但是仿真有問題。

幾乎是在每一次和總線交換數(shù)據(jù)的時(shí)候都得不到正確的值。下面是解決的過程：

我懷疑是兩個(gè)模塊之間通過總線傳輸?shù)臄?shù)據(jù)沒有傳輸成功，于是把a(bǔ)lu模塊的d引了一個(gè)輸出端口d_alu，從ram模塊的d引出了一個(gè)輸出端口d_ram，在仿真波形圖上，然后就可以看到了數(shù)據(jù)到達(dá)總線上了，而且這個(gè)時(shí)候d的值也能看到了，只是后面的最后一個(gè)讀操作出來的數(shù)據(jù)不對(duì)，本來應(yīng)該是寫進(jìn)去的07，但現(xiàn)在是17，再仿真就會(huì)變成別的數(shù)據(jù)。2.在連接電路圖的時(shí)候，我以為存儲(chǔ)器部分的sw_bus連在高電平上是錯(cuò)的,然后又連到了bus_sel[4],所以得到了上一個(gè)部分的仿真結(jié)果,后來不研究了一下那個(gè)高電平,發(fā)現(xiàn)是用來處理單一總線問題的,就改成了與書上一樣的圖,我以為上面出現(xiàn)的錯(cuò)誤結(jié)果和這個(gè)有關(guān),改了之后波形圖有變化,但是,還是是錯(cuò)誤的.但是在兩種情況下功能仿真的結(jié)果都是正確的:

問題解決了~

原因是周期太短，計(jì)算結(jié)果還來不及存入到內(nèi)存單元中，把寫入內(nèi)存的時(shí)間周期延長一個(gè)周期結(jié)果就出來了。電路本身沒有問題。

實(shí)驗(yàn)心得：

這次實(shí)驗(yàn)是基于前兩次實(shí)驗(yàn)的成果而成的綜合，之前沒有發(fā)現(xiàn)驗(yàn)收成果后模塊中還存在什么問題，把兩個(gè)模塊一拼在一起，問題就出來了，而且不止我一個(gè)人出現(xiàn)這樣的狀況，一直沒弄明白這是為什么，后來經(jīng)過反反復(fù)復(fù)的仿真和觀察，終于找出了問題的原因，并順利解決了。這一次又學(xué)到了許多東西。

第二篇：數(shù)據(jù)通路實(shí)驗(yàn)報(bào)告

數(shù)據(jù)通路實(shí)驗(yàn)報(bào)告

數(shù)據(jù)通路實(shí)驗(yàn)報(bào)告

一． 實(shí)驗(yàn)概述。

1.數(shù)據(jù)通路的設(shè)計(jì)原則。

數(shù)據(jù)通路的設(shè)計(jì)直接影響到控制器的設(shè)計(jì)，同時(shí)也影響到數(shù)字系統(tǒng)的速度指標(biāo)和成本。一般來說，處理速度快的數(shù)字系統(tǒng)，其中獨(dú)立傳遞信息的通路較多。當(dāng)然，獨(dú)立數(shù)據(jù)傳送通路的數(shù)量增加勢(shì)必提高控制器設(shè)計(jì)復(fù)雜度。因此，在滿足速度指標(biāo)的前提下，為使數(shù)字系統(tǒng)結(jié)構(gòu)盡量簡單，一般小型系統(tǒng)中多采用單一總線結(jié)構(gòu)。在較大系統(tǒng)中可采用雙總線結(jié)構(gòu)或者三線結(jié)構(gòu)。2.數(shù)據(jù)通路的結(jié)構(gòu)。

① 算術(shù)邏輯單元ALU：有S3,S2,S1,S0,M,CN等6個(gè)控制端，用于選擇運(yùn)算類型。

② 暫存器A和B：保存通用寄存器組讀出的數(shù)據(jù)或BUS上來的數(shù)據(jù)。③ 通用寄存器組R：暫時(shí)保存運(yùn)算器單元ALU算出的結(jié)果。④ 寄存器C：保存ALU運(yùn)算產(chǎn)生的進(jìn)位信號(hào)。

⑤ RAM隨機(jī)讀寫存儲(chǔ)器：受讀/寫操作以及時(shí)鐘信號(hào)等控制。⑥ MAR：RAM的專用地址寄存器，寄存器的長度決定RAM的容量。⑦ IR：專用寄存器，可存放由RAM讀出的一個(gè)特殊數(shù)據(jù)。

⑧ 控制器：用來產(chǎn)生數(shù)據(jù)通路中的所有控制信號(hào)，它們與各個(gè)子系統(tǒng)上的使能控制信號(hào)一一對(duì)應(yīng)。

⑨ BUS：單一數(shù)據(jù)總線，通過三態(tài)門與有關(guān)子系統(tǒng)進(jìn)行連接。

數(shù)據(jù)通路實(shí)驗(yàn)報(bào)告

二． 實(shí)驗(yàn)設(shè)計(jì)及其仿真檢測(cè)。

一，運(yùn)算器。

8位運(yùn)算器VHDL

數(shù)據(jù)通路實(shí)驗(yàn)報(bào)告

數(shù)據(jù)通路實(shí)驗(yàn)報(bào)告

二波形仿真

存儲(chǔ)器。

頂層設(shè)計(jì)：

其中sw_pc_ar的VHDL語言描述：，數(shù)據(jù)通路實(shí)驗(yàn)報(bào)告

波形仿真

三，原仿真實(shí)驗(yàn)電路。

數(shù)據(jù)通路實(shí)驗(yàn)報(bào)告

仿真結(jié)果：

四，修改電路。

因?yàn)榇舜螌?shí)驗(yàn)結(jié)果需要下載到FPGA板中進(jìn)行操作及觀察，而原始電路中，需要輸入的變量數(shù)量過多，導(dǎo)致電板中的輸入按鍵不夠用，所以需要對(duì)電路進(jìn)行修改。此時(shí)我們引入一個(gè)計(jì)數(shù)器PC來代替需要手動(dòng)輸入的指令alu_sel[5..0]以及數(shù)據(jù)d[7...0]。同時(shí)還需要引入數(shù)碼管的位選信號(hào)譯碼器choose和段選信號(hào)譯碼器xianshi。計(jì)數(shù)器PC的VHDL語言描述

數(shù)據(jù)通路實(shí)驗(yàn)報(bào)告

位選信號(hào)譯碼器choose的VHDL語言描述

數(shù)據(jù)通路實(shí)驗(yàn)報(bào)告

段選信號(hào)譯碼器的VHDL語言描述

經(jīng)過修改和完善以后的電路圖為

數(shù)據(jù)通路實(shí)驗(yàn)報(bào)告

完善后的電路的引腳分配情況

數(shù)據(jù)通路實(shí)驗(yàn)報(bào)告

三． 實(shí)驗(yàn)過程。

a)進(jìn)行數(shù)學(xué)運(yùn)算以及將運(yùn)算結(jié)果儲(chǔ)存在某個(gè)固定的內(nèi)存地址處。然后從該地址處讀出結(jié)果 i.ii.打開pc_sel[2]，重置地址計(jì)數(shù)器。

打開總線開關(guān)bus_sel[0],和PC_sel[2],pc_sel[1],pc_sel[0],讓地址計(jì)數(shù)器開始計(jì)數(shù)，跳變到某個(gè)地址x時(shí)關(guān)閉。

iii.打開總線開關(guān)BUS_SEL[4],打開暫存器r1的開關(guān)ld_reg[4],然后打開計(jì)數(shù)器開關(guān)en計(jì)數(shù)器開始計(jì)數(shù)，當(dāng)計(jì)數(shù)到需要的數(shù)字a時(shí)，關(guān)閉計(jì)數(shù)器開關(guān)en，此時(shí)數(shù)字a存入暫存器r1，關(guān)閉暫存器的開關(guān)ld_reg[4]，后再關(guān)閉總線開關(guān)BUS_SEL[4]，然后再打開計(jì)數(shù)器的清零開關(guān)clr再關(guān)閉。iv.v.同理第iii步，在暫存器r2中存入數(shù)據(jù)b。打開總線開關(guān)

bus_sel[0].地址計(jì)數(shù)器開關(guān)

ld_reg[0]和pc_sel[2],pc_sel[1],pc_sel[0]選擇存儲(chǔ)地址 vi.打開運(yùn)算器到總線的開關(guān)bus_sel[1]，打開計(jì)數(shù)器en計(jì)數(shù)開關(guān)en當(dāng)計(jì)數(shù)器跳

數(shù)據(jù)通路實(shí)驗(yàn)報(bào)告

變到加法指令011001時(shí)，關(guān)閉計(jì)數(shù)開關(guān)en,然后代開rom的地址開關(guān)pc_sel[2],以及可寫開關(guān)we_rd[1]。將從運(yùn)算器中計(jì)算出來的運(yùn)算結(jié)果a+b存儲(chǔ)到ram中的x地址中，關(guān)閉可寫開關(guān)we_rd[1]，關(guān)閉pc_sel[2]和總線開關(guān)，最后將計(jì)數(shù)器清零。

vii.打開ram的可讀開關(guān)，讀取x地址處的數(shù)據(jù)a+b。

四． 實(shí)驗(yàn)現(xiàn)象。

輸入數(shù)據(jù)a

輸入數(shù)據(jù)b

數(shù)據(jù)通路實(shí)驗(yàn)報(bào)告

進(jìn)行運(yùn)算并將運(yùn)算結(jié)果寫入內(nèi)存

數(shù)據(jù)通路實(shí)驗(yàn)報(bào)告

從內(nèi)存中讀取計(jì)算結(jié)果

數(shù)據(jù)通路實(shí)驗(yàn)報(bào)告

五． 實(shí)驗(yàn)心得。

第一次在電板上進(jìn)行這么多的操作。操作過程雖然很多，但只要理解操作過程，明白各個(gè)按鍵所設(shè)置的引腳作用，實(shí)驗(yàn)其實(shí)并不難，重點(diǎn)在于要理解過程，明白數(shù)據(jù)的輸入，存入寄存器，運(yùn)算以及往內(nèi)存中進(jìn)行存取值的操作，那么數(shù)據(jù)通路的按鍵很容易記住。

在實(shí)驗(yàn)過程中還是存在很多問題的，尤其的剛開始做實(shí)驗(yàn)的時(shí)候，不理解數(shù)據(jù)通路實(shí)驗(yàn)過程中各個(gè)門的輸入的意義和順序，但真正懂得的時(shí)候，實(shí)驗(yàn)就變得簡單了。

第三篇：計(jì)組實(shí)驗(yàn)數(shù)據(jù)通路實(shí)驗(yàn)報(bào)告

存儲(chǔ)器實(shí)驗(yàn)

預(yù)習(xí)實(shí)驗(yàn)報(bào)告

疑問：

1、數(shù)據(jù)通路是干嘛的？

2、數(shù)據(jù)通路如何實(shí)現(xiàn)其功能？

3、實(shí)驗(yàn)書上的存儲(chǔ)器部分總線開關(guān)接在高電平上，是不是錯(cuò)了？

一、波形圖：參數(shù)設(shè)置：

信號(hào)設(shè)置：

clk：

bus_sel:

alu_sel:

ld_reg:

pc_sel:

we_rd:

k：

d:

d~result:

ar:

pc:

仿真波形

實(shí)驗(yàn)報(bào)告

Endtime:2.0us

Gridsize:100.0ns

時(shí)鐘信號(hào)，設(shè)置周期為100ns占空比為50%。

sw|r4|r5|alu|pc_bus的組合，分別代表的是總線（sw_bus）開關(guān),將

存儲(chǔ)器r4的數(shù)據(jù)顯示到總線上，將存儲(chǔ)器r5的數(shù)據(jù)顯示到總線上，將alu的運(yùn)算結(jié)果顯示到總線上，將pc的數(shù)據(jù)打入AR中二進(jìn)制輸入，低電平有效。

m|cn|s[3..0]的組合，代表運(yùn)算器的運(yùn)算符號(hào)選擇，二進(jìn)制輸入，高

電平有效。

lddr1|lddr2|ldr4|ldr5|ld_ar的組合，分別表示將總線數(shù)據(jù)載入寄存器

r1,r2,r4, r5或AR中，二進(jìn)制輸入，高電平有效。

pc_clr|ld|en的組合，分別代表地址計(jì)數(shù)器PC的清零（pc_clr）、裝

載（pc_ld）和計(jì)數(shù)使能信號(hào)（pc_en），二進(jìn)制輸入，低電平有效。信號(hào)we和rd的組合，分別代表對(duì)ram的讀(we)與寫(rd)的操作，二進(jìn)制輸入，高電平有效

k [7]~ k [0]，數(shù)據(jù)輸入端信號(hào)，十六進(jìn)制輸入。

d[7]~d[0]，數(shù)據(jù)輸出中間信號(hào)，十六進(jìn)制雙向信號(hào)。

d [7] result ~d[0] result，最終的數(shù)據(jù)輸出信號(hào)，十六進(jìn)制輸出。ar[7]~ ar[0]，地址寄存器AR的輸出結(jié)果，十六進(jìn)制輸出。pc [7]~ pc [0]，地址計(jì)數(shù)器PC的輸出結(jié)果，十六進(jìn)制輸出。

以在01H單元中寫入05H、02H單元中寫入0AH并進(jìn)行【（A加B）減（非A與B）加B】為例：

1)初始狀態(tài):bus_sel=11111,alu_sel=00000,ld_reg=00000,pc_sel=100,we_rd=00,k=00H,總線上無數(shù)據(jù)，呈高阻態(tài)。2)讀取01H單元的05A：

① 置數(shù)法PC=01H：bus_sel=01111,pc_sel=101 ② PC->AR：bus_sel=11110，ld_reg=00001 ③ 讀01H單元的數(shù)據(jù)放入R1中：bus_sel=11111，ld_reg=10000，we_rd=01 3)讀取02H單元的0AH：

① PC+1，PC->AR：bus_sel=11110,ld_reg=00001,pc_sel=111 ② 讀01H單元的數(shù)據(jù)放入R2中：bus_sel=11111，ld_reg=01000，we_rd=01 4)將地址加到03H :bus_sel=11110，ld_reg=00001，pc_sel=111 5)驗(yàn)證數(shù)據(jù)并運(yùn)算： bus_sel=11101 ① 讀取R1中的數(shù)據(jù)：alu_sel=010000，得到R1=05H ② 讀取R2中的數(shù)據(jù)：alu_sel=101010，得到R2=0AH ③ 計(jì)算（A加B）結(jié)果存于R4中：alu_sel=011001，ld_reg=00100，結(jié)果為0FH ④ 計(jì)算（非A與B）結(jié)果存于03H單元中：alu_sel=100010，we_rd=10，結(jié)果為0AH ⑤ 計(jì)算（（A加B）加B）結(jié)果存于04H單元中：

? R4->R1：bus_sel=10111，ld_reg=10000 ? PC+1，PC->AR：bus_sel=11110,ld_reg=00001,pc_sel=111 ? 計(jì)算（（A加B）加B）結(jié)果存于04H單元中：bus_sel=11101，alu_sel=011001，we_rd=10 ⑥ 計(jì)算（（（A加B）加B）減（非A與B））結(jié)果存于05H中：

?（（A加B）加B）->R1：bus_sel=11111，ld_reg=10000，we_rd=01 ?（非A與B）->R2：

? PC=03H：k=03H，bus_sel=01111，pc_sel=101 ? PC->AR：bus_sel=11110，ld_reg=00001 ?（非A與B）->R2：bus_sel=11111，ld_reg=01000，we_rd=01 ? PC=05H：

? PC=05H：k=03H，bus_sel=01111，pc_sel=101 ? PC->AR：bus_sel=11110，ld_reg=00001 ?

?（（（A加B）加B）減（非A與B））結(jié)果存于05H中：bus_sel=11101，alu_sel=000110，we_rd=10 最后結(jié)果為0FH。結(jié)論：

本實(shí)驗(yàn)的設(shè)計(jì)能結(jié)合了運(yùn)算器和存儲(chǔ)器，能實(shí)現(xiàn)在mif文件中進(jìn)行初始化，將固定地址單元中存儲(chǔ)的數(shù)據(jù)讀取到運(yùn)算器中進(jìn)行（（（A加B）加B）減（非A與B））的運(yùn)算并將結(jié)果存于指定的內(nèi)存單元中，與實(shí)驗(yàn)要求一致，故電路設(shè)計(jì)正確。

二、實(shí)驗(yàn)日志

預(yù)習(xí)疑問解答：

１．通路是干嘛的？

在數(shù)字系統(tǒng)中,各個(gè)子系統(tǒng)通過數(shù)據(jù)總線連接形成的數(shù)據(jù)傳送路徑稱為數(shù)據(jù)通路.２．通路如何實(shí)現(xiàn)其功能？

在這次的實(shí)驗(yàn)中,數(shù)據(jù)通路主要是由運(yùn)算器部分和存儲(chǔ)器部分組成的,通過運(yùn)算器的運(yùn)算結(jié)合存儲(chǔ)器在mif文件的中的操作進(jìn)行數(shù)據(jù)的傳輸與存儲(chǔ),從而構(gòu)成一個(gè)數(shù)據(jù)通路.錯(cuò)

３．書上的存儲(chǔ)器部分總線開關(guān)接在高電平上，是不是錯(cuò)了？ 事實(shí)證明沒有接錯(cuò)．

思考題：

1． 畫數(shù)據(jù)通路電路圖時(shí)，如何連結(jié)單一總線？ 如圖:

ALU模塊的sw_bus依然連接bus_sel,存儲(chǔ)器部分的sw_bus連接高電平.2． 如何統(tǒng)一兩個(gè)模塊的總線輸入端k[7..0]及inputd[7..0]？

答:如圖: 輸入放在運(yùn)算器部分,存儲(chǔ)器部分無輸入,存儲(chǔ)器部分的數(shù)據(jù)要么來自總線傳輸,要么從mif文件中讀取.實(shí)驗(yàn)中遇到的問題：

1.把之前的alu和ram的原理圖拷到了當(dāng)前工程下面。直接生成該工程的符號(hào)文件，連接起來，但是仿真有問題。

幾乎是在每一次和總線交換數(shù)據(jù)的時(shí)候都得不到正確的值。下面是解決的過程：

我懷疑是兩個(gè)模塊之間通過總線傳輸?shù)臄?shù)據(jù)沒有傳輸成功，于是把a(bǔ)lu模塊的d引了一個(gè)輸出端口d_alu，從ram模塊的d引出了一個(gè)輸出端口d_ram，在仿真波形圖上，然后就可以看到了數(shù)據(jù)到達(dá)總線上了，而且這個(gè)時(shí)候d的值也能看到了，只是后面的最后一個(gè)讀操作出來的數(shù)據(jù)不對(duì)，本來應(yīng)該是寫進(jìn)去的07，但現(xiàn)在是17，再仿真就會(huì)變成別的數(shù)據(jù)。

2.在連接電路圖的時(shí)候，我以為存儲(chǔ)器部分的sw_bus連在高電平上是錯(cuò)的,然后又連到了bus_sel[4],所以得到了上一個(gè)部分的仿真結(jié)果,后來不研究了一下那個(gè)高電平,發(fā)現(xiàn)是用來處理單一總線問題的,就改成了與書上一樣的圖,我以為上面出現(xiàn)的錯(cuò)誤結(jié)果和這個(gè)有關(guān),改了之后波形圖有變化,但是,還是是錯(cuò)誤的.但是在兩種情況下功能仿真的結(jié)果都是正確的:

問題解決了~

原因是周期太短，計(jì)算結(jié)果還來不及存入到內(nèi)存單元中，把寫入內(nèi)存的時(shí)間周期延長一個(gè)周期結(jié)果就出來了。電路本身沒有問題。

實(shí)驗(yàn)心得：

第四篇：計(jì)算機(jī)組成原理實(shí)驗(yàn)報(bào)告+++數(shù)據(jù)通路實(shí)驗(yàn)

數(shù)據(jù)通路組成實(shí)驗(yàn)

一、實(shí)驗(yàn)?zāi)康?/p>

（１）將雙端口通用寄存器組和雙端口存儲(chǔ)器模塊聯(lián)機(jī)；

（２）進(jìn)一步熟悉計(jì)算機(jī)的數(shù)據(jù)通路；

（３）掌握數(shù)字邏輯電路中故障的一般規(guī)律，以及排除故障的一般原則和方法；

（４）鍛煉分析問題與解決問題的能力，在出現(xiàn)故障的情況下，獨(dú)立分析故障現(xiàn)象，并排除故障。

二、實(shí)驗(yàn)電路

圖９．１４示出了數(shù)據(jù)通路實(shí)驗(yàn)電路圖，它是將前面進(jìn)行的雙端口存儲(chǔ)器實(shí)驗(yàn)?zāi)K和一個(gè)雙端口通用寄存器組模塊連接在一起形成的，存儲(chǔ)器的指令端口不參與本次實(shí)驗(yàn)，通用寄存器組連接運(yùn)算器模塊，本實(shí)驗(yàn)涉及其中的操作數(shù)寄存器ＤＲ２。

由于ＲＡＭ是三態(tài)門輸出，因而可以將ＲＡＭ連接到數(shù)據(jù)總線ＢＵＳ上。此外，ＢＵＳ上還連接著雙端口通用寄存器組。這樣，寫入ＲＡＭ的數(shù)據(jù)可由通用寄存器提供，而從ＲＡＭ讀出的數(shù)據(jù)也可送到通用寄存器保存。

ＲＡＭ和ＤＲ２在前面的實(shí)驗(yàn)中使用過。對(duì)于通用寄存器組ＲＦ，它由一個(gè)在系統(tǒng)可編程（In System Programable）芯片ｉｓｐＬＳＩ １０１６固化了通用寄存器組的功能而成，其功能與雙端口寄存器組ＭＣ１４５８０相類似，內(nèi)含四個(gè)８位的通用寄存器，帶有一個(gè)輸入端口和兩個(gè)輸出端口，從而可以同時(shí)寫入一路數(shù)據(jù)，讀出兩路數(shù)據(jù)。輸入端口取名為ＷＲ端口，連接一個(gè)８位的緩沖寄存器ＥＲ（已集成在ｉｓｐＬＳＩ １０１６芯片中），輸出端口取名為ＲＳ端口、ＲＤ端口，分別連接運(yùn)算器模塊的兩個(gè)操作數(shù)寄存器ＤＲ１、ＤＲ２，其中，連接ＤＲ１的ＲＳ端口還可通過一個(gè)８位的三態(tài)門ＲＳＯ直接向ＢＵＳ輸出。雙端口通用寄存器組模塊的控制信號(hào)中，ＲＳ１、ＲＳ０用于選擇從ＲＳ端口讀出的通用寄存器，ＲＤ１、ＲＤ０用于選擇從ＲＤ端口讀出的通用寄存器，上述選擇信號(hào)在Ｔ１脈沖的上升沿到來時(shí)生效。而ＷＲ１、ＷＲ０則用于選擇從ＷＲ端口寫入的通用寄存器。ＷＲＤ是寫入控制信號(hào)，ＷＲＤ＝１時(shí)，在Ｔ２上升沿的時(shí)刻，從ＥＲ寫入數(shù)據(jù)；ＷＲＤ＝０時(shí)，ＥＲ中的數(shù)據(jù)不寫入通用寄存器中。ＬＤＥＲ信號(hào)控制ＥＲ從ＢＵＳ寫入數(shù)據(jù)，ＲＳ－ＢＵＳ信號(hào)則控制ＲＳ端口到ＢＵＳ的輸出三態(tài)門。以上控制信號(hào)各自連接一個(gè)二進(jìn)制開關(guān)。

三、實(shí)驗(yàn)設(shè)備

（１）ＪＹＳ－４計(jì)算機(jī)組成原理實(shí)驗(yàn)儀一臺(tái)（２）雙蹤示波器一臺(tái)（３）直流萬用表一只（４）邏輯測(cè)試筆一支

四、實(shí)驗(yàn)任務(wù)

（１）將實(shí)驗(yàn)電路與操作面板的有關(guān)信號(hào)進(jìn)行線路連接，方法同前面的實(shí)驗(yàn)。（２）用８位數(shù)據(jù)開關(guān)向ＲＦ中的四個(gè)通用寄存器分別置入以下數(shù)據(jù)（十六進(jìn)制）：Ｒ０＝０Ｆ，Ｒ１＝Ｆ０，Ｒ２＝５５，Ｒ３＝ＡＡ。

給Ｒ０置入０Ｆ的步驟是：先用８位數(shù)碼開關(guān)將０Ｆ置入ＥＲ，并且選擇ＷＲ１＝ＷＲ０＝０，再將ＥＲ的數(shù)據(jù)置入ＲＦ。給其他通用寄存器置入數(shù)據(jù)的步驟與此類似。

（３）分別將Ｒ０至Ｒ３中的數(shù)據(jù)同時(shí)讀入到ＤＲ２寄存器和ＢＵＳ上，觀察其數(shù)據(jù)是否存入Ｒ０至Ｒ３中的數(shù)據(jù)，并記錄數(shù)據(jù)。其中ＢＵＳ上的數(shù)據(jù)可直接用指示燈顯示，ＤＲ２中的數(shù)據(jù)可用邏輯筆測(cè)試有關(guān)引腳。

（４）用８位數(shù)碼開關(guān)向ＡＲ１送入一個(gè)地址０Ｆ，然后將Ｒ０中的０Ｆ寫入ＲＡＭ。用同樣的方法，依次將Ｒ１至Ｒ３中的數(shù)據(jù)寫入ＲＡＭ中的Ｆ０、５５、ＡＡ單元。

（５）分別將ＲＡＭ中ＡＡ單元的數(shù)據(jù)寫入Ｒ０，５５單元的數(shù)據(jù)寫入Ｒ１，Ｆ０單元寫入Ｒ２，０Ｆ單元寫入Ｒ３。然后將Ｒ３、Ｒ２、Ｒ１、Ｒ０中的數(shù)據(jù)讀出到ＢＵＳ上，通過指示燈驗(yàn)證讀出的數(shù)據(jù)是否正確，并記錄數(shù)據(jù)。

（６）進(jìn)行ＲＦ并行輸入輸出試驗(yàn)。

１．選擇ＲＳ端口對(duì)應(yīng)Ｒ０，ＲＤ端口對(duì)應(yīng)Ｒ１，ＷＲ端口對(duì)應(yīng)Ｒ２，并使ＷＲＤ＝１，觀察并行輸入輸出的結(jié)果。選擇ＲＳ端口對(duì)應(yīng)Ｒ２，驗(yàn)證剛才的寫入是否生效。記錄數(shù)據(jù)。２．保持ＲＳ端口和ＷＲ端口同時(shí)對(duì)應(yīng)Ｒ２，ＷＲＤ＝１，而ＥＲ中置入新的數(shù)據(jù)，觀察并行輸入輸出的結(jié)果，ＲＳ端口輸出的是舊的還是新的數(shù)據(jù)？（７）在數(shù)據(jù)傳送過程中，發(fā)現(xiàn)了什么故障？如何克服的？

五、實(shí)驗(yàn)要求（１）做好實(shí)驗(yàn)預(yù)習(xí)和準(zhǔn)備工作，掌握實(shí)驗(yàn)電路的數(shù)據(jù)通路特點(diǎn)和通用寄存器組的功能特性。（２）寫出實(shí)驗(yàn)報(bào)告，內(nèi)容為

１．實(shí)驗(yàn)?zāi)康模?/p>

２．如碰到故障，記錄故障現(xiàn)象，排除故障的分析思路，故障定位及故障的性質(zhì)； ３．實(shí)驗(yàn)數(shù)據(jù)記錄；

４．值得討論的其他問題。

第五篇：運(yùn)算器數(shù)據(jù)通路實(shí)驗(yàn)報(bào)告

運(yùn)算器數(shù)據(jù)通路實(shí)驗(yàn)

設(shè)計(jì)報(bào)告

學(xué)號(hào)： 姓名： 成績： 學(xué)號(hào)： 姓名： 成績：

一、實(shí)驗(yàn)名稱：

總線、半導(dǎo)體靜態(tài)存儲(chǔ)器實(shí)驗(yàn)

二、實(shí)驗(yàn)?zāi)康?1．熟悉函數(shù)功能發(fā)生器的功能、使用方法。2．熟悉運(yùn)算器的數(shù)據(jù)傳送通路。

3．完成幾種算邏運(yùn)算操作，加深對(duì)運(yùn)算器工作原理的理解。

三、實(shí)驗(yàn)原理

運(yùn)算器是計(jì)算機(jī)中對(duì)數(shù)據(jù)進(jìn)行運(yùn)算操作的重要部件，它的核心是ALU 函數(shù)功能發(fā)生器（由EPM7064S 構(gòu)成），其次還要有存放操作數(shù)和運(yùn)算的中間結(jié)果之寄存器以及傳送數(shù)據(jù)的總線等部分。選用不同的控制信號(hào)，運(yùn)算器可以完成不同的運(yùn)算功能。1．函數(shù)功能發(fā)生器(ALU)的功能。

該函數(shù)功能發(fā)生器(ALU)，當(dāng)輸入為Aj、Bj，對(duì)應(yīng)輸出為Fj(j=0,1,2,3,4,5,6,7)，它可 實(shí)現(xiàn)8 種不同的算術(shù)運(yùn)算和邏輯算，而且通過對(duì)控制參數(shù)SEL2～SEL0S0 來選擇。2．?dāng)?shù)據(jù)傳送通路實(shí)驗(yàn)電路方案

實(shí)驗(yàn)方案框圖見圖2—5 所示。

圖中SA、SB 為存放兩個(gè)現(xiàn)行操作的緩沖寄存器，其中SA 兼作存放中間結(jié)果的累加器，并且可以通過SA 所連接的八個(gè)數(shù)據(jù)燈顯示。SA、SB 接收來自總線的數(shù)據(jù)信息送入ALU 進(jìn)行 算術(shù)或邏輯操作。通過移位門將運(yùn)算操作結(jié)果送到總線。并且ALU 和總線之間需用三態(tài)門隔 離(采用74LS245)。

四、實(shí)驗(yàn)內(nèi)容

1．按照實(shí)驗(yàn)電路方案框圖，設(shè)計(jì)一個(gè)能完成下列八種補(bǔ)碼運(yùn)算指令的八位運(yùn)算器。該運(yùn)算器實(shí)現(xiàn)的八種功能如表2—1 所示。

表2—1：

2.根據(jù)運(yùn)算器設(shè)計(jì)，選擇所需元器件，畫出實(shí)驗(yàn)電路的詳細(xì)邏輯圖，對(duì)開關(guān)，單脈沖等 定義。因?yàn)楹蜕洗螌?shí)驗(yàn)類似，也是絕大多數(shù)的器件在“數(shù)據(jù)通路”中已安排好，只要控制各 個(gè)控制點(diǎn)即可，除了開關(guān)組通過三態(tài)傳輸門(74LS245)的接法和實(shí)驗(yàn)一一樣外，設(shè)置一個(gè)指令寄存器(IR)，用74LS573 擔(dān)當(dāng)IR。通過八根連接線和“數(shù)據(jù)通路”中的八位總線連接起來。存放ALU 的控制信息SEL2～SEL0。為了便于觀察IR 中內(nèi)容，可以在IR 的輸出端同時(shí)接上三 個(gè)電平顯示燈。有的同學(xué)如用三個(gè)電平開關(guān)設(shè)置SEL2～SLE0。當(dāng)然可以得出結(jié)果，但是由于 IR 是一個(gè)不可缺少的計(jì)算機(jī)部件，為了達(dá)到完整熟悉計(jì)算機(jī)各組成部分的目的，這里專門設(shè)置了指令寄存器IR。

3．在電路上進(jìn)行表2—1 所列的八種指令的手動(dòng)操作，每次一條指令。實(shí)驗(yàn)時(shí)可由數(shù)據(jù) 開關(guān)輸入指令碼及操作數(shù)，予以功能的驗(yàn)證。4.本實(shí)驗(yàn)應(yīng)實(shí)現(xiàn)的操作

K→SA（開關(guān)輸入的第一個(gè)操作數(shù)置入SA，LED 顯示）K→SB（開關(guān)輸入的第二個(gè)操作數(shù)置入SB，無顯示）K→IR（開關(guān)輸入的ALU 控制代碼置入IR）

ALU 運(yùn)算結(jié)果通過ALU－244→SA（將運(yùn)算結(jié)果送SA 顯示）具體實(shí)驗(yàn)過程（僅僅作為參考）如下：

1）從輸入設(shè)備（八個(gè)鈕子開關(guān)）置入第一個(gè)數(shù)據(jù)，74LS245 的E＝0，74LS573 的C 由“0”變?yōu)椤?”（鎖存）后再變?yōu)椤?”（保持）；送入Sa（該寄存器接有LED 顯示）； 2）從輸入設(shè)備（八個(gè)鈕子開關(guān)）置入第一個(gè)數(shù)據(jù)，74LS245 的E＝0，74LS573 的C 由“0”變?yōu)椤?”（鎖存）后再變?yōu)椤?”（保持）；送入Sb（該寄存器沒有接LED 顯示）； 3）從輸入設(shè)備（八個(gè)鈕子開關(guān)）將需要進(jìn)行運(yùn)算操作（如加法操作）的控制代碼（具體內(nèi)容可見表3－4）置入到IR，74LS245 的E＝0，74LS573 的C 由“0”變?yōu)椤?”（鎖存）后再變?yōu)椤?”（保持）；

4）控制接通ALU-244，使運(yùn)算結(jié)果上總線；

5）將結(jié)果置入Sa，并通過所接的LED 將結(jié)果顯示出來。

五、測(cè)試結(jié)果與性能分析

1、測(cè)試結(jié)果：

1）數(shù)據(jù)A準(zhǔn)備→三態(tài)門①打開→給寄存器Sa脈沖→數(shù)據(jù)進(jìn)入Sa；

數(shù)據(jù)B準(zhǔn)備→給寄存器Sb脈沖→數(shù)據(jù)進(jìn)入Sb； 數(shù)據(jù)準(zhǔn)備（指令）→給指令寄存器IR脈沖→指令進(jìn)入IR→三態(tài)門①關(guān)閉； 2）ALU按照指令進(jìn)行計(jì)算，結(jié)果進(jìn)入總線→三態(tài)門②（寄存器Sa往顯示燈）打開→給寄存器Sa脈沖→顯示燈顯示計(jì)算結(jié)果

實(shí)驗(yàn)輸入三組數(shù)據(jù)進(jìn)行計(jì)算 00010000 – 00000001 = 00001111；00010101 & 00001010 = 00000000；00001000 + 00000110 = 00001110；

2、性能分析

單總線結(jié)構(gòu)數(shù)據(jù)傳送慢，使用多總線結(jié)構(gòu)可以提高數(shù)據(jù)傳送效率 另外，EPM7064S 器件性能介紹：

高性能和EEPROM的可編程邏輯器件（PLD）的第二代基于Max 架構(gòu) 5.0-V在系統(tǒng)可編程能力（ISP）具有完整的EPLD的邏輯密度

5納秒引腳到引腳的邏輯延時(shí)高達(dá)175.4 MHz的計(jì)數(shù)器頻率（包括互連）

六、課程設(shè)計(jì)總結(jié)（包括設(shè)計(jì)的總結(jié)和需要改進(jìn)之處及體會(huì)）

通過這次實(shí)驗(yàn)設(shè)計(jì)，我們可以了解運(yùn)算器數(shù)據(jù)通路的工作原理，各組數(shù)據(jù)的走向和時(shí)間邏輯關(guān)系，也更清楚認(rèn)識(shí)了指令控制的重要性。另外這是第一次在電腦上對(duì)運(yùn)算器芯片的引腳進(jìn)行設(shè)置，稍微有一點(diǎn)差錯(cuò)就會(huì)造成實(shí)驗(yàn)結(jié)果的差異，因此使得我們?cè)趯?shí)驗(yàn)中更加專注和仔細(xì)。這次實(shí)驗(yàn)的分工也很明確，我負(fù)責(zé)在實(shí)驗(yàn)臺(tái)上搭線，張成濤同學(xué)負(fù)責(zé)在電腦上設(shè)置運(yùn)算器引腳。但最終因?yàn)閷?shí)驗(yàn)臺(tái)的更換問題，實(shí)驗(yàn)結(jié)果沒有調(diào)試出來。換了一個(gè)電腦進(jìn)行引腳設(shè)置后，終于成功了。由于有協(xié)調(diào)的合作，實(shí)驗(yàn)操作過程也不會(huì)復(fù)雜繁瑣，這次實(shí)驗(yàn)過程很有趣，并且讓我們對(duì)機(jī)器內(nèi)部數(shù)據(jù)通路的理解有更進(jìn)一步的啟發(fā)。

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