第一篇：數(shù)電課程設計（xiexiebang推薦）

數(shù)電課程設計

基于vhdl數(shù)字電子時鐘

華僑大學 2009級電子信息工程A班 學生：劉飛 學號：0916103045 1實驗目的及要求.A:鍛煉自己的實際動手能力，學習如何編寫相關程序，加強實踐。B:設計一個24進制電子時鐘，并實現(xiàn)其基本校時功能。

2.時鐘的功能

A、按鍵消抖，整點報時，音樂鬧鐘，秒表，時分秒校時，秒的清零，達到23時59分59秒

3.設計方案

A它由分頻器、計數(shù)器、譯碼器顯示器和校時掃描，使能等電路組成。B秒計數(shù)器滿60后向分計數(shù)器進位,分計數(shù)器滿60后向小時計數(shù)器進位,小時計數(shù)器按照24進制規(guī)律計數(shù)。計數(shù)器的輸出分別經(jīng)譯碼器送顯示器按鍵切換顯示。計時出現(xiàn)誤差時,可以用校時電路校時、校分。

C可設置鬧鐘，當達到鬧鐘時間，蜂鳴器就會播放音樂。當?shù)竭_整點時蜂鳴器會發(fā)出5秒鐘的叫聲，完成其整點報時功能。

D秒表部分由其單獨模塊構成。其 設置與時鐘類似，構成相對簡單，可仿照時鐘完成。

E總體講它是由各模塊分塊構成，（自我感覺來說首先確定其功能想象出原理圖，最后一步一步地添加各個功能，這對于我們初學者來說十分重要）。

F將各個模塊首先一部分一部分進行仿真，不斷改正，連接起來，想成一個整體。如果需要相關的門及觸發(fā)器，可以通過軟件平臺中查找，尤其是消抖需要的觸發(fā)器。

G最后進行硬件測試，并反復調(diào)時，觀察其計時是否準確，各個模塊的功能是否正確。如果出現(xiàn)錯誤，要進行自頂向下的查找，同時更要結合其功能模塊，查錯，最后完成時鐘

4.原理圖為

5．模塊（各個模塊仿真結果正常）

A.時分秒模塊都相對簡單，其介紹就不做多說 B.校時功能是在分秒模塊內(nèi)添加一個控制鍵，讓其進行調(diào)時分時，完成其功能。C．鬧鐘模塊設置，利用一個切換鍵讓鬧鐘與其他顯示進行切換顯示，其設定功能與時分共用。即設置多功能按鍵 D．秒表模塊是單獨設置的，它也利用相關的多功能按鍵。E．切換顯示模塊稍微簡單，只需添加控制開關即可，但要開關要與相關的功能鍵對應。F．譯碼顯示模塊是對前面需要譯碼的信息進行譯碼顯示，此模塊設置為最后連接的模塊，可節(jié)約資源，減少成本。G．掃描模塊主要是應對我們硬件不能同時顯示而設置的，相對難度大一點，因為它要考慮到輸出的數(shù)碼顯示使能端，和掃描頻率大小的設定這這都需要自己親自測試，畢竟自己第一次使用這種類型的fpga開發(fā)板.H.分頻模塊，由于開發(fā)板里面只有一個時鐘源50M，我們?nèi)粢玫较嚓P頻率就必須對其進行分頻，輸出。I.消抖主要通過D觸發(fā)器完成其功能，并且接上一定的時鐘信號。5.具體程序如下

1． 秒模塊

進位信號正常，為60進制，較分信號也正常,實現(xiàn)60進制帶有進位和清零功能的秒計數(shù)模塊SECOND，輸入為1Hz脈沖和高電平有效的清零信號CLR，輸出秒個位、十位及進位信號CO。

library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity second is port(mode1 :in std_logic;clk,reset,semin:in std_logic;sec1,sec0:out std_logic_vector(3 downto 0);enmin:out std_logic);end second;architecture art of second is signal enmin_2:std_logic;signal co:std_logic;begin process(clk,semin,mode1)variable cnt1,cnt0:std_logic_vector(3 downto 0);begin if mode1='0'then enmin_2<=(semin and clk);end if;if reset='1' then cnt1:=“0000”;cnt0:=“0000”;

elsif clk'event and clk='1' then if cnt1=“0101” and cnt0=“1001”then

co<='1';

cnt1:=“0000”;

cnt0:=“0000”;

elsif cnt0<“1001”then

cnt0:=cnt0+1;

co<='0';else

cnt0:=“0000”;

if cnt1<“0101” then

cnt1:=cnt1+1;

co<='0';

else

cnt1:=“0000”;

co<='0';

end if;end if;end if;sec1<=cnt1;sec0<=cnt0;enmin<=(co or enmin_2);end process;end art;

仿真結果正常

2.分模塊

進位信號正常，為60進制，較時信號也正常

LIBRARY ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;ENTITY minute10 IS

PORT（en1 : IN STD_LOGIC;

min1,min0

:out std_logic_vector(3 downto 0);

enhour: OUT STD_LOGIC);END minute10;ARCHITECTURE art OF minute10 IS signal enmin_2:std_logic;signal bco:std_logic;BEGIN

Process(en1)variable cnt1,cnt0:std_logic_vector(3 downto 0);begin

if en1'event and en1='1' then

if cnt1=“0101”and cnt0=“1001” then

bco<='1';

cnt1:=“0000”;

cnt0:=“0000”;

elsif cnt0<“1001”then

cnt0:=cnt0+1;

bco<='0';

else

cnt0:=“0000”;

if cnt1<“0101”then

cnt1:=cnt1+1;

bco<='0';

else

cnt1:=“0000”;

bco<='0';

end if;

end if;

end if;

min1<=cnt1;

min0<=cnt0;

enhour<=bco;

end process;end art;

仿真結果正常

3.時模塊

進位信號正常，為24進制。

library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity hour is port(mode3 :in std_logic;

en2

:in std_logic;

h1,h0

:out std_logic_vector(3 downto 0));end hour;architecture hour_arc of hour is begin process(en2)variable cnt1,cnt0:std_logic_vector(3 downto 0);begin

if en2'event and en2='1' then if cnt1=“0010”and cnt0=“0011” then cnt0:=“0000”;cnt1:=“0000”;elsif cnt0<“1001”then cnt0:=cnt0+1;else cnt0:=“0000”;cnt1:=cnt1+1;end if;end if;h1<=cnt1;h0<=cnt0;end process;end hour_arc;

仿真結果正常

4．第一個切換模塊(不同于第二個)此模塊主要用于鬧鐘顯示與時間顯示的切換

LIBRARY ieee;use ieee.std_logic_1164.all;ENTITY alarm IS

PORT(amin1,amin0,ah1,ah0,min1,min0,h1,h0

:in std_logic_vector(3 downto 0);

clk:in std_logic;

mode6

:IN STD_LOGIC;

a1,a0,b1,b0

:OUT std_logic_vector(3 downto 0));END alarm;ARCHITECTURE art OF alarm IS BEGIN

Process(mode6,min1,min0,h1,h0,amin1,amin0,ah1,ah0)begin

if mode6='0' then

a1<=min1;

a0<=min0;

b1<=h1;

b0<=h0;

else

a1<=amin1;

a0<=amin0;

b1<=ah1;

b0<=ah0;

end if;end process;end art;仿真結果正常

5第二個切換顯示模塊

此模塊主要用于切換秒表模塊與其他模塊的顯示

LIBRARY ieee;use ieee.std_logic_1164.all;ENTITY alarm2 IS

PORT(tmin1,tmin0,tsec0,tsec1,a1,a0,b0,b1,c1,c0,tsecp0,tsecp1

:in std_logic_vector(3 downto 0);

mode6

:IN STD_LOGIC;

ta1,ta0,tb1,tb0,tc0,tc1

:OUT std_logic_vector(3 downto 0));END alarm2;ARCHITECTURE art OF alarm2 IS BEGIN

Process(mode6,tmin1,tmin0,tsec0,tsec1,a1,a0,b0,b1,c1,c0,tsecp0,tsecp1)begin

if mode6='0' then

ta1<=a1;

ta0<=a0;

tb1<=b1;

tb0<=b0;

tc1<=c1;

tc0<=c0;

else

ta1<=tsec1;

ta0<=tsec0;

tb1<=tmin1;

tb0<=tmin0;

tc0<=tsecp0;

tc1<=tsecp1;

end if;end process;end art;6鬧鐘模塊 library ieee;use ieee.std_logic_1164.all;entity ts_zdbs is port(m1,m0,s6,s7

:in std_logic_vector(3 downto 0);

clk :in std_logic;

q512

:out std_logic);end ts_zdbs;architecture art of ts_zdbs is begin

process(m1,clk,m0,s7,s6)begin if m1=“0101”and m0=“1001”and s7=“0101” then if s6=“1001” or s6=“1000” or s6=“0111” or s6=“0110” then q512<=clk;else

q512<='1';end if;end if;end process;end art;7鬧鐘的分模塊

用于設置分鐘的的定時

LIBRARY ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;ENTITY aminute0 IS

PORT(mode4 :in std_logic;

s4: IN STD_LOGIC;

amin1,amin0

:out std_logic_vector(3 downto 0));end aminute0;ARCHITECTURE art OF aminute0 IS BEGIN

Process(mode4,s4)variable cnt1,cnt0:std_logic_vector(3 downto 0);begin

if mode4='1' then

if s4'event and s4='1' then

if cnt1=“0101”and cnt0=“1001” then

cnt1:=“0000”;

cnt0:=“0000”;

elsif cnt0<“1001”then

cnt0:=cnt0+1;

else

cnt0:=“0000”;

if cnt1<“0101”then

cnt1:=cnt1+1;

else

cnt1:=“0000”;

end if;

end if;

end if;

amin1<=cnt1;

amin0<=cnt0;

end if;

end process;end art;

仿真結果正常

8鬧鐘的時模塊 設置時的大小

library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity bahour is port(mode5

:in std_logic;

t5

:in std_logic;

ah1,ah0

:out std_logic_vector(3 downto 0));end bahour;architecture bahour_arc of bahour is begin process(mode5,t5)variable cnt1,cnt0:std_logic_vector(3 downto 0);begin

if mode5='1' then

if t5'event and t5='1' then

if cnt1=“0010”and cnt0=“0011”then cnt0:=“0000”;cnt1:=“0000”;elsif cnt0<“1001”then cnt0:=cnt0+1;else cnt0:=“0000”;cnt1:=cnt1+1;end if;end if;end if;

仿真結果正常

至于外加音樂模塊十分復雜，可要可不要（這個模塊是通過抄寫得到的）9．分頻模塊1 產(chǎn)生1HZ的時鐘信號

library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity fasheng1 is port(clk_in:in std_logic;

clk_out:out std_logic);end fasheng1;architecture arc of fasheng1 is signal number:integer range 0 to 25000000;signal current_clk: std_logic;begin

clk_out<=current_clk;process(clk_in)begin

if clk_in'event and clk_in='0' then if number<=25000000 then

number<=number+1;else number<=0;current_clk<=not current_clk;--shuchushizhongxinhao end if;end if;end process;end arc;，這個模塊不好仿真，因為數(shù)字太大，利用改小測試之后，正常

10．分頻模塊2 產(chǎn)生10kHZ的數(shù)碼管掃描信號，以及用作消抖時鐘信號

library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity fasheng2 is port(clk_in:in std_logic;

clk_out:out std_logic);end fasheng2;architecture arc of fasheng2 is signal number:integer range 0 to 2500;signal current_clk: std_logic;begin

clk_out<=current_clk;process(clk_in)begin

if clk_in'event and clk_in='0' then if number<=2500 then

number<=number+1;else number<=0;

current_clk<=not current_clk;--shuchushizhongxinhao end if;end if;end process;end arc;這個模塊不好仿真，因為數(shù)字太大，利用改小測試之后，也正常

11整點報時模塊

其中報時時間為5秒，clk為10kHZ library ieee;use ieee.std_logic_1164.all;entity ts_zdbs is port(m1,m0,s6,s7

:in std_logic_vector(3 downto 0);

clk :in std_logic;

q

:out std_logic);end ts_zdbs;architecture art of ts_zdbs is begin

process(m1,clk,m0,s7,s6)begin if m1=“0101”and m0=“1001”and s7=“0101” then if s6=“1001” or s6=“1000” or s6=“0111” or s6=“0110” then q<=clk;else

q<='1';end if;end if;end process;end art;12．8進制計數(shù)器，其輸出作為數(shù)碼管使能，library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity coutn8 is port(sel:in std_logic_vector(2 downto 0);

dp: out std_logic;

enf:out std_logic_vector(7 downto 0));end coutn8;architecture

arc of coutn8 is signal en :std_logic_vector(7 downto 0);

begin

enf<=en;

dp<='1';process(sel)

begin

case sel is

when “000”=>en<=“01111111”;

when “001”=>en<=“10111111”;

when “010”=>en<=“11011111”;

when “011”=>en<=“11101111”;

when “100”=>en<=“11110111”;

when “101”=>en<=“11111011”;

when “110”=>en<=“11111101”;

when “111”=>en<=“11111110”;

end case;

end process;end arc;13譯碼模塊 library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity decoderceshi is Port(din:in std_logic_vector(3 downto 0);

--四位二進制碼輸入 dout:out std_logic_vector(6 downto 0));--輸出LED七段碼 end decoderceshi;architecture Behavioral of decoderceshi is signal ddout:std_logic_vector(6 downto 0);begin dout(6 downto 0)<=ddout(6 downto 0);process(din)begin case din is when “0000” => ddout<=“0000001”;--0 when “0001” => ddout<=“1001111”;--1 when “0010” => ddout<=“0010010”;--2 when “0011” => ddout<=“0000110”;--3 when “0100” => ddout<=“1001100”;--4 when “0101” => ddout<=“0100100”;--5 when “0110” => ddout<=“0100000”;--6 when “0111” => ddout<=“0001111”;--7 when “1000” => ddout<=“0000000”;--8 when “1001” => ddout<=“0000100”;when others => ddout<=“1111110”;end case;end process;end Behavioral;仿真結果正常

14.掃描模塊

library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity SELTIMEceshi is

port（clk:in std_logic;------掃描時鐘

sec1,sec0,min1,min0,h1,h0:in std_logic_vector(3 downto 0);-----分別為秒個位/時位；分個位/

daout:out std_logic_vector(3 downto 0);----------------輸出

sel:out std_logic_vector(2 downto 0));-----位選信號 end SELTIMEceshi;architecture fun of SELTIMEceshi is

signal count:std_logic_vector(2 downto 0);----計數(shù)信號 begin

sel<=count;

process(clk)

begin

if(clk'event and clk='0')then

if(count>=“111”)then

count<=“000”;

else

count<=count+1;

end if;

end if;

case count is

when“111”=>daout<=“1011”;

when“110”=>daout<=“1010”;

when“101”=>daout<= sec0;----分個位

when“100”=>daout<= sec1;----分十位

when“011”=>daout<=min0;

----時個位

when“010”=>daout<=min1;----時十位

when“001”=>daout<=h0;

when others =>daout<=h1;

end case;

end process;end fun;15秒表模塊 1.分頻模塊

產(chǎn)生100HZ的時鐘信號

library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity fasheng100 is port(clk_in:in std_logic;

clk_out:out std_logic);end fasheng100;architecture arc of fasheng100 is signal number:integer range 0 to 250000;signal current_clk: std_logic;begin

clk_out<=current_clk;process(clk_in)begin

if clk_in'event and clk_in='0' then if number<=250000 then

number<=number+1;else number<=0;current_clk<=not current_clk;--shuchushizhongxinhao end if;end if;end process;end arc;2． 秒表整體模塊

LIBRARY ieee;（頂層文件）use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity miao is port(clknew,cclr:in std_logic;

tsec0,tsec1,tmin0,tmin1,tsecp0,tsecp1:out std_logic_vector(3 downto 0));end miao;architecture arc of miao is component count100 port(clk0,clr:in std_logic;

secp0,secp1 :out std_logic_vector(3 downto 0);

dout1:out std_logic);end component;component tsecond port(enx1,clr:in std_logic;sec1,sec0:out std_logic_vector(3 downto 0);dout2:out std_logic);end component;component tminute0

PORT（enx2,clr

: IN STD_LOGIC;

min1,min0

:out std_logic_vector(3 downto 0));END component;signal kdout1,kdout2:std_logic;begin u1: count100 port map(clk0=>clknew,clr=>cclr,secp0=>tsecp0,secp1=>tsecp1,dout1=>kdout1);u2: tsecond port map(enx1=>kdout1,clr=>cclr,sec1=>tsec1,sec0=>tsec0,dout2=>kdout2);u3: tminute0 port map(enx2=>kdout2,clr=>cclr,min1=>tmin1,min0=>tmin0);end arc;

100進制模塊 LIBRARY ieee;

use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity count100 is port(clk0,clr:in std_logic;

secp0,secp1 :out std_logic_vector(3 downto 0);

dout1:out std_logic);end count100;architecture arc of count100 is begin process(clk0,clr)variable cnt0,cnt1:std_logic_vector(3 downto 0);begin

if clr='1' then cnt0:=“0000”;cnt1:=“0000”;elsif clk0'event and clk0='1' then

if cnt0=“1001” and cnt1=“1001” then cnt0:=“0000”;cnt1:=“0000”;dout1<='1';elsif

cnt0<“1001”then

cnt0:=cnt0+1;

dout1<='0';else

cnt0:=“0000”;

if cnt1<“1001” then

cnt1:=cnt1+1;

dout1<='0';

else

cnt1:=“0000”;

dout1<='0';

end if;end if;end if;secp1<=cnt1;secp0<=cnt0;end process;end arc;60進制秒模塊 library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity tsecond is port(enx1,clr:in std_logic;sec1,sec0:out std_logic_vector(3 downto 0);dout2:out std_logic);end tsecond;architecture art of tsecond is begin process(enx1,clr)variable cnt1,cnt0:std_logic_vector(3 downto 0);begin if clr='1' then cnt1:=“0000”;cnt0:=“0000”;elsif enx1'event and enx1='1' then if cnt1=“0101” and cnt0=“1001”then

dout2<='1';

cnt1:=“0000”;

cnt0:=“0000”;

elsif cnt0<“1001”then

cnt0:=cnt0+1;

dout2<='0';else

cnt0:=“0000”;

if cnt1<“0101” then

cnt1:=cnt1+1;

dout2<='0';

else

cnt1:=“0000”;

dout2<='0';

end if;end if;end if;sec1<=cnt1;sec0<=cnt0;end process;end art;60進制分鐘模塊 LIBRARY ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;ENTITY tminute0 IS

PORT（enx2,clr

: IN STD_LOGIC;

min1,min0

:out std_logic_vector(3 downto 0));END tminute0;ARCHITECTURE art OF tminute0 IS BEGIN

Process(enx2,clr)variable cnt1,cnt0:std_logic_vector(3 downto 0);begin

if clr='1' then

cnt1:=“0000”;

cnt0:=“0000”;

elsif enx2'event and enx2='1' then

if cnt1=“0101”and cnt0=“1001”then

cnt1:=“0000”;

cnt0:=“0000”;

elsif cnt0<“1001”then

cnt0:=cnt0+1;

else

cnt0:=“0000”;

if cnt1<“0101”then

cnt1:=cnt1+1;

else

cnt1:=“0000”;

end if;

end if;

end if;

min1<=cnt1;

min0<=cnt0;

end process;end art;各個仿真結果正常 其整個仿真結果圖為

6.感悟：做完這個實驗是我由完全不懂到懂了很多的vhdl編程，確實了解了很多的知識與技能，同時這其中也有我的同學的幫忙與指點以及網(wǎng)上的參考，才讓我能夠順利完成這個實驗。

相信只要動手做就有可能做成，倘若連不動手，不去思考，連做成想法都沒有，甚至連抄寫的想法也沒有，結果注定會做不成。

第二篇：數(shù)電課程設計

題目：光控計數(shù)器

學院：核工程技術學院

專業(yè)：核技術

學號：09026103

姓名:史鎮(zhèn)瑋

作者（簽名）：

完成日期：2011年6月日 【課題名稱】 光控計數(shù)器 【內(nèi)容摘要】

利用光線的通斷來統(tǒng)計數(shù)目的光控計數(shù)器。其主要系統(tǒng)組成為：光電轉(zhuǎn)換模塊、整形模塊、時序控制模塊、計數(shù)譯碼模塊和顯示模塊，通過對光電的轉(zhuǎn)換，由時序邏輯電路控制，達到自動計數(shù)的功能。【設計內(nèi)容及要求】

本設計主要是利用光線的通斷來統(tǒng)計計數(shù)。要求設計兩路光控電路，根據(jù)光控電路產(chǎn)生觸發(fā)脈沖的先后順序，來判斷計數(shù)器進行加或減計數(shù)，要求計數(shù)器的最大計數(shù)容量為99，用數(shù)碼管顯示數(shù)字，并設置手動復位。【設計原理】 1工作原理

首先由光控電路將接收的光信號轉(zhuǎn)換為電信號，經(jīng)由555定時器組成的施密特觸發(fā)器整形和555定時器組成的單穩(wěn)態(tài)觸發(fā)器觸發(fā)脈沖，輸出計數(shù)脈沖信號。再通過計數(shù)器和譯碼器，在數(shù)碼顯示管上顯示數(shù)目的增加或減少，實現(xiàn)自動計數(shù)的功能。2.整個系統(tǒng)組成

整個系統(tǒng)由五個部分組成：光控電路、觸發(fā)脈沖、加減計數(shù)、顯示譯碼和數(shù)碼顯示，其工作原理框圖如下：

3.電路圖（見附錄）【單元電路設計及原理】 1.光電轉(zhuǎn)換電路

光電轉(zhuǎn)換電路用于將光信號轉(zhuǎn)換為系統(tǒng)所需的電信號。由于需要進行數(shù)目的加和減的運算，此部分需要兩個相同的光控電路。每個電路的組成為：一個施密特觸發(fā)器和單穩(wěn)態(tài)觸發(fā)器。

當光敏電阻處于光照時，電阻阻值較低，單穩(wěn)態(tài)輸出低電平。當遮住第一光敏電阻光時，電阻升高，單穩(wěn)態(tài)觸發(fā)器輸出高，進入暫穩(wěn)態(tài)，維持1.1s 施密特觸發(fā)器：

一個555定時器芯片、R1、RG（光敏電阻），當RG有光照時，電阻下降。隨之，TH端電壓下降，輸出端3口輸出高電平。反之，RG弱光時，電阻升高，TH端電壓升高，3輸出低電平。單穩(wěn)態(tài)觸發(fā)器：

用555芯片構成單穩(wěn)觸發(fā)器，每次觸發(fā)產(chǎn)生一個1s左右的方波脈沖。當從施密特觸發(fā)器3輸出，單穩(wěn)態(tài)觸發(fā)器2（TR）輸入高電平，3端立刻輸出低電平。隨之，當2輸入低電平，3隨即輸出高電平。然而，當2馬上輸入高電平時，3輸出將維持一段時間，進入暫穩(wěn)態(tài)。

維持時間：Tw=RC ln3 = 1.1s

2、時序控制電路

時序控制電路在本課題中主要用于判斷計數(shù)的增加或是減少，在此選用了一個雙D觸發(fā)器74LS74、74LS00芯片來實現(xiàn)。74LS74雙D觸發(fā)器，用于和其它芯片一起構成時序邏輯電路。由于74LS74是上升邊沿觸發(fā)的邊沿D觸發(fā)器，電路結構是維特—阻塞型的，所以又稱維特—阻塞觸發(fā)器。它要求控制端D的信號應超前CP脈沖上升邊沿2Tpd1時間建立，并要求在CP脈沖觸發(fā)邊沿到來后繼續(xù)維持1Tpd1時間（此處的Tpd1是TTL門的平均傳輸延遲時間）

當上端3輸出由低到高的電平，高電平維持1.1s，在其維持的時間段中，給下端3輸入一由低到高的電平，給D觸發(fā)器CP一上升沿。這是，D觸發(fā)器工作 Q′=D′=0，同時兩與非門的輸出由低到高變化，給了下一模塊一上升沿。

3、計數(shù)和譯碼和顯示部分

計數(shù)部分由兩片74LS191異步級聯(lián)而成。譯碼部分是由兩片74LS47來完成，顯示部分是由兩個共陰極LED數(shù)碼顯示管。用于接收計數(shù)脈沖信號并將其轉(zhuǎn)化成單獨的信號輸出并顯示。74LS191 74LS191是集成4位同步二進制加減計數(shù)器，可執(zhí)行十六進制加減法計數(shù)及異步置數(shù)功能。可通過外電路連接構成其他進制的計數(shù)器，本課題連接成十進制計數(shù)器。

當14(CP)來上升沿時，191(1)開始計數(shù)，分為兩種情況，U′/D輸入為0，則進行加法計數(shù)，U′/D輸入為1時，進行減法計數(shù)。

同時，2和7接與非門，輸出端接置數(shù)端LD′和191(2)CP，191(1)的2和7輸出1時，(2)CP為0，下一狀態(tài)為1，上升沿到，進位計數(shù)。74LS47和數(shù)碼管 兩個譯碼器和兩個數(shù)碼管來完成，用于接收計數(shù)脈沖信號并將其轉(zhuǎn)化成單獨的信號輸出并顯示。當47譯碼器3端接地，數(shù)碼管全部顯示。【參數(shù)計數(shù)及器件選擇】

1.測量光敏電阻在無光和有光時電阻。第一個，有光，Rg=5.34KΩ，無光時，Rg=29.8KΩ。第二個，有光，Rg=6.1KΩ，無光時，Rg=34.5KΩ。根據(jù)1/3Rg(無光)≤R1≤2/3Rg(有光)，選擇R1=R3=10KΩ

2.對數(shù)碼管檢測。將數(shù)碼顯示管的的3端接地，用高電平依次接到除8以外的其他端，發(fā)現(xiàn)無任何顯示。說明使用的是共陽極數(shù)碼顯示管，應在3腳或8腳加電源（中間接限流電阻）。經(jīng)再次測試，數(shù)碼管顯示正常。【組裝與調(diào)試】

整個電路分為三個模塊進行組裝調(diào)試，分析。

1、施密特觸發(fā)器與單穩(wěn)態(tài)觸發(fā)器的調(diào)試

按圖接好電路，R1選擇10KΩ，接通電源，將3端接到發(fā)光二極管。這時，二極管正常發(fā)光。當對光敏電阻進行遮光處理，二極管為暗。第二個觸發(fā)器的調(diào)試，同上述操作，R3為10KΩ。

當施密特觸發(fā)器正常工作時，在檢測單穩(wěn)態(tài)觸發(fā)器。此時二極管接到3端，二極管為暗。當對光敏電阻進行遮光處理，二極管正常發(fā)光，照光后，持續(xù)1.1s。表示單穩(wěn)態(tài)觸發(fā)器調(diào)試良好。第二塊單穩(wěn)態(tài)觸發(fā)器，同上述操作。

2、雙D觸發(fā)器與與非門測試

D觸發(fā)器的1、4端輸入高電平信號，檢測Q`=D`。與非門按有“0必出1，11為零”的原則檢測。檢測完成后，將其接入電路。

3、計數(shù)和譯碼和顯示部分

按圖連好電路，將第一片191芯片14端輸入單脈沖，觀察數(shù)碼管顯示結果，當5端輸入高電平時為減法，5端輸入低電平時為加法，數(shù)碼管正常計數(shù)，說明電路正常。調(diào)試完成后，按圖將其接入總電路。【報錯分析】

1、計數(shù)部分調(diào)試時，發(fā)現(xiàn)只有第一個數(shù)碼管計數(shù)，而第二個數(shù)碼管停止不計。經(jīng)檢測，第二個74LS191芯片沒有脈沖輸入。由此判斷，與非門74LS00芯片，出現(xiàn)問題。更換后，計數(shù)正常。

2.電路連接完成后，只能做減法而不做加法。經(jīng)調(diào)試，發(fā)現(xiàn)74LS74芯片出現(xiàn)問題。更換后，計數(shù)正常。

3.更換74LS74后，發(fā)現(xiàn)計數(shù)紊亂。與電路圖對照后，發(fā)現(xiàn)，沒有將74LS74的1、4端接到高電平。【實驗結果】

整個模塊進行調(diào)試，對第一模塊RG遮光，馬上對第二個RG遮光處理，數(shù)碼顯示管按預期的進行1次加法運算。但對第二塊RG遮光，馬上對第一塊RG遮光，則進行2次減法運算。【應用及評估】

現(xiàn)今人們在生活、學習和工作中，經(jīng)常需要對某種物品進行數(shù)量統(tǒng)計。如進出房間的人數(shù)統(tǒng)計。常規(guī)的機械計數(shù)和人工計數(shù)不僅麻煩，而且極為浪費時間和資源。在學習了脈沖數(shù)字電路的基礎上，本課題所設計的一種利用光線的通斷來統(tǒng)計數(shù)目的光控計數(shù)器，用一種較為簡單的設計解決了這一現(xiàn)實問題。而且此產(chǎn)品簡單方便，非常易于用于實際生活中,有教高的實用價值。【所需元器件】

試驗箱（含面包板）

1塊 555定時器4片 74LS74

1片 74LS00

1片 74LS1912片 74LS47 2片 數(shù)碼管

2個 電阻：10K歐姆4個 1K歐姆 2個 電容：100μF 2個 0.01μF 4個 【心得體會】

經(jīng)過兩天的實驗，使得在課堂上學習的知識得到鞏固，同時增加了對電路的分析，連接，調(diào)試，錯誤分析等能力，思維得到了進一步的升華。1）做課程設計同時也是對課本知識的鞏固和加強，由于課本上的知識太多，平時課間的學習并不能很好的理解和運用各個元件的功能，在這次課程設計過程中，我們了解了很多元件的功能，并且對于其在電路中的使用有了更多的認識。

2）通過動手實踐讓我們對各個元件映象深刻。認識來源于實踐，實踐是認識的動力和最終目的，實踐是檢驗真理的唯一標準。

3）調(diào)試過程是痛苦的，調(diào)試電路是需要非常強的理論作為基礎的，但也是最能提升能力的部分，只有通過親自調(diào)試電路，發(fā)現(xiàn)電路存在的問題，思考產(chǎn)生的原因，并想辦法解決問題，才能加深對自己設計電路的認識。4）此次課程設計，學到了很多課內(nèi)學不到的東西，比如獨立思考解決問題，出現(xiàn)差錯的隨機應變，能靜下心來，不煩躁去解決問題等都受益非淺。在整個課程設計當中，深刻體會到設計一個電路的難度。雖然已經(jīng)有設計總電路圖，但實驗過程中并不是一帆風順的，期間遇到過好多問題。但最終通過自己的能力得以解決。當看到自己的成果時，發(fā)現(xiàn)其實課程設計是很有意思的。我們需要認真的去體會實驗給我們帶來的樂趣。總之，此次課程設計實驗，使我受益匪淺。【參考文獻】

1.閻石.《數(shù)字電子技術基礎》.高等教育出版社.2.管小明.《數(shù)字電子技術基礎實驗與課程設計》.電子與機械工程學院機電基礎教學部

附錄

附：光控計數(shù)器電路總圖

第三篇：數(shù)電課程設計

數(shù)電課程設計(序列檢測器)

課程設計題目：設計一個10010的序列檢測器。

設計思路如下：

狀態(tài)圖

INIT=0，A1=1，A2=10，A3=100，A4=1001，A5=10010.圖中，沿紅線狀態(tài)從INIT變到A5，即輸入為正確的序列10010，黑線為每次輸入錯誤時的狀態(tài)轉(zhuǎn)移。

狀態(tài)轉(zhuǎn)移表

設計程序如下

module xljcq(clk,A,unclk);input clk,A;output unclk;reg unclk;reg [4:0] Sreg,Snext;parameter INIT=1'b0，A1=1'b1;parameter [1:0] A2=2'b10;parameter [2:0] A3=3'b100;parameter [3:0] A4=4'b1001;parameter [4:0] A5=5'b10010;always @(posedge clk)

Sreg<=Snext;always @(A,Sreg)begin

case(Sreg)

INIT: if(A==0)Snext=INIT;

else

Snext=A1;

A1:

if(A==0)Snext=A2;

else

Snext=A1;

A2:

if(A==0)Snext=A3;

else

Snext=A1;

A3:

if(A==0)Snext=INIT;

else

Snext=A4;

A4:

if(A==0)Snext=A5;

else

Snext=A1;

A5:

if(A==0)Snext=A3;

else

Snext=A1;

default Snext=INIT;

endcase end always @(Sreg)

case(Sreg)

INIT,A1,A2,A3,A4: unclk=0;

A5: unclk=1;

default unclk=0;

endcase endmodule

程序功能仿真圖：

Figure1

從figure1中可以看出在連續(xù)的6個clk的posedge, 輸入A為10010，所以在第六個clk的posedge，輸出unclk由0變?yōu)?。

Figure2

Figure2是緊接figure1的功能仿真時序圖，在此時序中，六個clk 的posedge輸入A為101010，和設計的要求一樣，unclk一直都為0.

第四篇：數(shù)電課程設計

數(shù)字電子技術課程設計報告

題目：自動澆花系統(tǒng)

班級：

目錄

一、設計任務要求———————1

二、方案設計與論證——————2 三、四、五、六、七、各單元電路設計與分析————————————————3 總體電路原理圖及元器件清單—————————————7 電路仿真及仿真結果分析———————————————7 作品照片——————————8 結論與心得體會———————10

自動澆花系統(tǒng)一、設計任務要求：

1.要求實現(xiàn)至少兩種不同的澆灌模式（區(qū)別可以體現(xiàn)在澆灌頻率、水量以及時段等方面）；

2.可以通過按鍵實現(xiàn)不同模式間進行切換的功能； 3.通過使用流水燈轉(zhuǎn)換的快慢模擬澆灌時期水量的大小； 4.顯示當前澆花區(qū)間內(nèi)澆灌的次數(shù)；

二、方案設計與論證：

輸入兩位十進制數(shù)設置澆花時間間隔，輸入一位2進制數(shù)表示水量模式選擇。用流水燈模擬澆花過程，用LED顯示澆花次數(shù)。可通過計數(shù)器計算時間，與用戶輸入的時間間隔數(shù)字比較，如果相等，則通過流水燈模擬澆花過程。

三、各單元電路設計與分析：

分析：此電路圖是由兩位進制數(shù)的計算器可以選用兩個74LS90 而組成，其對應電路如上圖。通過一個時序脈沖頻率為100HZ來給信號，當?shù)谝粋€計數(shù)器達到9時，需要進制計數(shù)所以在通過74LS08與非門來計數(shù)十位的數(shù)。

分析：這是一個兩個由74LS85D芯片組成的兩位十進制的比較器，此電路簡單，是用來通過用戶輸入的指令比較如果相等則表示通過，那么系統(tǒng)就會澆花，則LED就會顯示次數(shù)。

分析：此電路為核心電路，可以使用一個觸發(fā)器或寄存器保留澆花指令信號。使用一個計數(shù)器記錄澆花時間。澆花結束后反饋給觸發(fā)器一個信號使其復位。用到jk觸發(fā)器和90計數(shù)器和08,32等芯片。

四、總體電路原理圖及元器件清單：

總體電路原理圖：

元器件清單：74LS90五個，7485兩個，74138兩個，74LS112一個，74LS08一個，74LS32一個，直流穩(wěn)壓電源。

五、電路仿真及仿真結果分析：

六、作品照片：

七、：結論與心得體會：

結論：此次的實驗結果與原理結果相吻合，通過用戶輸入的指令與計數(shù)器計算的時間相比較，如果是一致那么則啟動該系統(tǒng)，通過流水燈閃爍來代表澆花的過程，已達到實驗的目的和效果。

心得體會：在此次實驗的過程中，自己首先要了解自己做的作品的目的和想法。要以一個抽象的概念模擬實驗，不能是盲目的去做一些簡單的焊錫，打孔，跳線等沒有思考的問題。自己要去學會怎么用仿真軟件去將你的實驗原理圖驗證正確才可以下手。再有就是學會AD 畫圖每一個細節(jié)都是不能忽視的，比如說找個電阻，電容，二極管。等一些電子元器件，如果你沒有很好的掌握此AD軟件的功能那么你是無法快速的找到對應的元件，還有就是在畫圖的過程中需要考慮很多小問題，比如說線不能重疊需要跳線，但是你的板子很小，這就需要你想一個巧的辦法去解決，從那些元件的空隙連過去也是可以的。一些元件的使用方法也是值得我們注意的，比如說數(shù)碼管，它分供陰極和供陽極，如果你搞錯了你也是的得不到你想要的結果。芯片的正反是否裝錯，在焊錫的時候是否打吧芯片給燒壞了等一系列微小，但有不得不值得我們注意的問題。所以在做實驗是我學會了要仔細仔細再仔細，做完后需要學會通過用萬用表檢測電路是否沒有短路或者斷路，與自己的實驗原理圖對照要及時的找出問題所在。自己的思維能夠嚴謹。一個完整的實驗是需要一個人的耐力，信心，仔細，創(chuàng)新的許多品質(zhì)，達不到實驗的目的絕對是不行的。沒有恒心和毅力就這么個小小的實驗都做不出來，那么將來在社會上什么事情都不會讓你干，遇到困難就想放棄你也就什么事情都干不成。因此通過此次的數(shù)

電課程設計我更加明白了我們現(xiàn)在差欠的品質(zhì)太多，從做作品的效率和效果來看就是你要步入社會的狀態(tài)。我們需要更加努力的在大學期間磨煉自己，學好自己的專業(yè)課，從大學中培養(yǎng)良好的品質(zhì)完善自己，以便出社會更好的應對麻煩和問題。

第五篇：數(shù)電課程設計

電子技術課程設計

題目名稱 多功能數(shù)字鐘設計 班 級 自動化1204 學 號 201209157043 學生姓名 田野 指導教師 劉 瓊 設計時間 2014-6-9 ～ 2014-6-13

設計任務與要求：

Ⅰ 以十進制數(shù)字形式顯示時、分、秒的時間。

Ⅱ 小時計數(shù)器的計時要求為“24翻1”，分鐘和秒的時間要求為60進位。

Ⅲ 能實現(xiàn)手動快速校時、校分；

Ⅳ 具有整點報時功能，報時聲響為四低一高，最后一響為整點。

Ⅴ 具有定制控制（定小時）的鬧鐘功能。

Ⅵ 畫出完整的電路原理圖

設計內(nèi)容簡介：數(shù)字鐘是一個簡單的時序組合邏輯電路，數(shù)字鐘的電路系統(tǒng)主要包括時間顯示，脈沖產(chǎn)生，報時，鬧鐘四部分。脈沖產(chǎn)生部分包括振蕩器、分頻器；時間顯示部分包括計數(shù)器、譯碼器、顯示器；報時和鬧鐘部分主要由門電路構成，用來驅(qū)動蜂鳴器。

整體構思或方案選擇：

該系統(tǒng)的工作原理是：振蕩器產(chǎn)生的穩(wěn)定高頻脈沖信號，作為數(shù)字鐘的時間基準，再經(jīng)過分頻器輸出標準秒脈沖。秒計數(shù)器計滿60后向分計數(shù)器進位，分計數(shù)器計滿60后向小時計數(shù)器，小時計數(shù)器采用12進制計數(shù)，計數(shù)器的輸出經(jīng)譯碼器送顯示器。計時出現(xiàn)誤差時可以用標準時電路進行校時、校分、校秒。

方案設計：定時器555與RC組成的多諧振蕩器作為時間標準信號源。

分頻器的功能主要有兩個：一是產(chǎn)生標準秒脈沖信號；二是提供功能擴展電路所需要的信號，如仿電臺報時用的1KHz的高音頻信號和500KHz的低音頻信號等。因此，可以選用3片我們較熟悉的中規(guī)模集成電路計數(shù)器74LS90可以完成上述功能。因每片為1/10分頻，3片級聯(lián)則可獲得所需要的頻率信號，即每1片Q0端輸出頻率為500Hz,每2片Q3輸出為10Hz，每3片的Q3端輸出1Hz。時間計數(shù)器電路：一般采用10進制計數(shù)器來實現(xiàn)時間計數(shù)單元的計數(shù)功能。為減少器件使用數(shù)量，可選74LS90，其內(nèi)部邏輯框圖如圖6所示。該器件為雙2-5-10異步計數(shù)器，并且每一計數(shù)器均提供一個異步清零端（高電平有效）。

圖 5 74LS90內(nèi)部邏輯框圖

秒個位計數(shù)單元為10進制計數(shù)器，無需進制轉(zhuǎn)換，只需將Ｑ0與ＣＰW（下降沿有效）相連即可。ＣＰR（下降沿有效）與1Hz秒輸入信號相連，Ｑ３可作為向上的進位信號與十位計數(shù)單元的ＣＰR相連。秒十位計數(shù)單元為6進制計數(shù)器，需要進制轉(zhuǎn)換,可以利用74LS90的有兩個清零端的特點，在不用門電路的情況下實現(xiàn)10進制轉(zhuǎn)6進制，具體電路見下面設計圖。分個位和分十位計數(shù)單元電路結構分別與秒個位和秒十位計數(shù)單元完全相同。

譯碼驅(qū)動及顯示單元電路：譯碼電路的功能是將“秒”、“分”、“時”計數(shù)器的輸出代碼進行翻譯，變成相應的數(shù)字。用于驅(qū)動LED七段數(shù)碼管的譯碼器常用的有74LS48。74LS48是BCD-7段譯碼器/驅(qū)動器，其輸出是OC門輸出且低電平有效，專用于驅(qū)動LED七段共陰極顯示數(shù)碼管。如圖9所示。若將“秒”、“分”、“時”計數(shù)器的每位輸出分別接到相應七段譯碼器的輸入端，便可進行不同數(shù)字的顯示。

校時電路：校正時間的方法是：首先截斷正常的計數(shù)通路，然后再進行人工出觸發(fā)計數(shù)或?qū)㈩l率較高的方波信號加到需要校正的計數(shù)單元的輸入端，校正好后，再轉(zhuǎn)入正常計時狀態(tài)即可。根據(jù)要求，數(shù)字鐘應具有分校正和時校正功能，因此，應截斷分個位和時個位的直接計數(shù)通路，并采用正常計時信號與校正信號可以隨時切換的電路接入其中。圖4所示為所設計的校時電路。

圖 6 方案一校正電路圖

定時控制電路：數(shù)字鐘在指定的時刻發(fā)出信號，或驅(qū)動音響電路“鬧時”；或?qū)δ逞b置的電源進行接通或斷開“控制”。在本次設計中設計成鬧時，指定時刻為05時59分00鈔音響電路以1KHZ的頻率的鬧一分鐘到6時00分00秒結束。（可以通過必一個二輸入為四輸入引入上下午的指示信號來進一步確定鬧鐘的響鈴時間）

圖10 定時控制電路 時間脈沖電路的設計

圖 13 產(chǎn)生1Hz時間脈沖的電路圖

555構成振蕩電路和74LS90構成分頻電路。如圖11，555輸出1KHz的脈沖，三片74LS90級聯(lián)分頻即可得500Hz和1Hz信號。

60進制計數(shù)器的設計：“秒”計數(shù)器電路與“分”計數(shù)器電路都是60進制，它由一級10進制計數(shù)器和一級6進制計數(shù)器連接構成。如圖12.所示由74LS90構成的60進制計數(shù)器。首先將兩片74LS90設置成十進制加法計數(shù)器，將兩片計數(shù)器并行進位則最大可實現(xiàn)100進制的計數(shù)器。現(xiàn)要設計一個60進制的計數(shù)器，可利用“反饋清零”的方法實現(xiàn)。因為74LS90有兩個異步清零端R0（1）他R0（2），分別用十位端人Q2和Q0與他們相連，當計數(shù)器輸出“2Q32Q22Q12Q0、1Q3Q2Q1Q0=0110、0000”時，通過門電路形成一置數(shù)脈沖，使計數(shù)器歸零，這樣可以不用門電路實現(xiàn)60進制計數(shù)器。

圖14 60進制電路圖

譯碼及驅(qū)動顯示電路

譯碼電路的功能是將“秒”、“分”、“時”計數(shù)器的輸出代碼進行翻譯，變成相應的數(shù)字。用于驅(qū)動LED七段數(shù)碼管的譯碼器常用的有74LS48。74LS48是BCD-7段譯碼器/驅(qū)動器，其輸出是OC門輸出且高電平有效，專用于驅(qū)動LED七段共陰極顯示數(shù)碼管。由74LS48和LED七段共陽數(shù)碼管組成的一位數(shù)碼顯示電路如圖 14 所示。若將“秒”、“分”、“時”計數(shù)器的每位輸出分別接到相應七段譯碼器的輸入端，便可進行不同數(shù)字的顯示。

圖 16譯碼及驅(qū)動顯示電路圖

校時電路的設計：數(shù)字種啟動后,每當數(shù)字鐘顯示與實際時間不符進,需要根據(jù)標準時間進行校時。校“秒”時，采用等待校時。校“分”、“時”的原理比較簡單，采用加速校時。

對校時電路的要求是 : 1．在小時校正時不影響分和秒的正常計數(shù)。2．在分校正時不影響秒和小時的正常計數(shù)。

如圖15所示，當開關斷開時，校正信號和0相與非的輸出為1，正常輸入信號可以順利通過與非門，故校時電路處于正常計時狀態(tài)；當開關閉合時，情況正好與上述相反，這時校時電路處于校時狀態(tài)。與非門可選74LS00。因此實際使用時，須對開關的狀態(tài)進行消除抖動處理，圖17為加2個0.01uF的電容。

圖 17 校時電路圖

自動報整點電路

當分十位計數(shù)器的進位脈沖的上降沿到來時，小時計數(shù)器加1，新的小時數(shù)置入74LS192，同時又使74LS74的狀態(tài)翻轉(zhuǎn)，1Q經(jīng)兩非門后使PL=1，此時74LS192開始減法計數(shù)，脈沖CP（1Hz）提供。CP=1時音響發(fā)出1KHz的聲音，CP=0時停響。當減法計數(shù)到0時，計數(shù)器的借位輸出下降沿使D觸發(fā)器狀態(tài)翻轉(zhuǎn)，使1Q=0，這時PL=0，74LS192又回到置數(shù)狀態(tài)，并且封鎖了音響電路，直到下一個分十位進位信號的下降沿到來。

觸摸報整點時數(shù)電路

用555構成單穩(wěn)態(tài)觸發(fā)器，沒觸摸報時開關閉合后（再斷開），進入暫態(tài)，暫態(tài)時間為略大于12S，在該時間內(nèi)會封鎖分十位進位信號的下降沿，直到回到穩(wěn)態(tài)后。在單穩(wěn)態(tài)觸發(fā)的進入暫態(tài)時，輸出端輸出上升沿，使D觸發(fā)器狀態(tài)翻轉(zhuǎn)，1Q=1，74LS192進入減法計數(shù)，并伴隨音響發(fā)音。直到減法計數(shù)到0時，計數(shù)器的借位輸出下降沿，經(jīng)門電路后使D觸發(fā)器狀態(tài)翻轉(zhuǎn)，1Q=0，這時PL=0，74LS192又回到置數(shù)狀態(tài)，并且封鎖了音響電路，直到下一次的觸發(fā)。

圖20 自動（觸摸）報整點時數(shù)時數(shù)電路

電路總圖

圖 1 電路總圖 設計收獲、體會和建議：

課程設計是一個課本與實踐相結合的機會，從初期的懵懂不解到逐步摸索前進最終得出結果的過程中我也體會到了很多：

1.設計初期要考慮周到，否則后期改進很困難。應該在初期就多思考幾個方案，選擇最合適的方案動手設計。總體設計在整個設計過程中非常重要，應該花較多的時間在上面。

2.在設計某些模塊的時候如果無法把握住整體，這時可以先進行小部分功能的實現(xiàn)，在此基礎上進行改進，雖然可能會多花一些時間，但這比空想要有效的多。

3.盡可能是電路連線有序，模塊之間關系清楚，既利于自己修改，也利于與別人交流。

4.很多難點的突破都來自于與同學的交流，交流使自己獲得更多信息，開拓了思路，因此要重視與別人的交流。

5.應該有較好的理論基礎，整個實驗都是在理論的指導下完成了，設計過程中使用了許多理論課上學的內(nèi)容，如真值表、卡拉圖等。本次設計把理論應用到了實踐中，同時通過設計，也加深了自己對理論知識的理解和掌握。

參考文獻

1、謝自美．電子線路設計·實驗·測試．華中科技大學出版社.2006.１

2、姚福安．電子電路設計與實踐．山東科技出版社.2001.10

3、馬建國．電子系統(tǒng)設計．高等教育出版社.2004.1 4 《數(shù)字電子技術基礎》伍時和 主編 清華大學出版社。《電子線路設計·實驗·測試》第三版，謝自美 主編，華中科技大學出版社。《電子線路綜合設計實驗教程》 劉鳴 主編 天津大學出版。《新型集成電路的應用――電子技術基礎課程設計》，梁宗善主編，華中科技大學出版社。《電子技術基礎課程設計》，孫梅生等編著，高等教育出版社。