第一篇：集成電路復習總結

1、中英名詞解釋

（1）IC（Integrated Circuit）：集成電路，是指通過一系列特定的加工工藝，將晶體管、二極管等有源器件和電阻、電容、電感等無源器件，按照一定的電路互聯，“集成”在一塊半導體晶片（如硅或砷化鎵）上，封裝在一個外殼內，執行特定電路或系統功能的一種器件。

（2）摩爾定律（Moore's Law）：芯片上晶體管數目每隔18個月翻一番或每三年翻兩番，性能也會增加一倍。（3）SOC（system on chip）：在一個微電子芯片上將信息的采集、傳輸、存儲、處理等功能集成在一起而構成系統芯片。

（4）EDA（Electronic-System Design Automation）：電子設計自動化

（5）能帶：能量越高的能級，分裂的能級越多，分裂的能級也就相鄰越近，這些鄰近的能級看起來就像連續分布，這樣的多條相鄰近的能級被稱為能帶

（6）本征半導體：是一種完全純凈的、結構完整的半導體晶體。（經過一定的工藝過程將純凈的半導體制成的單晶體稱為本征半導體。導帶中的自由電子與價帶中的空穴都能參與導電。）

（7）肖特基接觸：金屬與半導體接觸并且金屬的費米能級低于N型半導體或高于P型半導體的費米能級，這種接觸為肖特基接觸。

（8）MESFET：（Metal-Semiconductor Filed Effect Transistor），即金屬-半導體場效應晶體管（9）Spice（Simulation Program with Integrated Circuit Emphasis）：集成電路仿真程序，主要用來在電路硬件實現之前讀電路進行仿真分析。

（10）FPGA(Filed Programmable Gate Array)：現場可編程門陣列。（又稱邏輯單元陣列，Logic Cell A）（11）IP（Intellectual Property）：知識產權。通常講的IP核是指已經設計優化好。經過驗證、功能復雜、可以嵌入到其他電路中重復使用的集成電路模塊。

（12）HBT（Hetro-junction Bipolar Transistor）：異質結雙極晶體管（13）短溝道效應：短溝道效應主要是指閾值電壓與溝道相關到非常嚴重的程度。隨著溝道長度變的越來越短，閾值電壓與溝長及漏電壓有著明顯的關系。而隨著溝長的變短，閾值電壓與襯底偏壓的關系變弱。P-125（14）溝通長度調制效應：MOS晶體管中，柵下溝道預夾斷后、若繼續增大Vds,夾斷點會略向源極方向移動導致夾斷點到源極之間的溝道長度略有減小，有效溝道電阻也就略有減小，從而使更多電子自源極漂移到夾斷點，導致在耗盡區漂移電子增多是Id增大，這種效應稱為溝道長度調制效應。

（15）電路仿真：將要分析的電路問題列出數學形式的電路方程，然后對電路方程求解。就是設計好的電路圖通過仿真軟件進行實時模擬，模擬出實際功能，然后通過其分析改進，從而實現電路的優化設計。P-132（16）電路綜合：synthesis 實現在滿足設計電路的功能、速度及面積等限制條件下，將行為級描述轉化為指定的技術庫中單元電路的連接。

（17）ASIC（Application Specific Integrated Circuit）：專用集成電路（18）VDSM（Very Deep Sub-micron）：超深亞微米（19）VLSI（Very Large Scale Integration）：超大規模集成電路

（20）DRC：design rule check 設計規則檢查，最小線寬、最小圖形間距、最小接觸孔尺寸、柵和源漏區的最小交疊等。

ERC：Electrical Rules Check 電氣規則檢查，檢測有沒有電路意義的連接錯誤，如短路、開路、孤立布線、非法器件等，介于設計規則與行為級分析之間，不涉及電路行為。

LVS：Layout Versus Schematic 電路與版圖一致性驗證，從版圖提取出的電路網表與從原理圖得到的網表進行比較，檢查兩者是否一致。主要用于保證進行電路功能和性能驗證之前避免物理設計錯誤。

（21）GDSII：Graphic Data System是一種時序提供格式，用于設計工具、計算機和掩膜制造商之間進行半導體物理制板的數據傳輸。

tape –out：提交最終GDSII文件加工

Foundry：芯片代工廠

（22）RTL:Register Transfer Level 寄存器傳輸級，用于描述同步數字電路操作的抽象級。

DC:Desing Compiler 設計編譯器（用于綜合）

FM:Form Test 形式驗證

APR: Auto Place and Route 自動布局布線（23）STA:Static Timing Analysis靜態時序分析

SDF:Standard Delay Format 標準延時格式文件，數字電路后端設計中的一種文件

SDC:Synopsys Design Constraints 時序約束

簡答（40分）

（1）集成電路分類

按器件結構類型分為雙極集成電路、金屬-氧化物-半導體集成電路、雙極MOS集成電路；按集成度分為小規模集成電路（SSI）、中規模集成電路（MSI）、大規模集成電路（LSI）、超大規模集成電路（VLSI）、特大規模集成電路（ULSI）、巨大規模集成電路（GSI）；按使用的基片材料分為單片集成電路與混合集成電路；按電路功能分為數字集成電路、模擬集成電路、數模混合集成電路；按應用領域分為標準通用集成電路、專用集成電路。（2）集成電路材料有哪些？分別適合什么樣的集成電路

1導體，鋁、金、鎢、銅等金屬和鎳鉻等合金，用于構成低值電阻、構成電容元件的極板、構成電感元件的繞線、構成傳輸線的導體結構、與輕摻雜半導體構成肖特基結接觸、與重摻雜半導體構成半導體器件的電極的歐姆接觸、構成元件之間的互連、構成與外界焊接用的焊盤。

2絕緣體，二氧化硅、氮氧化硅、氮化硅等硅的氧化物與氮化物，構成電容的絕緣介質、構成金屬-氧化物-半導體器件（MOS）的柵絕緣層、構成元件和互連線之間的橫向隔離、構成工藝層面之間的垂直隔離、構成防止表面機械損傷和化學污染的鈍化層。

3半導體，利用半導體摻雜以后形成P型和N型半導體，在導體和絕緣體材料的連接或阻隔下組成各種集成電路的元件—-半導體器件。

（3）能帶概念，PN節在正反向偏置下能帶解釋

能量越高的能級。分裂的能級越多，分裂的能級也就相鄰越近，這些鄰近的能級看起來就像連續分布，這樣的多條相鄰近的能級被稱為能帶。P-18 PN節正反偏置 P-26 零偏壓時，P區和N區費米能級持平，電子占據水平相當，沒有載流子流動，處于平衡狀態。

正向偏壓，從能帶角度來說阻擋層勢壘被削弱，阻擋層的總電場強度降低，PN結兩端的能帶彎曲變小。N區的費米能級高于P區的費米能級，電子和空穴容易獲得足夠的能量越過勢壘區到達對方區域。從而有電流流過勢壘區。

反向偏壓，從能帶角度來說阻擋層勢壘被加強，阻擋層的總電場強度增大，PN結兩端的能帶彎曲變大。P區的費米能級高于N區的費米能級，電子和空穴不能越過勢壘區到達對方區域。只有漏電流流過勢壘區。（4）MOS管工作原理 P-32

以NMOS晶體管為例，如果沒有任何外加偏置電壓，從漏到源是兩個背對背的二極管結構。它們之間所能流過的電流就是二極管的反向漏電流。

如果把源漏和襯底接地，在柵上加一足夠高的正電壓，正的柵壓將要排斥柵下的P型襯底中的空穴而吸引電子。電子在表面聚集到一定濃度時，柵下的P型層將變成N型層，即呈現反型。N反型層與源漏兩端的N型擴散層連通，就形成以電子為載流子的導電溝道。

如果漏源之間有電位差，將有電流流過。

如果加在柵上的正電壓比較小，不足以引起溝道區反型，器件仍處在不導通狀態。引起溝道區產生強表面反型的最小柵電壓，稱為閾值電壓VT。（5）簡述集成電路制造工藝流程。

包括外延生長、掩膜制版、光刻、摻雜、絕緣層形成、金屬層形成。外延層具有很多優良性能。摻雜、隔離、串通等等。

目前常見的外延技術有：化學汽相沉積（化學汽相沉積生長法是通過汽體化合物之間的化學反應而形成的一種生長外延層的工藝。通過晶圓表面吸附反應物，在高溫下發生反應，生成外延層），金屬有機物汽相沉積（由于許多III族元素有機化合物和V族元素氫化物在較低溫度下即可成為氣態，因此在金屬有機物化學沉積過程中反應物不需要高溫，只需要在襯底附近存在高溫區使得幾種反應物能夠在襯底附近發生化學沉積反應即可），分子束外延生長（分子束外延是在超高真空下（~10-8 Pa）加熱一種或多種原子或分子，這些原子分子束與襯底晶體表面反應從而形成半導體薄膜的技術）。

掩膜制造，掩膜版可分成：整版及單片版。整版是指晶圓上所有的集成電路芯片的版圖都是有該掩膜一次投影制作出來的，各個單元的集成電路可以不同。單片版是指版圖只對應晶圓上的一個單元，其他單元是該單元的重復投影，晶圓上各個芯片是相同的。早期掩膜制造是通過畫圖照相微縮形成的。光學掩膜版是用石英玻璃做成的均勻平坦的薄片，表面上涂一層60~80nm厚的鉻，使其表面光潔度更高，這稱之為鉻版（Crmask），通常也稱為光學（掩膜）版。新的光刻技術的掩膜版與光刻技術有關。光刻的作用是把掩膜版上的圖形映射到晶圓上，并在晶圓上形成器件結構的過程。對光刻的基本要求有：高分辨率、高靈敏度、精密的套刻對準、大尺寸硅片上的加工、低缺陷。曝光是在光刻膠上形成預定圖案，有光學光刻和非光學光刻。刻蝕是將圖形轉移到晶圓上有濕法刻蝕、等離子體刻蝕、反應離子刻蝕等。光刻基本步驟：涂光刻膠 ?曝光?顯影與后烘?刻蝕?去除光刻膠

摻雜的目的是制作N型或P型半導體區域，以構成各種器件結構。主要方法有：熱擴散法摻雜，離子注入法摻雜。

絕緣層形成的方式：熱氧化、CVD。絕緣層的作用：柵極隔離層，局部氧化隔離法隔離（LOCOS），淺溝槽隔離（STI）

集成電路工藝中的金屬層有三個主要功能：1）形成器件本身的接觸線；2）形成器件間的互連線；3）形成焊盤。金屬層的形成主要采用物理汽相沉積（PVD：Pysical Vapor Deposition）技術。PVD技術有蒸鍍和濺鍍兩種。金屬CVD技術，正在逐漸發展過程中（6）簡述以N+硅為襯底的工藝步驟。

雙阱CMOS工藝采用的原始材料是在N+或P+襯底上外延一層輕摻雜的外延層，然后用離子注入的方法同時制作N阱和P阱。使用雙阱工藝不但可以提高器件密度，還可以有效的控制寄生晶體管的影響，抑制閂鎖現象。

1襯底準備：襯底氧化后，在二6NMOS管場注入光刻 氧化硅上生長氮化硅

2光刻P阱，形成阱版，在P阱區腐蝕氮化硅，P阱注入

7場區氧化，柵氧化，溝道摻雜（閾值電壓調節注入）

11硅片表面沉積二氧化硅薄膜

12接觸孔光刻，接觸孔腐蝕

3去光刻膠，P阱擴散并生長二氧化硅

8多晶硅淀積、摻雜、光刻和腐蝕，形成柵區的多晶硅版

13淀積鋁，反刻鋁，形成鋁連

4腐蝕氮化硅，N阱注入并擴散

5形成場隔離區（場氧化層）

10PMOS管光刻和注入磷并擴

散，形成P+版

最后做柵極金屬引線后得到雙阱CMOS工藝的CMOS晶體管

9P阱中的NMOS管光刻和注入硼并擴散，形成N+版

線

（7）簡述某一規則的目的與作用。P74 1.阱的間距和間隔的規則 N阱通常是深擴散，必須使N阱邊緣與臨近的N+擴散區之間留有足夠的間隙，從而保證N阱邊緣不與P型襯底中的N+擴散區短接。

2.MOS管的規則

在多晶硅穿過的有源區的地方，源和漏擴散區被多晶硅區所掩蔽。因而，源、漏和溝道是自對準于柵極的。重要的是，多晶硅必須完全穿過有源區，否則制成的MOS管就會被源、漏之間的擴散通路所短路。為確保這一條件得到滿足，多晶硅必須超出擴散區邊界。同時，有源區也必須在多晶硅柵兩邊擴展，這樣才能有擴散區存在，使載流子進入和流出溝道。

3.接觸

版圖設計中通常需要有多種接觸，例如，金屬和P型擴散區接觸、金屬和N型擴散區接觸、金屬和多晶硅接觸以及襯底接觸等。根據工藝不同，還有“隱埋”型多晶硅和擴散區接觸以及拼合接觸。

（8）舉出三種以上集成電路模型中二階效應。

1.溝道長度對閾值電壓的影響；

2.漏柵靜電反饋效應對閾值電壓的影響； 3.溝道寬度對閾值電壓的影響； 4.遷移率隨表面電場的變化；

5.溝道夾斷引起的溝道長度調制效應；

6.載流子漂移速度限制而引起的電流飽和效應；（9）方塊電阻。一個矩形金屬薄膜的電阻為R??l1 當l??時，即取一個方塊時，其阻值為R|l???R?=?，h?hR即為方塊電阻。P-105（10）仿真分析有哪些？

直流工作點分析、交流頻率分析、瞬態分析、傅立葉分析、噪聲分析、失真分析、參數掃描分析、溫度掃描分析、極-零點分析、傳遞函數分析、直流和交流靈敏度分析、最壞情況分析、蒙特卡羅分析。P157（11）CMOS兩級運放結構中各管子功能的解釋。

圖中所示的是一個電容性負載的兩級CMOS基本差分運算放大器。其中，Part1為運算放大器的電流偏置電路，為了減小電源電壓波動的影響，該偏置電路采用了在改進型威爾遜電流鏡電路中又增加一個電阻R1的結構；Part2為運算放大器的第一級放大器；Part3為運算放大器的第二級放大器。第一級為標準基本差分放大器，第二級為PMOS管作為負載的NMOS共源放大器。為使運算放大器的工作穩定，在第一級放大器和第二級放大器之間采用補償網絡來消除第二個極點對低頻放大倍數、單位增益帶寬和相位裕度的影響。在運算放大器的電路結構圖中，M1，M2，M3，M4，M5構成PMOS對管作為差分輸入對，NMOS電流鏡作為輸入對管負載，PMOS管M5作為尾電流源的標準基本差分運算放大器;M6/M7構成以PMOS管作為負載的NMOS共源放大器；M14(工作在線性區)和電容Cc構成運算放大器的第一級和第二級放大器之間的補償網絡；M9~M13以及R1組成運算放大器的偏執電路。（12）模擬或數字集成電路設計流程和每步常用工具是什么？

模擬集成電路（晶體管級）設計流程 ：1性能指標要求明細表。2選擇合適的電路結構。3手動計算電路元器件參數。4電路圖編輯和修改（Schemetic工具）。5電路仿真（SmartSpice，Hspice，Cadence Spectre等工具）。6版圖設計和驗證（Vistuoso）。7流片和封裝測試 P—155至P—156

數字集成電路晶體管級設計流程：1給定邏輯功能指標。2晶體管門級電路實現。3電路仿真。4版圖設計與驗證5.流片和封裝測試

數字集成電路設計流程：編寫RTL代碼----前仿真----綜合-----形式驗證------APR-----時序分析-----后端物理驗證（13）封裝工藝流程

1晶圓劃片：即把以陣列做在晶圓上的芯片用機械或激光切割的方式一顆顆分開。

2分類：如果多種芯片以多項目晶圓的方式制作在一片晶圓上，劃片以后則需要對它們進行分類。

3管芯鍵合：利用管芯鍵合機，先將加工好的焊料或聚合物粘接劑涂覆在引線框架或陶瓷管殼內，然后將芯片壓放在涂有焊料或粘接劑的位置上

4引線壓焊（又稱為綁定—Bongding）：利用手工或自動壓焊機，將鋁絲或金絲等金屬絲或金屬帶的一端壓焊在芯片輸入、輸出、電源、地線等焊盤上，另一端壓焊在引線框架上的引線金屬條上，實現芯片與框架引線的電連接。

5密封：對多種集成電路需要密封以實現同外界的水汽和化學污染物的隔離、6管殼焊封：作為腔體型載體，需要利用蓋板（管帽）實現對封裝芯片的（密封）包圍。7塑封：將模塑化合物在一定溫度下壓塑成型，實現對芯片的無縫隙包圍。

8測試：包括對密封和外觀等封裝性能質量的測試和封裝后芯片電性能的測試。P253（14）舉出、解釋常見集成電路封裝形式。

DIP雙列直插式封裝、SOP小外形封裝、QFP四邊引腳扁平封裝（包括塑封裝QDP、薄型QFP、窄節距QFP）P254-P259（15）內建自測試BIST的工作思想。

在電路內部生成、施加、和分析，利用電路自身的結構來測試自己。P--296（16）中國主要的foundry有哪些？什么樣的工藝水平？

臺積電0.35微米及以下，中芯國際0.35微米到0.18微米，上海宏力半導體制造有限公司 可提供0.25 / 0.22 / 0.18 / 0.15 / 0.12微米工藝，華宏半導體有限公司0.13微米（17）什么是綜合？常見的綜合工具有哪些？

電路綜合synthesis：實現在滿足設計電路的功能、速度及面積等限制條件下，將行為級描述轉化為指定的技術庫中單元電路的連接。綜合工具DC PKS RC（18）畫出利用DC綜合的流程框圖

（19）什么是APR？主要考慮的因素有哪些？

APR：Auto Place and Route自動布局布線。主要考略的因素有設計的輸入（準備好庫、網標文件）、布局規劃floorplan（規劃好引腳、大小、電源環、電源條，需要反復調整）、時序約束、place、時鐘樹綜合、布線。（20）解釋一下后端設計中出現的天線效應，如何修正？

在芯片生產過程中，暴露的金屬線或者多晶硅(polysilicon)等導體，就象是一根根天線，會收集電荷（如等離子刻蝕產生的帶電粒子）導致電位升高。天線越長，收集的電荷也就越多，電壓就越高。若這片導體碰巧只接了MOS 的柵，那么高電壓就可能把薄柵氧化層擊穿，使電路失效，這種現象我們稱之為“天線效應”。

解決方案：1.跳線2.插入二極管

3、綜合（40分）

（1）電流鏡工作原理。P-160（2）單故障情況下測試向量生成。P-284 單固定故障

（3）ASIC設計與FPGA設計的異同點是什么？分別畫出他們的設計流程。

ASIC設計流程：項目規劃---總體設計---詳細設計和可測性設計----時序驗證和版圖設計----加工完備 FPGA 設計流程：

（4）CMOS傳輸門優點及版圖

優點：由于PMOS管對輸入信號IN高電平的傳輸性能好，而NMOS管對輸入信號IN低電平的傳輸性能好，從而使信號IN可以獲得全幅度的傳送而沒有電平損失。版圖見P193

（5）版圖規則解釋

版圖幾何設計規則： 版圖幾何設計規則可看作是對光刻掩膜版制備要求，這些規則在生產階段為電路設計師和工藝工程師提供了一種必要的信息聯系，與版圖規則相聯系的主要目標是獲得有最佳成品率的電路，而幾何尺寸則盡可能的小，又不影響器件、電路的可靠性。

電學設計規則：給出的是由具體工藝參數抽象出的器件電學參數，是晶體管級集成電路模擬的依據。（6）可綜合設計，舉例說明某些規范？

可綜合設計是設計的根本目的，是對代碼的基本要求，有效的建模風格是控制結果的最為有利的手段。

規范1：將硬件的行為為指標以合理的方式映射為一些進程，對每個進程完成的操作盡量選擇有效的算法，了解綜合器的性能以合理的代碼風格引導綜合工具生成硬件。

規則2：允許的條件下盡量用變量代替信號，盡量共享復雜運算，明確指出過程的無關態，使用滿足要求的最小數據寬度。

規則3：用組合邏輯合用時序邏輯實現的電路要分配到不同的進程中，不要使用枚舉類型的屬性，integer應加范圍限制，通常的可綜合代碼應該是同步設計，避免門級描述除非在關鍵路徑。（7）DC綜合時候考慮的約束條件主要是什么？輸出的結果各有哪些方式？分別有什么作用？

主要的約束：性能約束（時鐘、輸入延時、輸出延時、驅動、負載）、面積約束、設計規則約束（最大轉換時間、最大扇出、最大電容）

輸出結果及作用：門級網表和綜合設計約束SDC文件（用于后端不限）、標準延時格式SDF文件（用于后端仿真）。

（8）什么是形式驗證？為什么需要形式驗證？驗證的工具是什么？怎么驗證？（驗證的流程是什么）

性試驗證是指從數學上完備地證明或驗證電路的實現方案是否確實實現了電路設計描述的功能。驗證工具等效性檢驗、模擬檢驗、理論證明。

為什么：形式驗證和模擬驗證的結合可以話費更少的時間來驗證更為復雜的系統芯片。（9）用反相器設計方法設計N輸入與非門、或非門設計規律

P191 對具有n個輸入端的與非門電路，其中各MOS管的尺寸寬長比；

（1）將與非門中的n個串聯NMOS管等效為反相器中的NMOS管，將n個并聯的PMOS管等效為反相器中的PMOS管；

（2）根據開關時間和有關參數的要求計算出等效反相器中的NMOS管與PMOS管的寬長比；

（3）考慮到NMOS管是串聯結構，為保持下降時間不變，各NMOS管的等效電阻必須縮小n倍，亦即它們的寬長比必須是反相器中的NMOS管的寬長比的n倍；

（4）為保證在只有一個PMOS晶體管導通的情況下，仍能獲得所需的上升時間，要求各PMOS管的寬長比與反相器中的PMOS管相同。

或非門類似。

（10）N輸入與非門、或非門原理圖，版圖

（11）解釋圖1電路的工作原理。敘述用按照反相器設計方法設計此電路的原則。

圖1 反相器鏈電路

參考：反相器鏈構成緩沖，驅動較大的電容時，用單一反相器構成的緩沖經常是不能滿足要求，這時候需要用N個反相器構成的緩沖鏈，緩沖的尺寸應該是逐漸增大（增大倍數跟工藝有關），這樣才能得到最好的性能。（12）畫出CMOS二輸入或非門原理圖版圖示意圖。

第二篇：集成電路制造工藝復習總結

集成電路制造工藝復習總結

主要內容

一集成電路制造工藝概況 二.晶體生長和晶片的制備 三.外延工藝 四.氧化工藝 五.摻雜工藝 六.光刻工藝 七.腐蝕工藝 八.金屬化工藝 九.組裝和封裝工藝

十.微加工技術在其它領域的應用

為什么采用硅作為集成電路的材料，而不用鍺？ 1.鍺的漏電流大（原因:鍺的禁帶寬度小, 0.66eV)。2.硅器件工作溫度高(150℃),鍺為100℃。3.易生長高質量的氧化硅，氧化鍺會水解。

4.鍺的本征電阻率為47??cm，不能用于制造高擊穿電壓的整流器件，硅的本征電阻率為230000??cm。5.電子純鍺的鍺成本是純硅的十倍。

單晶硅的晶向與性質

1.（111）面

2.原子面密度最高，生長容易，3.氧化速度快

4.（100）面

5.二氧化硅界面缺陷密度低 6.表面遷移率高

7.實際晶向的選擇取決于器件設計的考慮 8.雙極電路－（111）9.MOS電路－（100）

硅的整形

1.硅錠 2.外部研磨

i.ii.直徑磨削

磨主面（基準面）和第二平面（輔助面）

3.切成大圓片 4.腐蝕 5.拋光

硅熱氧化設備與二氧化硅膜質量控制

常規熱氧化方法

1.干氧氧化：Si+O2:高溫加熱

熱氧化速率取決于氧原子在二氧化硅中的擴散速率，溫度越高、擴散越快，二氧化硅層越厚。

特點：結構致密、干燥性和均勻性好、鈍化效果好、掩蔽性能好，但總體反應速率慢；

2.水汽氧化：Si+H2O:高純水、高溫加熱

由于水汽的進入，使氧化膜結構疏松，反應速率加快。所需水蒸氣由高純去離子水汽化或氫氧化合而成。

特點：反應速率快—水在二氧化硅中的平衡濃度大于氧氣；結構疏松，含水量大，掩蔽性能不好，目前很少使用

常規熱氧化方法

1.濕氧氧化：Si+H2O+O2:氧氣攜帶去離子水產生的水蒸氣（95-98℃）、高溫加熱；

特點：介于干氧和水汽氧化之間，實際應用時，常采用干氧-濕氫氧合成氧化：H2：O2=2：1 氧氣須過量；

2.高純氫-氧反應生成水，水汽化后與氧氣一同參與反應。優點：膜質量好、均勻性好，但安全性控制較復雜。氧-干氧交替進行的方式，既保證膜質量又提高了氧化速率。

摻氯氧化

本質：在二氧化硅界面形成氯-硅-氧復合結構，保護結構不受鈉離子影響而減少層錯等缺陷的出現。

作用過程：在干氧氧化基礎上，通入含氯化合物氣體，提高器件電學性能和可靠性。

熱氧化界面

熱氧化設備-常規熱氧化設備

特點：可同時氧化200片硅片，生產效率高，參數控制好。氫氧合成熱氧化設備

安全措施：錯誤比例連鎖保險和低溫報警連鎖保險裝置； 空氣中氫氣含量4%-74.2%之間會發生爆炸。摻氯氧化設備

特點：氮氣攜帶三氯乙烯進入反應室； 氮氣作用：載流、提供壓力； 氧化基本步驟

1.硅片送至爐管口，通氮氣和少量氧氣排雜 2.硅片送至恒溫區，預熱，控制升溫速率5-30℃/min 3.通入大量氧氣，開始氧化反應 4.按比例要求通入反應氣體

5.停通其他氣體、續通氧氣，消耗殘余反應氣體 6.硅片拉至爐管口，降溫處理，控制降溫速率2-10℃/min 7.將處理好的硅片拉出爐管

其他生長方法

氧化和分解均可以獲得二氧化硅，熱分解含硅化合物也是形成二氧化硅的重要途徑之一。

作用原理：以待加工硅片作為形成氧化膜層的淀積襯底，硅片本身不參與氧化膜形成。此外，陶瓷片、金屬片等也可以作為襯底材料——低溫”淀積” 淀積：

懸浮在液體或氣體中的固態微粒發生連續沉降的現象。烷氧基硅烷熱分解法

淀積得到的二氧化硅膜致密性不如熱氧化生長的氧化膜，在淀積后應進行致密處理。操作注意事項：

1、確保系統密封性，不能漏氣或堵塞；

2、源溫和源流量須進行控制，d=kt；

3、源使用時間不宜太長，一旦變成黃色則不能使用；

4、硅片進爐后，應先抽真空，達到要求后方能通源；

斷源后仍需抽氣五分鐘左右，才能排氣；

硅烷熱分解法

特點：氣態副產物少，生長溫度較低，氧化膜質量好 操作要點：

1、保證反應室整個淀積面積上的氣流均勻，反應室和 橫截面面積進行適當控制，對氣體流量嚴格控制；

2、嚴格控制反應溫度，以防發生爆炸；

3、注意使用安全，嚴格控制裝置氣密性，硅烷使用前進行

稀釋（3%-5%）,如何稀釋？ ? 二氧化硅膜質量控制 二氧化硅膜質量要求：

宏觀上：表面無斑點、裂紋、白霧、發花和針孔等現象；

微觀上：厚度符合要求、均勻、結構致密，可移動鈉離子含量低

二氧化硅質量檢驗

一、厚度測量 常用厚度測量方法：

比色法、腐蝕法、雙光干涉法、電容電壓法、橢圓偏振 光法等，不同測量方法的主要區別在于測量精度高低。厚度單位：埃

單位換算：毫米（mm)、微米（μm)、納米（nm）、埃、微微米（pm)厚度測量-比色法

測量原理：不同厚度氧化膜在白光照射下會呈現出不同的干

涉顏色，利用金相顯微鏡觀察并與標準比色樣品進行對比，得出氧化膜厚度。

首先需預判氧化膜厚度范圍，然 后對比標準比色樣品得出厚度值。適 用于1000-7000埃之間的厚度，超過 7500埃則效果不明顯。厚度測量-雙光干涉法 測量原理：

利用光照射氧化硅臺階的不 同界面獲得的干涉條紋數目 得到氧化層的厚度。作用過程：

1、制備氧化層臺階；

2、用可見光照射氧化物斜面；

3、依據顯微鏡下觀測的干涉條紋數目計算二氧化硅厚度。厚度測量-雙光干涉法 技術要點：

干涉條紋數目的確定； 氧化物斜面不能太窄；

干涉條紋應清晰可見；

局限性：不能測太薄的厚度（2000埃以上）；折射率確定? 厚度測量-橢圓偏振光法

作用原理：

光源發出的單色自然光，經過起偏器后，變成偏振光。轉動起偏器可改變光速偏振方向，線偏振光經四分之一波片后變為橢圓偏振光，橢圓偏振光在待測樣品表面反射后，光的偏振狀態（偏振幅度和相位）發生變化，依據此變化可以測量樣品的固有光學參數（折射率等）或樣品膜厚度。偏振光與起偏器

光是一種電磁波，電磁波是橫波。振動方向與波前進 方向構成的平面叫做振動面，光的振動面只限于某一固定 方向的，稱為平面偏振光或線偏振光。

四分之一波片

一定厚度的雙折射單晶薄片，當一束線偏振光垂直入射 到波片時，在波片中分解成沿原方向傳播但振動方向互相 垂直的o光和e光。當光法向入射時，o光和e光之間相位差 等于π/2或其奇數倍，該晶片稱為四分之一波片。橢圓偏振光

垂直于光傳播方向的固定平面內, 光矢量的方向和大小都隨時間

改變, 光矢量端點描出一個橢圓, 此偏振光稱橢圓偏振光。用起 偏器獲得線偏振光，當線偏振光垂直入射四分之一波片，且光 的偏振和晶片光軸面成θ角，出射后變成橢圓偏振光（θ=45 度時，為圓偏振光）。

二氧化硅膜缺陷檢驗

宏觀缺陷：1.氧化層針孔-----氧化方法、硅片質量 2.表面氧化斑點----表面殘留雜質：三個來源 3.氧化層厚度不均----原料不均、加熱不均 微觀缺陷：

1.鈉離子沾污----主要來源于操作環境： 去離子水質量、石英管道、氣體系統 所用化學試劑；

2.熱氧化層錯----層錯核形成：固有點缺陷； 層錯加劇：滑移與攀移； 與晶向有關； 熱處理 熱處理目的】

將材料放在一定的介質內進行加熱、保溫或冷卻處理，通過改變材料表面或內部組織結構,來控制材料綜合力學性能。金屬材料主要熱處理過程：

退火（軟化）、正火（硬化）、淬火（鋼化）、回火（韌化）等。

半導體材料主要熱處理過程：

退火、硫化、熔流、固化等。退火處理 退火目的：

消除材料熱加工過程中因缺陷而累積殘余應力（內應力）。作用過程：將材料在適當溫度下加熱一段時間，利用熱能進行部分晶格位置原子重排，降低缺陷密度。典型例子：離子注入 硅化反應 目的及原理：

作為集成電路引出線的鋁、銅及其合金與硅界面極不穩定，常制備TiN擴散阻擋層阻擋兩者間的原子擴散等界面反應，但TiN與硅接觸導電性能差，因此增加一層導電性能好的 TiSi2，改善電極與硅的電接觸性能。熔流及固化

在制備介質材料保護膜時，常采用硼磷硅玻璃（BPSG）。BPSG玻璃通常采用APCVD（常壓化學氣相淀積）或PECVD（等離子化學氣相淀積）方法制得，淀積完成后的BPSG玻璃經加熱熔融流動趨于平坦化、均勻化的過程稱為熔流。

在較低溫度下加熱，使光刻膠中有機溶劑揮發的過程 稱為固化。多用于多層金屬薄膜間的絕緣介質層制備，常見 的應用是SoG（Spin on Glass)-旋涂玻璃膜。

快速熱處理

1.快速熱處理（Rapid Thermal Processing，RTP)是指將

硅晶片快速加熱到設定溫度，并進行短時間快速熱量處理的 方法。

2.快速熱處理可以滿足需要短時間處理的工藝過程，適用 于使硅片的逐片加工、升降溫速率極快和生產效率很高的場 合（自動化程度）。

它是應用新技術來改進各類型熱處理過程的一種新型工藝。

第三篇：集成電路工藝個人總結

曹飛 個人版總結

引言

第一只晶體管 ?第一只晶體管, AT&T Bell Lab, 1947 ?第一片單晶鍺, 1952 ?第一片單晶硅, 1954(25mm，1英寸)?第一只集成電路（IC）, TI, 1958 ?第一只IC商品, Fairchild, 1961 摩爾定律晶體管最小尺寸的極限 ?價格保持不變的情況下晶體管數每12月翻一番，1980s后下降為每18月翻一番；

?最小特征尺寸每3年減小70% ?價格每2年下降50%；

IC的極限

?硅原子直徑: 2.35 ?；

?形成一個器件至少需要20個原子；

?估計晶體管最小尺寸極限大約為50 ?或0.005um，或5nm。

電子級多晶硅的純度

一般要求含si>99.9999以上，提高純度達到99.9999999—99.999999999%（9-11個9）。其導電性介于10-4-1010 ? /cm。電子級高純多晶硅以9N以上為宜。

1980s以前半導體行業的模式

1980s以前：大多數半導體公司自己設計、制造和測試IC芯片，如 Intel，IBM

1990s以后半導體行業的模式

F&F模式，即Foundry(代工)+Fabless(無生產線芯片設計), 什么是Foundry

有晶圓生產線，但沒有設計部門；接受客戶訂單，為客戶制造芯片；

IC流程圖:

接受設計訂單→芯片設計→EDA編輯版圖→將版圖交給掩膜版制造商→制造晶圓→芯片測試→芯片封裝

硅片制備與高溫工藝單晶生長：直拉法 區熔法 高溫工藝:氧化，擴散，退火。Si集成電路芯片元素組成

?

■半導體（襯底與有源區）：單晶Si ■雜質（N型和P型）：P(As)、B ■導體（電極及引線）：Al、Wu（Cu、Ti）、poly-Si ■絕緣體（柵介質、多層互連介質）：SiO2、Si3N4 硅的重要性 ■儲量豐富，便宜；（27.6％）

■SiO2性質很穩定、良好介質，易于熱氧化生長；

■較大的禁帶寬度（1.12eV），較寬工作溫度范圍

硅提純 I的工藝步驟、化學反應式及純度

從石英砂到硅錠

■石英砂（SiO2)→冶金級硅(MGS)

■HCl與MGS粉反應形成TCS■（trichlorosilane：氯硅烷）■利用汽化和冷凝提純TCS ■TCS與H2反應形成多晶硅(EGS)■熔融EGS和拉單晶硅錠 從硅錠到硅片

單晶硅錠→整型→切片→磨片倒角→刻蝕→拋光→清洗→檢查→包裝 化學反應式

硅提純I

多晶硅淀積

直拉法的拉晶過程

拉晶過程

①熔硅②引晶（下種）③收頸④放肩

直拉法的拉晶過程中收頸的作用 目的：抑制位錯從籽晶向晶體延伸

直拉法與區熔法的對比

直拉法，更為常用(占75％以上)⑴便宜⑵更大的圓片尺寸(300mm已生產)⑶剩余原材料可重復使用⑷位錯密度：0～104cm2 區熔法

⑴高純度的硅單晶(不使用坩鍋)（電阻率2000Ω-mm）⑵成本高，可生產圓片尺寸較小(150mm)⑶主要用于功率器件⑷位錯密度：103～105cm2 定位邊或定位槽的作用 ①識別晶向、導電類型及劃片方向 ②硅片（晶錠）機械加工定位的參考面；

③硅片裝架的接觸位置

外延的定義：外延、外延層、外延片、同質外延、異質外延

外延層：單晶襯底上單晶薄膜層 外延：同質外延和異質外延

同質外延：襯底與外延層為相同晶體，晶格完全匹配 異質外延：襯底與外延層為不同晶體，晶格不匹配

雙極晶體管（電路）和CMOS器件（電路）中外延層的應用

雙極晶體管（電路）中外延層的應用

?高阻的外延層可提高集電結的擊穿電壓

■低阻的襯底（或埋層）可降低集電極的串聯電阻

CMOS器件（電路）中外延層的應用

■ 減小pnpn寄生閘流管效應降低漏電流

Si外延的源材料

■Si源氣體：SiH4(硅烷), SiH2Cl2(二氯硅烷)，SiHCl3(三氯硅烷), SiCl4(四氯硅烷)■ 摻雜劑 N型摻雜劑：PH3, AsH3 P型摻雜劑：B2H6 分子束外延（MBE）的特點 高溫工藝設備小結

■高溫工藝通常使用爐管反應室；

■反應爐通常由控制系統、氣體輸運系統、反應腔、裝卸片系統和尾氣處理系統構成

■立式爐管使用最廣泛，因為其占地面積小、污染控制好、維護量小 ■溫度控制的精確性和均勻性對于高溫工藝的成功至關重要

氧化膜在IC中的應用 ■摻雜阻擋層■表面鈍化(保護)■隔離層■柵氧化層■MOS電容的介質材料

各種氧化層在工藝中的應用、厚度及工藝 摻雜阻擋氧化層應用

■Much lower B and P diffusion rates in SiO2than that in S

■SiO2can be used as diffusion mask

表面鈍化(保護)氧化層應用

■Pad Oxide襯墊（緩沖）氧化層, Screen Oxide屏蔽氧化層 Sacrificial Oxide犧牲氧化層, Barrier Oxide阻擋氧化層 ■Normally thin oxide layer(~150?)to protect silicon defects from contamination and over-stress

器件隔離氧化層應用

■Electronic isolation of neighboring devices ■Blanket field oxide ■Local oxidation of silicon(LOCOS)■Thick oxide, usually 3,000 to 10,000 ?

柵氧化層應用

■Gate oxide: thinnest and most critical layer ■Capacitor dielectric

1號液和2號液的配方及作用 ■SC-1－NH4OH:H2O2:H2O with 1:1:5 to 1:2:7 ratio at 70 to 80℃to remove organic contaminants.(1號液)■SC-2--HCl:H2O2:H2Owith 1:1:6 to 1:2:8 ratio at 70 to 80 ℃to remove inorganic contaminates.(2號液)

顆粒、有機粘污、無機粘污及本征氧化層的清洗 Pre-oxidation（預氧化）Wafer Clean Organic（有機）Removal ■Strong oxidants remove organic residues ■H2SO4:H2O2or NH3OH:H2O2followed by DI H2O rinse.■ High pressure scrub or immersion in heated dunk tank followed by rinse, spin dry and/or dry bake(100 to 125 °C).Pre-oxidation Wafer Clean Inorganic（無機）Removal ■HCl:H2O ■Immersion(浸入)in dunk tank followed by rinse, spin dry and/or dry bake(100 to 125℃)Pre-oxidation Wafer Clean Native Oxide Removal（本征氧化層）

■HF:H2O ■Immersion(浸入)in dunk tank or single wafer vapor etcher followed by rinse, spin dry and/or dry bake(100 to 125℃)

SiO2生長的迪爾-格羅夫模型

干氧氧化和濕氧氧化的特點與應用 干（氧）氧化

■氧化劑：干燥的O2■Si+O2→SiO2■O來源于提供的氧氣；Si來源于襯底硅圓片■O2通過表面已有的氧化層向內擴散并與Si反應生長SiO2■氧化膜越厚，生長速率越低■干氧化速率最低

濕（氧）氧化

■氧化劑：O2攜帶H2O■Si+O2→SiO2■Si+ 2H2O →SiO2+ 2H2 ■濕氧化的生長速率介于水汽氧化與干氧化之間■實際氧化工藝：干氧+濕氧+干氧

氧化工藝應用 干氧化，薄氧化層（<1000A）

－■MOS柵氧化層（30～120A）-■襯墊氧化層（100～200A），--■屏蔽氧化層（～200A），■犧牲氧化層（<1000A），等等

濕氧化，厚氧化層

■場氧化層（3000～5000A）■擴散掩膜氧化層（400～1200A）

摻氯氧化的作用

■Cl 可以減少氧化層中的可動離子（如Na+）■MOS柵極氧化中廣泛采用 ■氧化速率提高（1～5）％

影響氧化速率的因素

■溫度■濕氧化或干氧化■厚度■壓力■硅片晶向(<100>或<111>)■硅中雜質

氧化速率與溫度

■氧化速率對溫度很敏感，指數規律■溫度升高會引起更大的氧化速率升高

氧化速率與圓片晶向

■<111>表面的氧化速率高于<100>表面■原因：<111>表面的Si原子密度高

氧化速率與雜質濃度

■摻雜濃度越高，氧化層生長速率越高

Si-SiO2界面特性替位式擴散、間隙式擴散、擴散系數

在Si-SiO2界面有四種不同類型的電荷：（1）可動離子電荷（2）氧化層固定電荷（3）界面陷阱電荷（4）氧化層陷阱電荷

雜質再硅晶體中的主要擴散機構有：間隙式擴散、替位式擴散。替位式擴散：雜質從一個晶格位置運動到另一個晶格位置上稱為替位式擴散

間隙式擴散：雜質從一個間隙位置到另一個間隙位置上的運動稱為間隙式擴散

兩步擴散工藝

兩步法擴散分預淀積和再分布兩步進行，第一步稱為預擴散或預淀積，在較低的溫度下，采用恒定表面濃度擴散方式在硅片便面擴散一薄層雜質原子，目的在于確定進入硅片的雜質總量。第二步稱為主擴散或再分布或推進擴散，在較高的溫度下，采用很定雜質總量擴散方式，讓淀積在表面的雜質繼續往硅片中擴散，目的在于控制擴散深度和表面濃度。

擴散的局限性與應用

擴散技術的主要缺陷

■擴散是各向同性的，掩膜下方也會有雜質橫向擴散 ■不能獨立控制結深和摻雜濃度 擴散應用

■主要用在阱注入后的推進工藝

離子注入后為什么要退火 ■高能離子損傷晶體結構■非晶硅有很高的電阻率

■需要外部能量如熱使其恢復單晶結構■只有在單晶結構中雜質才能被激活

RTP（快速熱退火）的優點 ■快速升溫(75 to 150 °C/sec)■更高溫度(up to 1200 °C)■過程快速■使雜質擴散最小化■熱預算的更好控制（節約能源）■更好的圓片間均勻性控制 薄膜淀積

真空蒸發法蒸發源加熱方式

■電阻加熱■電子束加熱■激光加熱■高頻感應加熱

濺射的工作原理與特點

原理；具有一定能量的入射離子對固體表面轟擊時，入射離子與固體表面原子碰撞發生能量和動量的轉移，將固體表面的原子濺射出來 直流濺射特點：只適于金屬靶材。磁控濺射特點：淀積速率最高。

RF濺射特點：適于各種金屬與非金屬靶材。

PVD 與 CVD對比 ■CVD：襯底表面發生化學反應 ■PVD：襯底表面不發生化學反應

■CVD: 更好的臺階覆蓋性(50% to ~100%)和空隙填充能力 ■PVD: 臺階覆蓋性差(~ 15%)和空隙填充能力差 ■PVD 源: 固態材料 ■CVD 源: 氣體或蒸汽

CVD氧化硅與熱生長氧化硅對比 ■熱生長氧化硅

?O來源于氣源，Si來源于襯底?氧化物生長消耗硅襯底?高質量 ■CVD 氧化硅

?O和Si都來自氣態源?淀積在襯底表面?生長溫度低（如PECVD）?生長速率高

CVD介質薄膜的應用 ■淺槽隔離(STI):undopedsilicon dioxide glass, USG■側墻隔離：USG ■金屬前介質(PMD）：PSG or BPSG■金屬層間介質(IMD/ILD）：USG or FSG■鈍化介質(PD）：Oxide/Nitride CVD的基本過程

① 傳輸②吸附③化學反應④淀積⑤脫吸⑥逸出

CVD生長的兩種極限：表面反應控制與質量輸運（傳輸）控制

表面反應控制型

■化學反應速率不能滿足反應劑擴散和吸附的速率，反應劑堆積在襯底表面等待反應；■淀積速率＝反應速率■淀積速率對溫度很敏感 質量輸運控制型

■表面化學反應速率足夠高，當反應劑被吸附在襯底表面時會立即反應■淀積速率＝D dn/dx■淀積速率對溫度不敏感■淀積速率主要受到氣體流速的控制

CVD 的三種類型及各自的應用

■APCVD 常壓化學氣相淀積■LPCVD 低壓化學氣相淀積 ■PECVD 等離子體增強化學氣相淀積

CVD淀積速率G與溫度T的關系

■低溫下，hg>>ks，反應控制過程，故G與T呈指數關系； ■高溫下，hg<

離子注入

離子注入與熱擴散的對比

離子注入的兩種阻擋機制

核碰撞和電子碰撞

避免溝道效應的方法 ■傾斜硅片, 7°最常用■屏蔽氧化層（無定形）■注入前預先無定型處理

離子注入機的原理

離子注入工藝的應用及技術趨勢

離子注入工藝

■CMOS工藝應用■CMOS離子注入的工藝要求■離子注入工藝的評價。

技術趨勢

■超淺結(USJ)■絕緣體上硅(SOI)■等離子體沉浸離子注入(PIII)SOI的優勢

■芯片速度更快，耗電更少■電路密度提高 ■SOI尤其在RF與SoC方面表現出色

SOI圓片的制造：智能剝離與注氧隔離 離子注入特點：

⑴注入溫度低⑵摻雜數目受控⑶橫向擴散小⑷不受固溶度限制⑸注入深度隨離子能量增加而增加⑹適合化合物摻雜 光刻與刻蝕工藝（曝光、刻蝕）

光刻的需要及光刻三要素

■高分辨率■光刻膠高光敏性■精確對準

正膠與負膠的比較

光刻工藝的10個步驟（1）硅片清洗（2）預烘和底膜涂覆（3）涂光刻膠（4）前烘（5）對準（6）曝光（7）后烘（8）顯影（9）堅膜（10）圖形檢測

前烘、后烘及堅膜工藝目的（作用）的比較 前烘作用: 促進膠膜內溶劑充分揮發，使膠膜干燥；

增加膠膜與SiO2（Al膜等）的粘附性及耐磨性

后烘作用：平衡駐波效應，提高分辨率。堅膜的作用

■蒸發PR中所有有機溶劑■提高刻蝕和注入的抵抗力■提高光刻膠和表面的黏附性■聚合和使得PR更加穩定■PR流動填充針孔 4種曝光機

■接觸式曝光機■接近式曝光機■投影式曝光機■步進式曝光機

分辨率與波長及NA的關系（最小線寬）R由曝光系統的光波長λ和數值孔徑NA決定，R=K1λ/NA

K1為系統常數, λ光波長, NA = 2r0/D； ■NA: 凸鏡收集衍射光的能力

如何提高分辨率？ ■提高NA

更大的凸鏡, 可能很昂貴而不實際 減小DOF（焦深），會引起制造困難 ■減小光波長 開發新光源, PR和設備

波長減小的極限：UV到DUV, 到EUV, 到X-Ray ■減小K1 相移掩膜

移相掩模的原理與應用 移相掩模是一種雙層設計結構,通過利用干涉技術抵消某些衍射效應,可使光刻分辨率的改進達到25%～100% 兩種紫外線和三種深紫外線的名稱、波長及對應的最小特征尺寸 ■汞燈i-line, 365 nm：–常用在0.35 μm光刻

■DUV KrF受激準分子激光器, 248 nm：應用0.25 μm, 0.18 μm and 0.13 μm光刻 ■ArF受激準分子激光器,193 nm：–應用: < 0.13 μm

■F2受激準分子激光器：157 nm：–仍處于研發階段, < 0.10 μm應用

■157 nm F2激光器光刻

：使用相移掩膜, 即使0.035 μm 都是可以的

下一代光刻

■超紫外■X射線■電子束

干法刻蝕與濕法刻蝕的對比 濕法刻蝕的優點

■高選擇性■設備成本較低■批處理, 高產量

濕法刻蝕的缺點

■各向同性■不能刻蝕3μm以下圖形■化學品使用量高■化學品危險

干法刻蝕優點：

■各向異性腐蝕強；■分辨率高；■刻蝕3μm以下線條

濕法刻蝕SiO2、Si、Poly-Si及Si3N4的配方及反應式

濕法刻蝕SiO2 常用配方(KPR膠）：HF: NH4F: H2O=3ml:6g:10ml

(HF溶液濃度為48％)SiO2+ 6HF →H2SiF6 + 2H2O

濕法刻蝕Si、Poly-Si HNO3-HF-H2O(HAC)混合液

濕法刻蝕Silicon Nitride

熱(150 to 200 °C)磷酸H3PO4溶液

干法刻蝕的原理與種類

① 等離子體刻蝕：化學性刻蝕②濺射刻蝕：純物理刻蝕③反應離子刻蝕（RIE）：結合①、②

干法刻蝕SiO2、Si、Poly-Si及Si3N4的腐蝕劑

刻蝕氣體：CF4、BCl3、CCl4、CHCl3、SF6

金屬化與多層互連

金屬化的應用、三種最常用的金屬及三種不同的金屬化方法

應用

■柵電極材料■金半接觸電極材料■互連材料

常用的金屬性材料

■摻雜的poly-Si■金屬硅化物■金屬合金 金屬化方法

多晶硅－重摻雜，LPCVD淀積 金屬硅化物-淀積 合金=淀積（PVD,CVD）集成電路對金屬化的基本要求

1.形成低阻歐姆接觸；2.提供低阻互連線；3.抗電遷移；4.良好的附著性；5.耐腐蝕；6.易于淀積和刻蝕；7.易鍵合；8.層與層之間絕緣要好

90年代CMOS標準金屬化：柵材料，接觸孔（通孔）填充材料，阻擋層（勢壘層）、黏附層、焊接層、及防反射層材料，互連材料，金半接觸電極材料及工藝

Al-Si接觸的尖楔現象、影響及抑制 Al/Si接觸的尖楔現象：Si在Al中的溶解度及快速擴散 影響：PN結穿刺 –Al刺穿過摻雜PN結，使源/漏與襯底短路 抑制：400 ℃熱退火在Si-Al界面形成Si-Al合金

Al的電遷移現象、影響及抑制 電遷移：大電流密度下發生質量（離子/晶粒）輸運 現象：在陽極端堆積形成小丘或須晶，造成電極間短路；

在陰極端形成空洞，導致電極開路

影響；

■電遷移使金屬線變窄變薄■殘留引線中電流密度更高■電遷移影響IC的可靠性

電遷移抑制

■少量銅與鋁形成的合金將大大提供Al對電遷移的抵抗，銅作為Al晶粒間的粘合劑，防止Al晶粒因電子轟擊而遷移 ■Al-Cu(0.5%)最常用■使用Al-Si-Cu 合金

TiN的作用 TiN：阻擋層，防止W擴散

TiN：粘合層，幫助W與SiO2表面粘合在一起

TiN：防反射涂層ARC（Anti-reflection coating），防止反射提高光刻分辨率

Cu淀積的大馬士革鑲嵌工藝

① 在低K介質層上刻蝕出Cu互連線用的溝槽； ② ②CVD淀積一層薄的金屬勢壘層：防止Cu的擴散 ③ ③濺射淀積Cu的籽晶層：電鍍或化學鍍Cu需要 ④ ④溝槽和通孔淀積Cu：電鍍或化學鍍； ⑤400℃下退火； ⑤ Cu的CMP。

工藝集成

MOS IC與雙極IC的隔離

MOS集成電路的隔離：LOCOS隔離工藝；側墻掩蔽的隔離工藝；淺槽隔離等.雙極集成電路的隔離：pn結隔離工藝；深槽隔離工藝.防止寄生場效應晶體管開啟及提高寄生晶體管閾值電壓的工藝方法 防止寄生場效應晶體管開啟的方法

提高寄生場效應晶體管的閾值電壓使寄生場效應晶體管的閾值電壓高于集成電路的工作電壓

4．提高寄生晶體管閾值電壓的方法

1）、增加場區SiO2的厚度；（但是過厚的氧化層將產生過高的臺階，從而引起臺階覆蓋的問題）

2）、增大氧化層下溝道的摻雜濃度，即形成溝道阻擋層

局部氧化（LOCOS）、側墻掩蔽的隔離（SWAMI）及淺槽隔離（STI，Shallow Trench Isolation）工藝的特點、工藝流程及示意圖 局部氧化工藝

優點：

1.可以減小表面的臺階高度；2.和高濃度雜質注入是一次光刻完成的 缺點：

1、鳥嘴侵蝕有源區；

2、不利于后序工藝中的平坦化；

3、雜質重新分布。

P阱、N阱工藝特點

P阱工藝：易實現nMOS和pMOS的性能匹配，適于靜態邏輯電路 n阱工藝：易獲得高性能的nMOS，適于微處理器、DRAM 熟悉雙阱CMOS IC工藝流程 1）硅片準備2）阱的制備3）場區隔離：4）CMOS器件形成5）多層金屬互聯6）后部封裝工藝

熟悉標準埋層雙極集成電路工藝流程 標準埋層雙極集成電路工藝流程

1）、襯底準備2）、埋層的制備3）、外延層生長4）、隔離區的形成（第二次光刻）5）、收集極接觸的制備（第三次光刻）6）、基區的形成（第四次光刻）7）、發射區的形成（第五次光刻）8）、金屬接觸和互聯（第六、七次光刻）9）、后續封裝工藝

CMOS工藝流程

了解1960s、1970s和1980s集成電路工藝的特點

熟悉1990sCMOS工藝的特點：特征尺寸、襯底、隔離、光刻、刻蝕、退火、W塞及平整化 1990’s CMOS Technology Photolithography – G-line, I-line(365 nm), and DUV 248 nm – Positive photoresist – Steppers replaced projection printer – Track-stepper integrated systems ? Plasma etches for patterned etch ? Wet etches for blanket film stripping ? Vertical furnaces

– smaller footprints, better contamination control.? RTP systems

– post-implantation annealing – silicide formation, – faster, better process and thermal budget control.? DC magnetron sputtering replaced evaporation ? Multi-layer metal interconnection ? W CVD and CMP(or etch back)to form plugs ? Ti and TiN barrier/adhesion layer for W ? Ti welding layer for Al-Cu to reduce contact resistance ? TiN ARC ? BPSG was popularly used as PMD.? DCVD: PE-TEOS and O3-TEOS – STI, sidewall spacer, PMD, and IMD ? DCVD: PE-silane – PMD barrier nitride, dielectric ARC, and PD nitride ? Tungsten CMP to form plug

? Dielectric CMP for planarization ? Cluster tools became very popular ? Single wafer processing systems improve wafer-to-wafer uniformity control ? Batch systems is still commonly employed in many non-critical processes for their high throughput.

第四篇：常用各種集成電路簡介

電子基礎知識：常用各種集成電路簡介

新聞摘要:第一節三端穩壓ic電子產品中常見到的三端穩壓集成電路有正電壓輸出的78××系列和負電壓輸出的79××系列。故名思義，三端IC是指這種穩壓用的集成電路只有三條引腳輸出，分別是輸入端、接地端和輸出端。用78/79系列三端穩壓IC來組成穩壓電源所需的外圍元件極少，電路內部還有過流、過熱及調整管的保護電路，使用起來可靠、方便。

第一節三端穩壓ic

電子產品中常見到的三端穩壓集成電路有正電壓輸出的78××系列和負電壓輸出的79××系列。故名思義，三端IC指種穩壓用的集成電路只有三條引腳輸出，分別是輸入端、接地端和輸出端。它的樣子象是普通的三極管，TO-220的標準封裝，也有9013樣子的TO-92封裝。

用78/79系列三端穩壓IC來組成穩壓電源所需的外圍元件極少，電路內部還有過流、過熱及調整管的保護電路，使用起來可靠、方便，而且價格便宜。該系列集成穩壓IC型號中的78或79后面的數字代表該三端集成穩壓電路的輸出電壓，如7806表示輸出電壓為正6V，7909表示輸出電壓為負9V。

78/79系列三端穩壓IC有很多電子廠家生產，80年代就有了，通常前綴為生產廠家的代號，如TA7805是東芝的產品，AN7909是松下的產品。

有時在數字78或79后面還有一個M或L，如78M12或79L24，用來區別輸出電流和封裝形式等，其中78L調系列的最大輸出電流為100mA，78M系列最大輸出電流為1A，78系列最大輸出電流為1．5A。它的封裝也有多種，詳見圖。塑料封裝的穩壓電路具有安裝容易、價格低廉等優點，因此用得比較多。79系列除了輸出電壓為負。引出腳排列不同以外，命名方法、外形等均與78系列的相同。

因為三端固定集成穩壓電路的使用方便，電子制作中經常采用，可以用來改裝分立元件的穩壓電源，也經常用作電子設備的工作電源。

注意三端集成穩壓電路的輸入、輸出和接地端絕不能接錯，不然容易燒壞。一般三端集成穩壓電路的最小輸入、輸出電壓差約為2V，否則不能輸出穩定的電壓，一般應使電壓差保持在4-5V，即經變壓器變壓，二極管整流，電容器濾波后的電壓應比穩壓值高一些。

在實際應用中，應在三端集成穩壓電路上安裝足夠大的散熱器（當然小功率的條件下不用）。當穩壓管溫度過高時，穩壓性能將變差，甚至損壞。

當制作中需要一個能輸出1．5A以上電流的穩壓電源，通常采用幾塊三端穩壓電路并聯起來，使其最大輸出電流為N個1．5A，但應用時需注意：并聯使用的集成穩壓電路應采用同一廠家、同一批號的產品，以保證數的一致。另外在輸出電流上留有一定的余量，以避免個別集成穩壓電路失效時導致其他電路的連鎖燒毀。

第二節語音集成電路

電子制作中經常用到音樂集成電路和語言集成電路，一般稱為語言片和音樂片。它們一般都是軟包封，即芯片直接用黑膠封裝在一小塊電路板上。語音ic一般還需要少量外圍元件才能工作，它們可直接焊到這塊電路板上。

別看語音IC應用電路很簡單，但是它確確實實是一片含有成千上萬個晶體管芯的集成電路。其內部含有振蕩器、節拍器、音色發生器、ROM、地址計算器和控制輸出電路等。音樂片內可存儲一首或多首世界名曲，價格很便宜，幾角錢一片。音樂門鈴都是用這種音樂片裝的，其實成本很低。

不同的語言片內存儲了各種動物的叫聲，簡短語言等，價格要比音樂片貴些。但因為有趣，其應用越來越多。會說話的計算器、倒車告警器、報時鐘表等。語音電路盡管品種不少，但不能根據用戶隨時的要求發出聲音，因為商品化的語音產品采用掩膜工藝，發聲的語音是做死的，使成本得到了控制。

一般語音集成電路的生產廠家都可以特別定制語音的內容，但因為要掩模，要求數量千片以上。近年來出現的OTP語音電路解決了這一問題。OTP就是一次性可編程的意思，就是廠家生產出來的芯片，里面是空的，內容由用戶寫入（需開發設備），一旦固化好，再也不能擦除，信息也就不會丟失。它的出現為開發員試制樣機提供了方便，特別適合于小批量生產。

業余制作采用可錄放的語言電路是十分方便的，UM5506、ISD1400、ISD2500等，外圍元件極少。bitbaby第一次知道可錄放語音集成電路，是在九幾年的無線電雜志上，記得那時是UM5101和T6668，都是用41256等DRAM的。那時多想有那么一套，不用磁帶就可以錄音的怪物，還能在放音時隨意變調呢。早期的數碼留言機也用它們，由于使用DRAM，如果沒有后備電池，一旦斷電后，所有的信息都會丟失。

現在采用EEPROM的語音電路大大方便了電子愛好者，它隨錄隨放，不怕掉電，使用方便，外圍元件少。只是價格較貴些，每秒鐘成本約1元人民幣。這類語音錄放集成電路首推（美）ISD公司的ISD系列。國內、臺灣都有廠家生產兼容的芯片及軟包封的芯片、模塊，但從結構來看，猜想來自于ISD。

第三節數字集成電路

數字集成電路產品的種類很多種。數字集成電路構成了各種邏輯電路，如各種門電路、編譯碼器、觸發器、計數器、寄存器等。它們廣泛地應用在生活中的方方面面，小至電子表，大至計算機，都是有數字集成電路構成的。

結構上，可分成TTL型和CMOS型兩類。74LS/HC等系列是最常見的TTL電路，它們使用5V的電壓，邏輯“0”輸出電壓為小于等于0.2V，邏輯“1”輸出電壓約為3V。CMOS數字集成電路的工作電壓范圍寬，靜態功耗低，抗干擾能力強，更具優點。數字集成電路有個特點，就是它們的供電引腳，如16腳的集成電路，其第8腳是電源負極，16腳是電源正極；14腳的，它的第7腳是電源的正極。

通常CMOS集成電路工作電壓范圍為3-18V，所以不必像TTL集成電路那樣，要用正正好好的5V電壓。CMOS集成電路的輸入阻抗很高，這意味著驅動CMOS集成電路時，所消耗的驅動功率幾乎可以不計。同時CMOS集成電路的耗電也非常的省，用CMOS集成電路制作的電子產品，通常都可以用干電池供電。

CMOS集成電路的輸出電流不是很大，大概為10mA左右，但是在一般的電子制作中，驅動一個LED發光二極管還是沒有問題的。

此外，CMOS集成電路的抗干擾能力也較強，即行話所說的噪聲容限較大，且電源電壓越高，抗干擾能力越強。

電子制作中常用的數字集成電路有4001、4011、4013、4017、4040、4052、4060、4066等型號，建議多買些備用。市場上的數字集成電路進口的較多，產品型號的前綴代表生產公司，常見的有MC1XXXX（摩托羅拉）、CDXXXX（美國無線電RCA）、HEFXXXX（飛利普）、TCXXXX（東芝）、HCXXXX（日立）等。一般來說，只要型號相同，不同公司的產品可以互換。這里有一張表，是關于集成電路前綴及其生產公司的。

需要注意的是，CMOS集成電路容易被靜電擊穿，因此需要妥善保存。一般要放在防靜電原包裝條中，或用錫箔紙包好。另外焊接的時候，要用接地良好的電烙鐵焊，或者索性拔掉插頭，利用余熱焊接。不過說實話，現在的CMOS集成電路因為改進了生產工藝，防靜電能力都有很大提高，不少人都不太注意為CMOS集成電路防靜電，IC卻也活著。

第四節 模擬集成電

模擬集成電路被廣泛地應用在各種視聽設備中。收錄機、電視機、音響設備等，即使冠上了“數碼設備”的好名聲，卻也離不開模擬集成電路。

實際上，模擬集成電路在應用上比數字集成電路復雜些。每個數字集成電路只要元器件良好，一般都能按預定的功能工作，即使電路工作不正常，檢修起來也比較方便，1是1，0是0，不含糊。模擬集成電路就不一樣了，一般需要一定數量的外圍元件配合它工作。那么，既然是“集成電路”，為什么不把外圍元件都做進去呢？這是因為集成電路制作工藝上的限制，也是為了讓集成電路更多地適應于不同的應用電路。

對于模擬集成電路的參數、在線各管腳電壓，家電維修人員是很關注的，它們就是憑借這些判斷故障的。對業余電子愛好者來說，只要掌握常用的集成電路是做什么用的就行了，要用時去查找相關的資料。

許多電子愛好者都是從裝收音機、音響放大器開始的，用集成電路裝，確實是一種樂趣。相信大家對這兩者也都感興趣。裝的收音機有兩種，一是AM中波的，通常用CIC7642、TA7641集成塊裝。另一種是FM調頻的，通常要求具有一定的水平，用TDA7010、TDA7021、TDA7088，CXA1019（CXA1191）、CXA1238等。這些集成塊也是收音機商所采用的經典IC。

CIC7642外形象一個9013，僅三個引腳，工作于1.5V下，其內部集成了多個三極管，用于組裝直放式收音機，而且極易成功，因此許多電子入門套件少不了它。其兼容型號為MK484、YS414，許多進口的微型收音機、電子表收音機都用。

TA7641P裝出來的收音機為超外差式，性能要好，但是因為有中周，制作調試都有點復雜，如果能買到套件組裝，那也不算麻煩（照著指示把元件焊到電路板上就行啦：－〕。

TDA7000系列是飛利普公司的產品，有bitbaby沒見過的TDA7000，以及TDA7010T，TDA7021T，TDA7088T，后三者有個后綴T，表示是微型貼片封裝的。

bitbaby也沒見過標準DIP（雙列直插塑封）封裝的，所以盡管它們的應用電路簡單，做起來可麻煩，整個集成電路和一粒赤豆差不多大。（下面有圖）TDA7088T是可以用變容管和電位器實現電調諧的。

CXA1019是索尼公司生產的，CXA1191是它的改進型號，它們被稱為單片AM/FM收音集成電路，因為一片IC包含了從高頻放大、本振到中頻放大、低頻（音頻）放大的所有功能。CXA1238是AM/FM立體聲收音集成電路，它不包括音頻放大器，但有立體聲解碼功能，通常用于WALKMAN收放機等。

這里有個知識，就是CXA的收音IC同一型號有三種不同的大小（即后綴M型為貼片封裝，S型為小型封裝，P型為DIP封裝）。

音響功放電路也是電子愛好者們津津樂道的話題。通過親手制作，不但深入了解了原理，更是具有意義。bitbaby并不是發燒友（也燒不起），對吹毛求疵的“金耳朵”更是持有懷疑態度。請各位新手不要誤入歧途。做一套實用的音響才是聰明之舉，不要相信什么“把XXXXIC換成運放之皇NE5532后效果立竿見影”。

Bitbaby幫別人裝過許多功放，也有不少經驗。有的雖然只是用收錄機用的功放集成塊，但因為用了較大功率的電位器、較大容量的濾波電容、較大口徑的揚聲器，效果還是比收錄機好。

TA7240P是收錄機中常用的功放ic，雙聲道，各5.8W，12V左右供電，音質一般般。

TDA1521是高保真功放IC，功率較大，音質較好，上點檔次的電腦有源音箱也都用該集成塊。

LM1875（TDA2003、TDA2030、TDA2030A）等應用電路差不多，功率不同，TDA2030A是TDA2030的改進型，功率稍大。這些集成塊應用也很多，但假貨也多，有的假貨是用廉價IC打磨過的，有的則是粗制濫造。

傻瓜功放是一種厚膜集成電路，其實不過是把各分立元件封裝在一起，只有輸入引腳用來接音源，輸出引腳接音箱，以及電源引腳，方便了使用。

此外，還有TDA2822、LM386等的小功率音頻放大器，在電池供電的產品中作功放。用它們也可做有源音箱，廉價的有源音箱就用它們。

第五篇：集成電路實驗報告

集成電路實驗報告

班級：

姓名：

學號：

指導老師：

實驗一：反相器的設計及反相器環的分析

一、實驗目的

1、學習及掌握cadence圖形輸入及仿真方法；

2、掌握基本反相器的原理與設計方法；

3、掌握反相器電壓傳輸特性曲線VTC的測試方法；

4、分析電壓傳輸特性曲線，確定五個關鍵電壓 VOH、VOL、VIH、VIL、VTH。

二、實驗內容

本次實驗主要是利用 cadence 軟件來設計一基本反相器(inverter)，并利用 仿真工具 Analog Artist(Spectre)來測試反相器的電壓傳輸特性曲線(VTC，Voltage transfer characteristic curves)，并分析其五個關鍵電壓:輸出高電平VOH、輸出低電平VOL、輸入高電平VIH、輸入低電平VIL、閾值電壓 VTH。

三、實驗步驟

1.在cadence環境中繪制的反相器原理圖如圖所示。

2.在Analog Environment中，對反相器進行瞬態分析(tran)，仿真時間設置為4ns。其輸入輸出波形如圖所示。

分開查看：

分析：反相器的輸出波形在由低跳變到高和由高跳變到底時都會出現尖脈沖，而不是直接跳變。其主要原因是由于MOS管柵極和漏極上存在覆蓋電容，在輸出信號變化時，由于電容儲存的電荷不能發生突變，所以在信號跳變時覆蓋電容仍會發生充放電現象，進而產生了如圖所示的尖脈沖。

3.測試反相器的電壓傳輸特性曲線，采用的是直流分析(DC),我們把輸入信號修改為5V直流電源，如圖所示。

4.然后對該直流電源從0V到5V進行線性掃描,進而得到電壓傳輸特性曲線如圖所示。

5.為反相器創建symbol，并調用連成反相器環，如圖。

6.測量延時，對環形振蕩器進行瞬態分析，仿真時間為4ns，bcd節點的輸出波形如圖所示。

7.測量上升延時和下降延時。(1)測量上升延時：可以利用計算器(calculator)delay函數來計算信號c與信號b間的上升延時和下降延時如圖所示。所以上升延時tpLH=91.933ps

(2)測量下降延時：同樣方法可以測得信號c與信號b間的下降延時如圖所示。所以下降延時為tpHL=124.8ps

8.測量上升時間。可利用計算器中的risetime函數來計算信號c的上升時間，如圖所示。所以，信號c的上升時間156.2689ps

實驗二：反相器優化及反相器鏈分析

一、實驗目的

1、學習及掌握cadence圖形輸入及仿真方法；

2、掌握生成symbol的兩種方法；

3、利用基本反相器設計反相器環，并分析其延時；

4、掌握使用計算器(Calculator)以及直接測量上升、下降延時的方法。

二、實驗內容

本實驗主要利用cadence軟件來設計一由反相器環(奇數個)構成的環形振蕩器，并利用計算器(Calculator)來分析環形振蕩器的延時。

三、實驗步驟

1、繪制反相器鏈

繪制的反相器鏈如圖所示，各反相器的MOS管尺寸如下：柵長length設置為變量len，而寬度設置為：

invX1：a*Wid for PMOS,Wid for NMOS invX4：a*b*Wid for PMOS,b*Wid for NMOS invX16：a*b*bWid for PMOS,b*b*Wid for NMOS invX64：a*c*Wid for PMOS,c*Wid for NMOS

2、瞬態分析

進入Analog Environment中，進行瞬態分析之前必須得設置好參量。其中，a=2,b=4,c=64,Len=600n,Wid=1.5u。也就是說，反相器是二比一的反相器，并且每一級按放大倍數為4的比例放大，所有MOS管的柵長為600n，而最小MOS管的寬為2*1.5u。所以，原理圖中所有MOS管的尺寸都已經確定下來。

進行瞬態分析，仿真時間為8ns，輸出波形如圖所示：

3、測量IN3與IN2間的延時

(1)測量上升延時：可以利用計算器(calculator)delay函數來計算信號IN3與信號IN2間的上升延時和下降延時。

同理，測量出IN3與IN2間下降延時如圖所示。

4、測量IN2與OUT間的延時。

5、確定最優的PMOS/NMOS寬度之比a。使用變量仿真，通過改變PMOS/NMOS寬度之比a的值，來確定最快的情況。a由1->3變化，步進為0.2，輸出IN2與OUT的波形如圖所示：

由上圖可以看出，當a由1->3變化時，IN2與OUT間的延時相當接近，所以我們可以認為靜態CMOS屬于無比邏輯。我們放大HL部分如圖所示。我們可以發現最快的情況是當a=1時，此時PMOS與NMOS尺寸相同。

另外，我們可以放大LH部分如圖所示。由圖可知，選擇a=1.5，更接近最優的上升延時。

6、確定最優的放大倍數b 同樣，在這里我們使用變量仿真，通過b的值，來確定最快的情況。b由3->8變化，步進為1，輸出IN2與OUT的波形如圖所示，IN2與OUT間的延時也相當接近。

(1)放大LH部分如圖所示。由圖可以看出當b=4時，最小的上升延時為670ps

同樣，可以利用計算器中的delay函數來確定變量b與延時的關系，輸出圖形如圖所示。由圖可以看出，當b=4.0時，最小的上升延時為645ps。

(2)放大HL部分如圖所示。由圖可以看出當b=4時，最小的下降延時為510ps

同樣，可以利用計算器中的delay函數來確定變量b與延時的關系，輸出圖形如圖所示。由圖可以看出，當b=3.98時，最小的下降延時為645ps。

所以，由上分析可知，b=4時延時最小。

實驗三：版圖的繪制

一、實驗目的

1、學習及掌握cadence圖形輸入及仿真方法；

2、利用反相器設計反相器鏈，并對其進行尺寸的優化；

3、學會反相器優化的基本方法；

4、進一步掌握上升延時、下降延時的測量方法。

二、實驗內容

主要內容是為反相器設計版圖。

三、實驗步驟

1、反相器版圖繪制

(1)繪制n有源區，如圖所示。其尺寸為5?×13?，即NMOS的寬為1.5um。

(2)繪制NMOS柵極，如圖所示，NMOS管的長為600nm。(2)在有源區中放置兩個接觸，如圖所示，其尺寸為2?×2?。該接觸的主要作用是為了使柵極與金屬一層接觸良好。

(2)在n有源區旁邊繪制一個襯底接觸，并添加p選擇框和n選擇框，如圖所示。該襯底接觸的主要作用是保證GND與柵極良好接觸。這樣，NMOS管就基本繪制完成。

(3)用同樣的方法繪制PMOS管，如圖所示。其中PMOS管的寬為3um，長為600nm。PMOS旁邊也為襯底接觸，該襯底接觸的主要作用是保證VDD與柵極良好接觸。

(4)繪制N阱，由于NMOS建立在P型襯底上，為了在同一塊晶片上建立PMOS管，則必須對其摻雜，建立一N型區，然后再在該N型區中建立PMOS管。如圖所示。

(7)在有源區上繪制金屬，并繪制連線。其中為了在金屬一層中添加輸入引腳，所以在由金屬一層到柵極之間要加一“過孔”。最后再繪制GND以及VDD就完成了反相器的版圖繪制。完成后的反相器版圖如圖所示。

實驗四：版圖后仿真

一、實驗目的

1、掌握版圖提取(layout extraction)的方法；

2、掌握版圖與線路圖対查比較方法(LVS)；

3、掌握后模擬仿真(post layout simulation)的基本方法；

4、掌握版圖仿真的方法，以及與原理圖仿真的比較方法。

二、實驗內容

提取出反相器的版圖，并用LVS工具驗證版圖與原理圖是否一致，最后提取出版圖中的寄生參數進行仿真，并與原理圖仿真進行比較。

三、實驗步驟

1、為了進行版圖提取，還要給版圖文件標上端口即添加輸入(IN)輸出(OUT)引腳以及電源(vdd!、gnd!)引腳，這是LVS的一個比較的開始點。版圖上pin腳的目的是為了讓版圖提取工具可以識別I/O信號的位置，在完成后的版圖上加pin腳，為后續的器件提取做好準備。填上端口的名稱（Terminal Names 和Schematic中的名字一樣）、模式（Mode，一般選rectangle）、輸入輸出類型（I/O Type）等。至于Create Label屬于可選擇項，選上后，端口的名稱可以在版圖中顯示。如圖所示。

2、版圖提取

在版圖編輯環境下選擇Verify –extractor，然后在彈出的對話框中選擇寄生電容提取Extract_parasitic_caps。填好提取文件庫和文件名后，單擊OK就可以了。然后打開Library Manager，在庫myLib下nmos單元中增加了一個文件類型叫extracted的文件，可以用打開版圖文件同樣的方式打開它。如圖就是提取出來的版圖，可以看到提取出來的器件和端口，要看連接關系的話，可以選擇erify-probe菜單，在彈出窗口中選擇查看連接關系。如下圖所示，可以很清楚的看到提取版圖中的寄生電容。

3、版圖與線路圖對查比較(LVS,Layout Versus Schematic)從圖中可以看出，原理圖與版圖中的網表完全匹配(The net-lists match.)，說明原理圖網表與版圖網表是完全一致的。同時，還可以看出版圖中有4個節點，4個端口，1個PMOS和1個NMOS；相似的，原理圖中也有4個節點，4個端口，1個PMOS和1個NMOS。

也可以點擊Netlist來查看原理圖和版圖的網表。如圖所示，左圖為由原理圖產生的網表，右圖為由版圖產生的網表。

4、后模擬(Post Layout Simulation)在后模擬之前首先應建立analog_extracted view，在LVS窗口中點擊Build Analog即可。然后創建一個名為testbench的原理圖來進行后模擬。testbench的原理圖如圖所示。

進行analog_extracted view(帶有寄生參數的仿真)，仿真輸出結果如圖所示。

5、同時仿真Schematic View和Extracted View(1)配置config view

(2)同時進行版圖仿真和原理圖仿真，在Analog Environment環境中，Setup->Design選擇所要模擬的線路圖testbench，view name選擇config，然后按以前的方法進行仿真，仿真輸入輸出結果如圖所示。

實驗五：期中測試

一、實驗目的

1、復習根據版圖繪制原理圖，并驗證版圖與原理圖是否一致的方法；

2、復習為原理圖創建symbol，使用國際通用符號的方法；

3、復習測試電壓傳輸特性曲線，并確定其關鍵電壓的方法；

4、復習測量信號的上升延時和下降延時的方法；

5、復習版圖仿真的方法；

6、復習改變電路尺寸，確定上升延時、閾值電壓的變化關系的方法。

二、實驗內容

根據版圖繪制原理圖

驗證原理圖與版圖一致

提取版圖之后，就進行LVS驗證

創建symbol view

Testcell_sim原理圖的創建

進行仿真分析

版圖仿真

版圖仿真和原理圖仿真的結果有較大的差距。

LH放大部分

實驗要求，對于圖二所示電路原理圖，原來nmos的寬為W=6um，則pmos的寬為a*W=a*6um，即a設為變量可改變MOS管寬度比

1)當a在1~4之間變化時，用DC掃描分析電路的閾值電壓變化情況

當a=2時，閾值電壓等于2.5V。所以，此時利用瞬態仿真，得到輸入輸出波形

計算器計算出此時上升延時和下降延時 輸出OUT的上升延時

輸出OUT的下降延時

2)當a在1~4之間變化時，用瞬態掃描(tran)分析電路的上升延時變化情況，輸出結果如圖

a在1￣4變化時，a與上升延時的關系曲線

當a在1~4變化時，輸出信號的上升延時隨著a的增大而逐漸減小。當a=2時，輸出信號的上升延時26.8ps ?，與上面得到的值完全相同

實驗六：CMOS反相器設計

一、實驗目的

1、進一步學習及掌握cadence圖形輸入及仿真方法；

2、掌握反相器的設計方法，使之達到設計要求；

3、進一步學會版圖制造工藝以及版圖設計的基本規則及方法；

4、進一步掌握版圖提取(layout extraction)的方法以及版圖與線路圖対查比較方法(LVS)；

5、進一步掌握后模擬仿真(post layout simulation)的基本方法；

6、掌握版利用Spectre進行瞬態仿真(tran)以及直流仿真(DC)的方法。

二、設計目標

本實驗主要是要設計一反相器，使得該反相器滿足以下幾個條件：

1、該反相器能夠同時驅動32倍最小尺寸CMOS反相器(Wn=1.5um,Wp=3um)和一個等效的100fF線電容；

2、該反相器的傳輸延時(propagation delay)必須小于300ps；

3、假設輸入信號有50ps的上升和下降時間；

4、該反相器必須用AMI 0.6um工藝中的最小柵長設計。

三、實驗內容

1、反相器尺寸設計

(1)反相器尺寸設計原理圖

(2)確定尺寸

對上面的反相器原理圖進行封裝之后，建立如圖所示的inv_des原理圖，原理圖主要是用來確定反相器的尺寸，使之滿足設計目標。圖中要設計的反相器輸出接了一個32倍最小尺寸CMOS反相器和一個100fF的電容。32倍最小尺寸CMOS反相器的原理圖如圖所示。

進入Analog Environment，設置好參數，進行瞬態分析，param的變化范圍是從1->10，得到輸出信號的波形如圖所示。在利用計算器中的delay函數測得輸出信號的上升延時、下降延時與變量param的關系曲線如圖所示。

由圖上升延時與變量param的關系曲線可以看出，隨著變量param的不斷增大，上升延時不斷減小，當param=5.2時，上升延時恰好等于300ps；由圖下降延時與變量param的關系曲線可以看出，隨著變量param的不斷增大，上升延時也不斷減小，當param=5時，下降延時恰好等于300ps。

綜合以上兩種情況可知，為了滿足條件2：該反相器的傳輸延時(propagation delay)必須小于300ps，所以可取變量param=6。

變量param=6，繪制出設計好的原理圖如圖所示：

2、延時及功耗分析

在前面圖所示原理圖中，令變量param=6保持不變，然后進行瞬態分析，其輸入輸出波形如圖所示。由圖可知，輸出波形基本不失真，所以此反相器能夠同時驅動32倍最小尺寸CMOS反相器(Wn=1.5um,Wp=3um)和一個等效的100fF線電容。

(1)延時分析

利用計算器calculator中的delay函數分析波形的上升延時和下降延時如圖九、十所示。由圖可以看出：上升延時為234.20ps，下降延時為253.63ps。

(2)功耗分析

為了測量功耗，所以首先應測出電源電壓和輸出電流，再利用計算器中的spectrerPower函數來計算功耗。

3.電壓傳輸特性曲線及關鍵電壓

進入Analog Environment，設置好參數，為測試電壓傳輸特性曲線，所以對V1進行DC掃描，掃描范圍為0->5V。輸出的電壓傳輸特性曲線如圖所示。

由上圖可以看出：輸出高電平VOH =5V、輸出低電平VOL =0V、輸入高電平、輸入低電平、閾值電壓分別為VIH =3.01V?，VIL=2.02V?，VTH=2.48V。所以，噪聲容限為NML?VIL?VOL?2.02?0?2.02VNMH?VOH?VIH?5?3.01?1.99V.4、版圖繪制

根據實驗要求繪制該反相器的版圖如圖十六所示。該反相器版圖使用AMI 0.6um工藝，柵長為600nm，NMOS管的寬為9um，而PMOS管的寬本應該為18um,但是由于PMOS管的尺寸過大，在這里采用兩個寬為9um的PMOS管并聯的方式來等效寬為18um的PMOS管。

版圖仿真

首先為反相器創建一個config view。然后，在Analog Environment環境中，Setup->Design選擇所要模擬的線路圖inv_design_postSim，view name選擇config，然后按以前的方法進行仿真，仿真輸入輸出結果如圖

對版圖仿真的輸出波形進行局部放大，由放大的圖形可以看出，在此種情況下原理圖仿真的延時比版圖仿真的延時略小。

實驗七：CMOS全加器設計

一、實驗目的

1、進一步學習及掌握cadence圖形輸入及仿真方法；

2、掌握全加器的設計方法，并用全加器構成4位累加器；

3、進一步學會版圖制造工藝以及版圖設計的基本規則及方法；

4、進一步掌握版圖提取(layout extraction)的方法以及版圖與線路圖対查比較方法(LVS)；

5、進一步掌握后模擬仿真(post layout simulation)的基本方法；

6、掌握版利用Spectre進行瞬態仿真(tran)以及直流仿真(DC)的方法。

二、實驗內容

1、全加器晶體管級原理圖

根據實驗原理繪制的全加器晶體管級原理圖如圖所示。注意：Cin為關鍵信號(最后穩定信號)，故靠近輸出端，可以減小延時。

2、全加器延時及功耗分析

對上面的全加器原理圖進行封裝之后，建立如圖所示的Full_Adder_test原理圖，原理圖主要用來分析全加器的延時以及功耗等。

(1)最壞的上升延時分析

下面利用瞬態分析，測量Cin=1，A=1，B由0->1變化時的延時情況。如下圖所示，是該情況下的輸入輸出波形。

用計算器中的delay函數測得此時的最壞下降延時(對于Sum來說，此時相當于最壞的上升延時)如圖所示。由圖可知，最壞的上升延時tpLH=484.753ps。

如圖所示，是利用計算器中的spectrerPower函數計算出的功耗波形。由圖可以看出，在靜態時，電路消耗的功耗很微小(幾乎為0)；然而在動態時，相對靜態而言，消耗的功耗就比較大。然而，從整體上來說功耗還是很小的。

(2)最壞的下降延時分析

下面利用瞬態分析，測量Cin=0，A=0，B由1->0變化時的延時情況。如下圖所示，是該情況下的輸入輸出波形。

用計算器中的delay函數測得此時的最壞上升延時(對于Sum來說，此時相當于最壞的下降延時)如圖所示。由圖可知，最壞的下降延時為520.94ps。