第一篇：集成電路實驗報告

集成電路實驗報告

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指導老師：

實驗一：反相器的設計及反相器環的分析

一、實驗目的

1、學習及掌握cadence圖形輸入及仿真方法；

2、掌握基本反相器的原理與設計方法；

3、掌握反相器電壓傳輸特性曲線VTC的測試方法；

4、分析電壓傳輸特性曲線，確定五個關鍵電壓 VOH、VOL、VIH、VIL、VTH。

二、實驗內容

本次實驗主要是利用 cadence 軟件來設計一基本反相器(inverter)，并利用 仿真工具 Analog Artist(Spectre)來測試反相器的電壓傳輸特性曲線(VTC，Voltage transfer characteristic curves)，并分析其五個關鍵電壓:輸出高電平VOH、輸出低電平VOL、輸入高電平VIH、輸入低電平VIL、閾值電壓 VTH。

三、實驗步驟

1.在cadence環境中繪制的反相器原理圖如圖所示。

2.在Analog Environment中，對反相器進行瞬態分析(tran)，仿真時間設置為4ns。其輸入輸出波形如圖所示。

分開查看：

分析：反相器的輸出波形在由低跳變到高和由高跳變到底時都會出現尖脈沖，而不是直接跳變。其主要原因是由于MOS管柵極和漏極上存在覆蓋電容，在輸出信號變化時，由于電容儲存的電荷不能發生突變，所以在信號跳變時覆蓋電容仍會發生充放電現象，進而產生了如圖所示的尖脈沖。

3.測試反相器的電壓傳輸特性曲線，采用的是直流分析(DC),我們把輸入信號修改為5V直流電源，如圖所示。

4.然后對該直流電源從0V到5V進行線性掃描,進而得到電壓傳輸特性曲線如圖所示。

5.為反相器創建symbol，并調用連成反相器環，如圖。

6.測量延時，對環形振蕩器進行瞬態分析，仿真時間為4ns，bcd節點的輸出波形如圖所示。

7.測量上升延時和下降延時。(1)測量上升延時：可以利用計算器(calculator)delay函數來計算信號c與信號b間的上升延時和下降延時如圖所示。所以上升延時tpLH=91.933ps

(2)測量下降延時：同樣方法可以測得信號c與信號b間的下降延時如圖所示。所以下降延時為tpHL=124.8ps

8.測量上升時間。可利用計算器中的risetime函數來計算信號c的上升時間，如圖所示。所以，信號c的上升時間156.2689ps

實驗二：反相器優化及反相器鏈分析

一、實驗目的

1、學習及掌握cadence圖形輸入及仿真方法；

2、掌握生成symbol的兩種方法；

3、利用基本反相器設計反相器環，并分析其延時；

4、掌握使用計算器(Calculator)以及直接測量上升、下降延時的方法。

二、實驗內容

本實驗主要利用cadence軟件來設計一由反相器環(奇數個)構成的環形振蕩器，并利用計算器(Calculator)來分析環形振蕩器的延時。

三、實驗步驟

1、繪制反相器鏈

繪制的反相器鏈如圖所示，各反相器的MOS管尺寸如下：柵長length設置為變量len，而寬度設置為：

invX1：a*Wid for PMOS,Wid for NMOS invX4：a*b*Wid for PMOS,b*Wid for NMOS invX16：a*b*bWid for PMOS,b*b*Wid for NMOS invX64：a*c*Wid for PMOS,c*Wid for NMOS

2、瞬態分析

進入Analog Environment中，進行瞬態分析之前必須得設置好參量。其中，a=2,b=4,c=64,Len=600n,Wid=1.5u。也就是說，反相器是二比一的反相器，并且每一級按放大倍數為4的比例放大，所有MOS管的柵長為600n，而最小MOS管的寬為2*1.5u。所以，原理圖中所有MOS管的尺寸都已經確定下來。

進行瞬態分析，仿真時間為8ns，輸出波形如圖所示：

3、測量IN3與IN2間的延時

(1)測量上升延時：可以利用計算器(calculator)delay函數來計算信號IN3與信號IN2間的上升延時和下降延時。

同理，測量出IN3與IN2間下降延時如圖所示。

4、測量IN2與OUT間的延時。

5、確定最優的PMOS/NMOS寬度之比a。使用變量仿真，通過改變PMOS/NMOS寬度之比a的值，來確定最快的情況。a由1->3變化，步進為0.2，輸出IN2與OUT的波形如圖所示：

由上圖可以看出，當a由1->3變化時，IN2與OUT間的延時相當接近，所以我們可以認為靜態CMOS屬于無比邏輯。我們放大HL部分如圖所示。我們可以發現最快的情況是當a=1時，此時PMOS與NMOS尺寸相同。

另外，我們可以放大LH部分如圖所示。由圖可知，選擇a=1.5，更接近最優的上升延時。

6、確定最優的放大倍數b 同樣，在這里我們使用變量仿真，通過b的值，來確定最快的情況。b由3->8變化，步進為1，輸出IN2與OUT的波形如圖所示，IN2與OUT間的延時也相當接近。

(1)放大LH部分如圖所示。由圖可以看出當b=4時，最小的上升延時為670ps

同樣，可以利用計算器中的delay函數來確定變量b與延時的關系，輸出圖形如圖所示。由圖可以看出，當b=4.0時，最小的上升延時為645ps。

(2)放大HL部分如圖所示。由圖可以看出當b=4時，最小的下降延時為510ps

同樣，可以利用計算器中的delay函數來確定變量b與延時的關系，輸出圖形如圖所示。由圖可以看出，當b=3.98時，最小的下降延時為645ps。

所以，由上分析可知，b=4時延時最小。

實驗三：版圖的繪制

一、實驗目的

1、學習及掌握cadence圖形輸入及仿真方法；

2、利用反相器設計反相器鏈，并對其進行尺寸的優化；

3、學會反相器優化的基本方法；

4、進一步掌握上升延時、下降延時的測量方法。

二、實驗內容

主要內容是為反相器設計版圖。

三、實驗步驟

1、反相器版圖繪制

(1)繪制n有源區，如圖所示。其尺寸為5?×13?，即NMOS的寬為1.5um。

(2)繪制NMOS柵極，如圖所示，NMOS管的長為600nm。(2)在有源區中放置兩個接觸，如圖所示，其尺寸為2?×2?。該接觸的主要作用是為了使柵極與金屬一層接觸良好。

(2)在n有源區旁邊繪制一個襯底接觸，并添加p選擇框和n選擇框，如圖所示。該襯底接觸的主要作用是保證GND與柵極良好接觸。這樣，NMOS管就基本繪制完成。

(3)用同樣的方法繪制PMOS管，如圖所示。其中PMOS管的寬為3um，長為600nm。PMOS旁邊也為襯底接觸，該襯底接觸的主要作用是保證VDD與柵極良好接觸。

(4)繪制N阱，由于NMOS建立在P型襯底上，為了在同一塊晶片上建立PMOS管，則必須對其摻雜，建立一N型區，然后再在該N型區中建立PMOS管。如圖所示。

(7)在有源區上繪制金屬，并繪制連線。其中為了在金屬一層中添加輸入引腳，所以在由金屬一層到柵極之間要加一“過孔”。最后再繪制GND以及VDD就完成了反相器的版圖繪制。完成后的反相器版圖如圖所示。

實驗四：版圖后仿真

一、實驗目的

1、掌握版圖提取(layout extraction)的方法；

2、掌握版圖與線路圖対查比較方法(LVS)；

3、掌握后模擬仿真(post layout simulation)的基本方法；

4、掌握版圖仿真的方法，以及與原理圖仿真的比較方法。

二、實驗內容

提取出反相器的版圖，并用LVS工具驗證版圖與原理圖是否一致，最后提取出版圖中的寄生參數進行仿真，并與原理圖仿真進行比較。

三、實驗步驟

1、為了進行版圖提取，還要給版圖文件標上端口即添加輸入(IN)輸出(OUT)引腳以及電源(vdd!、gnd!)引腳，這是LVS的一個比較的開始點。版圖上pin腳的目的是為了讓版圖提取工具可以識別I/O信號的位置，在完成后的版圖上加pin腳，為后續的器件提取做好準備。填上端口的名稱（Terminal Names 和Schematic中的名字一樣）、模式（Mode，一般選rectangle）、輸入輸出類型（I/O Type）等。至于Create Label屬于可選擇項，選上后，端口的名稱可以在版圖中顯示。如圖所示。

2、版圖提取

在版圖編輯環境下選擇Verify –extractor，然后在彈出的對話框中選擇寄生電容提取Extract_parasitic_caps。填好提取文件庫和文件名后，單擊OK就可以了。然后打開Library Manager，在庫myLib下nmos單元中增加了一個文件類型叫extracted的文件，可以用打開版圖文件同樣的方式打開它。如圖就是提取出來的版圖，可以看到提取出來的器件和端口，要看連接關系的話，可以選擇erify-probe菜單，在彈出窗口中選擇查看連接關系。如下圖所示，可以很清楚的看到提取版圖中的寄生電容。

3、版圖與線路圖對查比較(LVS,Layout Versus Schematic)從圖中可以看出，原理圖與版圖中的網表完全匹配(The net-lists match.)，說明原理圖網表與版圖網表是完全一致的。同時，還可以看出版圖中有4個節點，4個端口，1個PMOS和1個NMOS；相似的，原理圖中也有4個節點，4個端口，1個PMOS和1個NMOS。

也可以點擊Netlist來查看原理圖和版圖的網表。如圖所示，左圖為由原理圖產生的網表，右圖為由版圖產生的網表。

4、后模擬(Post Layout Simulation)在后模擬之前首先應建立analog_extracted view，在LVS窗口中點擊Build Analog即可。然后創建一個名為testbench的原理圖來進行后模擬。testbench的原理圖如圖所示。

進行analog_extracted view(帶有寄生參數的仿真)，仿真輸出結果如圖所示。

5、同時仿真Schematic View和Extracted View(1)配置config view

(2)同時進行版圖仿真和原理圖仿真，在Analog Environment環境中，Setup->Design選擇所要模擬的線路圖testbench，view name選擇config，然后按以前的方法進行仿真，仿真輸入輸出結果如圖所示。

實驗五：期中測試

一、實驗目的

1、復習根據版圖繪制原理圖，并驗證版圖與原理圖是否一致的方法；

2、復習為原理圖創建symbol，使用國際通用符號的方法；

3、復習測試電壓傳輸特性曲線，并確定其關鍵電壓的方法；

4、復習測量信號的上升延時和下降延時的方法；

5、復習版圖仿真的方法；

6、復習改變電路尺寸，確定上升延時、閾值電壓的變化關系的方法。

二、實驗內容

根據版圖繪制原理圖

驗證原理圖與版圖一致

提取版圖之后，就進行LVS驗證

創建symbol view

Testcell_sim原理圖的創建

進行仿真分析

版圖仿真

版圖仿真和原理圖仿真的結果有較大的差距。

LH放大部分

實驗要求，對于圖二所示電路原理圖，原來nmos的寬為W=6um，則pmos的寬為a*W=a*6um，即a設為變量可改變MOS管寬度比

1)當a在1~4之間變化時，用DC掃描分析電路的閾值電壓變化情況

當a=2時，閾值電壓等于2.5V。所以，此時利用瞬態仿真，得到輸入輸出波形

計算器計算出此時上升延時和下降延時 輸出OUT的上升延時

輸出OUT的下降延時

2)當a在1~4之間變化時，用瞬態掃描(tran)分析電路的上升延時變化情況，輸出結果如圖

a在1￣4變化時，a與上升延時的關系曲線

當a在1~4變化時，輸出信號的上升延時隨著a的增大而逐漸減小。當a=2時，輸出信號的上升延時26.8ps ?，與上面得到的值完全相同

實驗六：CMOS反相器設計

一、實驗目的

1、進一步學習及掌握cadence圖形輸入及仿真方法；

2、掌握反相器的設計方法，使之達到設計要求；

3、進一步學會版圖制造工藝以及版圖設計的基本規則及方法；

4、進一步掌握版圖提取(layout extraction)的方法以及版圖與線路圖対查比較方法(LVS)；

5、進一步掌握后模擬仿真(post layout simulation)的基本方法；

6、掌握版利用Spectre進行瞬態仿真(tran)以及直流仿真(DC)的方法。

二、設計目標

本實驗主要是要設計一反相器，使得該反相器滿足以下幾個條件：

1、該反相器能夠同時驅動32倍最小尺寸CMOS反相器(Wn=1.5um,Wp=3um)和一個等效的100fF線電容；

2、該反相器的傳輸延時(propagation delay)必須小于300ps；

3、假設輸入信號有50ps的上升和下降時間；

4、該反相器必須用AMI 0.6um工藝中的最小柵長設計。

三、實驗內容

1、反相器尺寸設計

(1)反相器尺寸設計原理圖

(2)確定尺寸

對上面的反相器原理圖進行封裝之后，建立如圖所示的inv_des原理圖，原理圖主要是用來確定反相器的尺寸，使之滿足設計目標。圖中要設計的反相器輸出接了一個32倍最小尺寸CMOS反相器和一個100fF的電容。32倍最小尺寸CMOS反相器的原理圖如圖所示。

進入Analog Environment，設置好參數，進行瞬態分析，param的變化范圍是從1->10，得到輸出信號的波形如圖所示。在利用計算器中的delay函數測得輸出信號的上升延時、下降延時與變量param的關系曲線如圖所示。

由圖上升延時與變量param的關系曲線可以看出，隨著變量param的不斷增大，上升延時不斷減小，當param=5.2時，上升延時恰好等于300ps；由圖下降延時與變量param的關系曲線可以看出，隨著變量param的不斷增大，上升延時也不斷減小，當param=5時，下降延時恰好等于300ps。

綜合以上兩種情況可知，為了滿足條件2：該反相器的傳輸延時(propagation delay)必須小于300ps，所以可取變量param=6。

變量param=6，繪制出設計好的原理圖如圖所示：

2、延時及功耗分析

在前面圖所示原理圖中，令變量param=6保持不變，然后進行瞬態分析，其輸入輸出波形如圖所示。由圖可知，輸出波形基本不失真，所以此反相器能夠同時驅動32倍最小尺寸CMOS反相器(Wn=1.5um,Wp=3um)和一個等效的100fF線電容。

(1)延時分析

利用計算器calculator中的delay函數分析波形的上升延時和下降延時如圖九、十所示。由圖可以看出：上升延時為234.20ps，下降延時為253.63ps。

(2)功耗分析

為了測量功耗，所以首先應測出電源電壓和輸出電流，再利用計算器中的spectrerPower函數來計算功耗。

3.電壓傳輸特性曲線及關鍵電壓

進入Analog Environment，設置好參數，為測試電壓傳輸特性曲線，所以對V1進行DC掃描，掃描范圍為0->5V。輸出的電壓傳輸特性曲線如圖所示。

由上圖可以看出：輸出高電平VOH =5V、輸出低電平VOL =0V、輸入高電平、輸入低電平、閾值電壓分別為VIH =3.01V?，VIL=2.02V?，VTH=2.48V。所以，噪聲容限為NML?VIL?VOL?2.02?0?2.02VNMH?VOH?VIH?5?3.01?1.99V.4、版圖繪制

根據實驗要求繪制該反相器的版圖如圖十六所示。該反相器版圖使用AMI 0.6um工藝，柵長為600nm，NMOS管的寬為9um，而PMOS管的寬本應該為18um,但是由于PMOS管的尺寸過大，在這里采用兩個寬為9um的PMOS管并聯的方式來等效寬為18um的PMOS管。

版圖仿真

首先為反相器創建一個config view。然后，在Analog Environment環境中，Setup->Design選擇所要模擬的線路圖inv_design_postSim，view name選擇config，然后按以前的方法進行仿真，仿真輸入輸出結果如圖

對版圖仿真的輸出波形進行局部放大，由放大的圖形可以看出，在此種情況下原理圖仿真的延時比版圖仿真的延時略小。

實驗七：CMOS全加器設計

一、實驗目的

1、進一步學習及掌握cadence圖形輸入及仿真方法；

2、掌握全加器的設計方法，并用全加器構成4位累加器；

3、進一步學會版圖制造工藝以及版圖設計的基本規則及方法；

4、進一步掌握版圖提取(layout extraction)的方法以及版圖與線路圖対查比較方法(LVS)；

5、進一步掌握后模擬仿真(post layout simulation)的基本方法；

6、掌握版利用Spectre進行瞬態仿真(tran)以及直流仿真(DC)的方法。

二、實驗內容

1、全加器晶體管級原理圖

根據實驗原理繪制的全加器晶體管級原理圖如圖所示。注意：Cin為關鍵信號(最后穩定信號)，故靠近輸出端，可以減小延時。

2、全加器延時及功耗分析

對上面的全加器原理圖進行封裝之后，建立如圖所示的Full_Adder_test原理圖，原理圖主要用來分析全加器的延時以及功耗等。

(1)最壞的上升延時分析

下面利用瞬態分析，測量Cin=1，A=1，B由0->1變化時的延時情況。如下圖所示，是該情況下的輸入輸出波形。

用計算器中的delay函數測得此時的最壞下降延時(對于Sum來說，此時相當于最壞的上升延時)如圖所示。由圖可知，最壞的上升延時tpLH=484.753ps。

如圖所示，是利用計算器中的spectrerPower函數計算出的功耗波形。由圖可以看出，在靜態時，電路消耗的功耗很微小(幾乎為0)；然而在動態時，相對靜態而言，消耗的功耗就比較大。然而，從整體上來說功耗還是很小的。

(2)最壞的下降延時分析

下面利用瞬態分析，測量Cin=0，A=0，B由1->0變化時的延時情況。如下圖所示，是該情況下的輸入輸出波形。

用計算器中的delay函數測得此時的最壞上升延時(對于Sum來說，此時相當于最壞的下降延時)如圖所示。由圖可知，最壞的下降延時為520.94ps。

第二篇：常用各種集成電路簡介

電子基礎知識：常用各種集成電路簡介

新聞摘要:第一節三端穩壓ic電子產品中常見到的三端穩壓集成電路有正電壓輸出的78××系列和負電壓輸出的79××系列。故名思義，三端IC是指這種穩壓用的集成電路只有三條引腳輸出，分別是輸入端、接地端和輸出端。用78/79系列三端穩壓IC來組成穩壓電源所需的外圍元件極少，電路內部還有過流、過熱及調整管的保護電路，使用起來可靠、方便。

第一節三端穩壓ic

電子產品中常見到的三端穩壓集成電路有正電壓輸出的78××系列和負電壓輸出的79××系列。故名思義，三端IC指種穩壓用的集成電路只有三條引腳輸出，分別是輸入端、接地端和輸出端。它的樣子象是普通的三極管，TO-220的標準封裝，也有9013樣子的TO-92封裝。

用78/79系列三端穩壓IC來組成穩壓電源所需的外圍元件極少，電路內部還有過流、過熱及調整管的保護電路，使用起來可靠、方便，而且價格便宜。該系列集成穩壓IC型號中的78或79后面的數字代表該三端集成穩壓電路的輸出電壓，如7806表示輸出電壓為正6V，7909表示輸出電壓為負9V。

78/79系列三端穩壓IC有很多電子廠家生產，80年代就有了，通常前綴為生產廠家的代號，如TA7805是東芝的產品，AN7909是松下的產品。

有時在數字78或79后面還有一個M或L，如78M12或79L24，用來區別輸出電流和封裝形式等，其中78L調系列的最大輸出電流為100mA，78M系列最大輸出電流為1A，78系列最大輸出電流為1．5A。它的封裝也有多種，詳見圖。塑料封裝的穩壓電路具有安裝容易、價格低廉等優點，因此用得比較多。79系列除了輸出電壓為負。引出腳排列不同以外，命名方法、外形等均與78系列的相同。

因為三端固定集成穩壓電路的使用方便，電子制作中經常采用，可以用來改裝分立元件的穩壓電源，也經常用作電子設備的工作電源。

注意三端集成穩壓電路的輸入、輸出和接地端絕不能接錯，不然容易燒壞。一般三端集成穩壓電路的最小輸入、輸出電壓差約為2V，否則不能輸出穩定的電壓，一般應使電壓差保持在4-5V，即經變壓器變壓，二極管整流，電容器濾波后的電壓應比穩壓值高一些。

在實際應用中，應在三端集成穩壓電路上安裝足夠大的散熱器（當然小功率的條件下不用）。當穩壓管溫度過高時，穩壓性能將變差，甚至損壞。

當制作中需要一個能輸出1．5A以上電流的穩壓電源，通常采用幾塊三端穩壓電路并聯起來，使其最大輸出電流為N個1．5A，但應用時需注意：并聯使用的集成穩壓電路應采用同一廠家、同一批號的產品，以保證數的一致。另外在輸出電流上留有一定的余量，以避免個別集成穩壓電路失效時導致其他電路的連鎖燒毀。

第二節語音集成電路

電子制作中經常用到音樂集成電路和語言集成電路，一般稱為語言片和音樂片。它們一般都是軟包封，即芯片直接用黑膠封裝在一小塊電路板上。語音ic一般還需要少量外圍元件才能工作，它們可直接焊到這塊電路板上。

別看語音IC應用電路很簡單，但是它確確實實是一片含有成千上萬個晶體管芯的集成電路。其內部含有振蕩器、節拍器、音色發生器、ROM、地址計算器和控制輸出電路等。音樂片內可存儲一首或多首世界名曲，價格很便宜，幾角錢一片。音樂門鈴都是用這種音樂片裝的，其實成本很低。

不同的語言片內存儲了各種動物的叫聲，簡短語言等，價格要比音樂片貴些。但因為有趣，其應用越來越多。會說話的計算器、倒車告警器、報時鐘表等。語音電路盡管品種不少，但不能根據用戶隨時的要求發出聲音，因為商品化的語音產品采用掩膜工藝，發聲的語音是做死的，使成本得到了控制。

一般語音集成電路的生產廠家都可以特別定制語音的內容，但因為要掩模，要求數量千片以上。近年來出現的OTP語音電路解決了這一問題。OTP就是一次性可編程的意思，就是廠家生產出來的芯片，里面是空的，內容由用戶寫入（需開發設備），一旦固化好，再也不能擦除，信息也就不會丟失。它的出現為開發員試制樣機提供了方便，特別適合于小批量生產。

業余制作采用可錄放的語言電路是十分方便的，UM5506、ISD1400、ISD2500等，外圍元件極少。bitbaby第一次知道可錄放語音集成電路，是在九幾年的無線電雜志上，記得那時是UM5101和T6668，都是用41256等DRAM的。那時多想有那么一套，不用磁帶就可以錄音的怪物，還能在放音時隨意變調呢。早期的數碼留言機也用它們，由于使用DRAM，如果沒有后備電池，一旦斷電后，所有的信息都會丟失。

現在采用EEPROM的語音電路大大方便了電子愛好者，它隨錄隨放，不怕掉電，使用方便，外圍元件少。只是價格較貴些，每秒鐘成本約1元人民幣。這類語音錄放集成電路首推（美）ISD公司的ISD系列。國內、臺灣都有廠家生產兼容的芯片及軟包封的芯片、模塊，但從結構來看，猜想來自于ISD。

第三節數字集成電路

數字集成電路產品的種類很多種。數字集成電路構成了各種邏輯電路，如各種門電路、編譯碼器、觸發器、計數器、寄存器等。它們廣泛地應用在生活中的方方面面，小至電子表，大至計算機，都是有數字集成電路構成的。

結構上，可分成TTL型和CMOS型兩類。74LS/HC等系列是最常見的TTL電路，它們使用5V的電壓，邏輯“0”輸出電壓為小于等于0.2V，邏輯“1”輸出電壓約為3V。CMOS數字集成電路的工作電壓范圍寬，靜態功耗低，抗干擾能力強，更具優點。數字集成電路有個特點，就是它們的供電引腳，如16腳的集成電路，其第8腳是電源負極，16腳是電源正極；14腳的，它的第7腳是電源的正極。

通常CMOS集成電路工作電壓范圍為3-18V，所以不必像TTL集成電路那樣，要用正正好好的5V電壓。CMOS集成電路的輸入阻抗很高，這意味著驅動CMOS集成電路時，所消耗的驅動功率幾乎可以不計。同時CMOS集成電路的耗電也非常的省，用CMOS集成電路制作的電子產品，通常都可以用干電池供電。

CMOS集成電路的輸出電流不是很大，大概為10mA左右，但是在一般的電子制作中，驅動一個LED發光二極管還是沒有問題的。

此外，CMOS集成電路的抗干擾能力也較強，即行話所說的噪聲容限較大，且電源電壓越高，抗干擾能力越強。

電子制作中常用的數字集成電路有4001、4011、4013、4017、4040、4052、4060、4066等型號，建議多買些備用。市場上的數字集成電路進口的較多，產品型號的前綴代表生產公司，常見的有MC1XXXX（摩托羅拉）、CDXXXX（美國無線電RCA）、HEFXXXX（飛利普）、TCXXXX（東芝）、HCXXXX（日立）等。一般來說，只要型號相同，不同公司的產品可以互換。這里有一張表，是關于集成電路前綴及其生產公司的。

需要注意的是，CMOS集成電路容易被靜電擊穿，因此需要妥善保存。一般要放在防靜電原包裝條中，或用錫箔紙包好。另外焊接的時候，要用接地良好的電烙鐵焊，或者索性拔掉插頭，利用余熱焊接。不過說實話，現在的CMOS集成電路因為改進了生產工藝，防靜電能力都有很大提高，不少人都不太注意為CMOS集成電路防靜電，IC卻也活著。

第四節 模擬集成電

模擬集成電路被廣泛地應用在各種視聽設備中。收錄機、電視機、音響設備等，即使冠上了“數碼設備”的好名聲，卻也離不開模擬集成電路。

實際上，模擬集成電路在應用上比數字集成電路復雜些。每個數字集成電路只要元器件良好，一般都能按預定的功能工作，即使電路工作不正常，檢修起來也比較方便，1是1，0是0，不含糊。模擬集成電路就不一樣了，一般需要一定數量的外圍元件配合它工作。那么，既然是“集成電路”，為什么不把外圍元件都做進去呢？這是因為集成電路制作工藝上的限制，也是為了讓集成電路更多地適應于不同的應用電路。

對于模擬集成電路的參數、在線各管腳電壓，家電維修人員是很關注的，它們就是憑借這些判斷故障的。對業余電子愛好者來說，只要掌握常用的集成電路是做什么用的就行了，要用時去查找相關的資料。

許多電子愛好者都是從裝收音機、音響放大器開始的，用集成電路裝，確實是一種樂趣。相信大家對這兩者也都感興趣。裝的收音機有兩種，一是AM中波的，通常用CIC7642、TA7641集成塊裝。另一種是FM調頻的，通常要求具有一定的水平，用TDA7010、TDA7021、TDA7088，CXA1019（CXA1191）、CXA1238等。這些集成塊也是收音機商所采用的經典IC。

CIC7642外形象一個9013，僅三個引腳，工作于1.5V下，其內部集成了多個三極管，用于組裝直放式收音機，而且極易成功，因此許多電子入門套件少不了它。其兼容型號為MK484、YS414，許多進口的微型收音機、電子表收音機都用。

TA7641P裝出來的收音機為超外差式，性能要好，但是因為有中周，制作調試都有點復雜，如果能買到套件組裝，那也不算麻煩（照著指示把元件焊到電路板上就行啦：－〕。

TDA7000系列是飛利普公司的產品，有bitbaby沒見過的TDA7000，以及TDA7010T，TDA7021T，TDA7088T，后三者有個后綴T，表示是微型貼片封裝的。

bitbaby也沒見過標準DIP（雙列直插塑封）封裝的，所以盡管它們的應用電路簡單，做起來可麻煩，整個集成電路和一粒赤豆差不多大。（下面有圖）TDA7088T是可以用變容管和電位器實現電調諧的。

CXA1019是索尼公司生產的，CXA1191是它的改進型號，它們被稱為單片AM/FM收音集成電路，因為一片IC包含了從高頻放大、本振到中頻放大、低頻（音頻）放大的所有功能。CXA1238是AM/FM立體聲收音集成電路，它不包括音頻放大器，但有立體聲解碼功能，通常用于WALKMAN收放機等。

這里有個知識，就是CXA的收音IC同一型號有三種不同的大小（即后綴M型為貼片封裝，S型為小型封裝，P型為DIP封裝）。

音響功放電路也是電子愛好者們津津樂道的話題。通過親手制作，不但深入了解了原理，更是具有意義。bitbaby并不是發燒友（也燒不起），對吹毛求疵的“金耳朵”更是持有懷疑態度。請各位新手不要誤入歧途。做一套實用的音響才是聰明之舉，不要相信什么“把XXXXIC換成運放之皇NE5532后效果立竿見影”。

Bitbaby幫別人裝過許多功放，也有不少經驗。有的雖然只是用收錄機用的功放集成塊，但因為用了較大功率的電位器、較大容量的濾波電容、較大口徑的揚聲器，效果還是比收錄機好。

TA7240P是收錄機中常用的功放ic，雙聲道，各5.8W，12V左右供電，音質一般般。

TDA1521是高保真功放IC，功率較大，音質較好，上點檔次的電腦有源音箱也都用該集成塊。

LM1875（TDA2003、TDA2030、TDA2030A）等應用電路差不多，功率不同，TDA2030A是TDA2030的改進型，功率稍大。這些集成塊應用也很多，但假貨也多，有的假貨是用廉價IC打磨過的，有的則是粗制濫造。

傻瓜功放是一種厚膜集成電路，其實不過是把各分立元件封裝在一起，只有輸入引腳用來接音源，輸出引腳接音箱，以及電源引腳，方便了使用。

此外，還有TDA2822、LM386等的小功率音頻放大器，在電池供電的產品中作功放。用它們也可做有源音箱，廉價的有源音箱就用它們。

第三篇：集成電路科技館觀后感

有趣的芯片之旅

——“上海集成電路科技館”觀后感

從1971年intel向全球市場推出第一款4004微處理器算起，到09年新發布的sandy bridge架構的cpu，他們之間雖然只相隔了僅僅30多年，但性能卻天各一方。這顯然歸功于不斷進步的晶體管制造工藝。作為一名計算機專業的學生，花一天時間去了解由晶體管，電容，電感等原件組成的集成電路，不僅能幫助我們回溯那段計算機進化史，更能為我們勾畫出自動化領域未來的發展藍圖。抱著這樣的心態，3月13日我們10計算機班在周曉燕老師的帶領下參觀了位于浦東張江的上海集成電路科技館，展開了一次有趣的芯片之旅。

“沙爍加上人類的智慧才有了神奇的集成電路”。羅馬并非一天建成，參觀科技館后我深有體會，發展至今強大的集成電路也是從姍姍學步的嬰兒開始的。從電子管到晶體管，從第一顆處理器到90納米處理器再到現在的32納米工藝處理器。其中凝結了無數人智慧的結晶。從一顆普通的砂子到無所不能的集成電路芯片；從茫茫的宇宙空間到無塵的潔凈室，集成電路是人類智慧的結晶和當代高科技生產能力的代表。集成電路的基本原來是硅，這再之前早就了解，但沒想到他在地殼中的含量僅次于氧和沙土。和機械工業所要用到的煤，石油等珍貴資源相比實在廉價。感謝大自然給予人類這一取之不盡，用之不竭的財富。保障了人類的科技發展。

科技館規劃布局相當合理，而他自己本身也是利用眾多集成電路技術營造良好體驗的科技館。他共分為五個展區。在參觀之前我對集成電路印象僅僅局限于由數以億記的晶體管和一些二極管，電容組成的一塊或藍，或黑，或綠的電路板。直到領教過智能家居，智能冰箱等一些展示后。才發現他在未來將存在于我們的每一寸生活空間中。小到耳紋識別系統，虹膜識別系統，聲音、指紋識別系統，大到航天航空中的集成電路。他給我們帶來的不僅是便利，效率，國家實力的體現，更是安全的保障。基于現在集成電路處理復雜的生物安全的能力，我完全相信在不遠的來，經過科學家不懈的研究，他同樣能夠勝任無線通訊中的安全問題。保障在即將到來的無線通訊時代的個人財富的安全。

“目前，在一個比指甲蓋還小的硅晶片上，可以集成10億多個電子元器件。而世界上第一個集成電路誕生時，上面只有5個元器件。集成電路是電

子產品的‘大腦’，可以記憶和運算，完成各種信息處理。”毫無疑問集成電路是近代最偉大的發明，它最先帶動了計算機的發展。集成電路領域不僅同我們的專業息息相關，在未了解他之前，我們沒發現他它更如同呼吸般存在與我們的身邊每個角落，提高我們的工作效率，保障我們的安全。能體會一整個領域的形成過程，我感覺這一天的旅程很值得。

葛康鳴

10計算機

第四篇：集成電路EDA技術

題

目

可編程邏輯器件與集成電路設計

姓

名

**

所在學院

理學院

專業班級

思源0901

學

號

09274027

指導教師

**

日

期

20**

年

**

月

日

可編程邏輯器件與集成電路設計

摘要：本文簡述了集成電路的傳統設計方法和現代設計方法，并對兩者的區別進行了比較，以實例為基礎介紹了集成電路的設計過程。對可編程邏輯器件的定義、分類、功能等進行詳盡的闡述，介紹了可編程邏輯器件的設計過程，以可編程邏輯器件軟件設計平臺QuartusII為例，介紹了可編程邏輯器件軟件設計平臺的功能及使用方法，并對其他種類軟件平臺作出比較。對國內外集成電路設計公司作簡要介紹，分析了PLD和FPGA芯片上的文字信息。

關鍵字:集成電路設計；可編程邏輯器件；軟件設計平臺；QuartusII；PLD；FPGA

1.集成電路的設計方法

1.1手工傳統設計方法

傳統的集成電路設計方法是指20世紀50-60年代的手工設計時代。

傳統的集成電路設計方法的基本步驟是1.根據設計要求劃分功能模塊；2.確定輸入和輸出的關系，畫出真值表，寫出邏輯表達式；4.利用公式或卡諾圖進行人工化簡；5.根據化簡后的邏輯表達式畫出電路原理圖；6.在面包板上進行實驗，驗證電路的正確性；7.若無錯誤，再在透明薄膜上用貼圖符號貼PCB圖；8.檢查后送制板廠制板；9.對PCB板進行安裝、調試，若有大的錯誤，修改設計，重復以上過程，重新制板。

傳統集成電路設計方法的特點是采用自下而上（Bottom

Up）的設計方法，采用通用型邏輯器件搭積木式的方式，在系統硬件設計的后期進行仿真和調試，主要設計文件是電路原理圖。

圖1

1.2

EDA技術與現代設計方法

計算機出現后，人們可以借助計算機進行集成電路的輔助設計，這樣就進入了20世紀70-80年代的CAD（計算機輔助）時代，利用計算機及其圖形設備幫助集成電路設計人員進行設計工作，大大減少了手工設計時代的工作量，提高了集成電路的設計效率。到了80年代后期，CAD技術日漸成熟，集成電路的設計真正跨越到了EDA（電子設計自動化）的現代設計方法時代。

20世紀90年代，國際上電子和計算機技術較先進的國家，一直在積極探索新的電子電路設計方法，并在設計方法、工具等方面進行了徹底的變革，取得了巨大成功。在電子技術設計領域，可編程邏輯器件（如CPLD、FPGA）的應用，已得到廣泛的普及，這些器件為數字系統的設計帶來了極大的靈活性。這些器件可以通過軟件編程而對其硬件結構和工作方式進行重構，從而使得硬件的設計可以如同軟件設計那樣方便快捷。這一切極大地改變了傳統的數字系統設計方法、設計過程和設計觀念，促進了EDA技術的迅速發展。

EDA技術就是以計算機為工具，設計者在EDA軟件平臺上，用硬件描述語言VHDL完成設計文件，然后由計算機自動地完成邏輯編譯、化簡、分割、綜合、優化、布局、布線和仿真，直至對于特定目標芯片的適配編譯、邏輯映射和編程下載等工作。EDA技術的出現，極大地提高了電路設計的效率和可操作性，減輕了設計者的勞動強度。

EDA技術為電子系統設計帶來了很大的變化：設計效率提高，設計周期縮短；設計質量提高；設計成本降低；能更充分地發揮設計人員的創造性；設計成果的重用性大大提高，省去了不必要的重復勞動。

現代的數字系統設計采用PLD，利用EDA開發工具，通過芯片設計來實現系統功能。普遍使用自頂向下(Top—Down)的設計方法，這里的“頂”就是指系統的功能；“向下”就是指將系統由大到小、由粗到精進行分解，直至可用基本模塊實現。自頂向下設計方法的一般過程大致上可以分為四步，如下圖所示。

Top－Down設計圖

明確系統功能

確定總體方案

子系統具體實現

系統仿真實現

圖2

明確系統功能：對要設計的系統的任務、要求、原理以及使用環境等進行充分調研，進而明確設計目標、確定系統功能，是一件至關重要的事。因為只有把它做好了，后面的設計工作才有意義，才有效率。

確定總體方案：明確了設計目標、確定系統功能之后，接下來要做的工作就是根據系統功能確定出系統設計的總體方案。

系統具體實現：系統方案確定以后．再從結構上對系統進行邏輯劃分，導出系統的結構框圖。一般把系統從邏輯上劃分為數據子系統和控制子系統兩部分。然后，再將各自劃分為多個子系統模塊，各模塊的輸入、輸出信號要明確，有利于團隊工作。這些子系統就可以依據基礎的數字設計確定具體電路實現。系統如果有控制算法也包括選擇控制算法及實現。

系統仿真實現：系統設計完成之后，最好先采用EDA軟什對所設計的系統進行仿真后再用具體器件搭電路．以保證系統設計的正確性和可靠性。電路實現時，一般按自底向上的順序進行。這樣做不僅行利于單個電路的調試，而且也利于整個系統的聯調。

因此，嚴格地講，現代數字系統的完整設計過程應該是“自頂向下設計。自底向上集成”。

1.3從傳統到現代設計方法的區別

從傳統設計方法到現代設計方法，集成電路設計技術有了長足的進步。傳統的集成電路設計方法，從根據設計目標得到真值表，到最后完成系統后的測試與調試，所有的工作均需人工完成。可以想象，隨著數字集成電路的發展，從小規模集成電路（SSI）的小于10個邏輯門，到中規模集成電路（MSI）的幾百個邏輯門，再到大規模集成電路的（LSI）幾萬門，最后甚至到超大規模集成電路（VLSI），甚大規模集成電路（ULSI）的幾十萬、幾百萬門電路，集成電路迅速的大規模化，使得傳統設計方法根本無法完成得到真值表畫出卡諾圖等工作。它表現出了效率低下，一切手工完成，設計周期很長；容易出錯；芯片種類多，數量大，受市場的限制；設計靈活性差；產品體積大等缺點。同時后續的電路調試和設計也需要很高的電路布局和布線的技巧，總而言之，這樣的設計對于復雜數字系統來講效率太低了。

現代的設計方法，自頂向下，可以實現具體任務的分工完成，并且用軟件的方式設計硬件，從軟件設計的硬件系統到硬件系統的轉換是由EDA軟件自動完成的，設計過程中可用軟件進行各種仿真，現場可編程，在線升級，而且整個系統集成在一塊兒很小的芯片上，體積小，功耗低，可靠性高，容易檢查錯誤，便于修改，設計周期短、成功率很高，這些優點都是傳統方法無法比擬的，大大提高了集成電路設計的效率。

所以說從傳統方法到現代方法，集成電路的設計有了一個很大的跨越。

表1

2.可編程邏輯器件

2.1可編程邏輯器件定義

可編程邏輯器件英文全稱為：programmable

logic

device

即

PLD。PLD是做為一種通用集成電路產生的，他的邏輯功能按照用戶對器件編程來確定。一般的PLD的集成度很高，足以滿足設計一般的數字系統的需要。這樣就可以由設計人員自行編程而把一個數字系統“集成”在一片PLD上，而不必去請芯片制造廠商設計和制作專用的集成電路芯片了。

圖3

PLD的基本結構如上圖所示，圖中與陣列和或陣列是PLD的主體。與陣列用以產生有關與項，或陣列把所有與項構成與或形式的邏輯函數。任何組合邏輯函數均可表示為與或表達式，因而用與門-或門兩級電路可實現任何組合電路，又因為任何時序電路是由組合電路加上存儲元件構成的，因而PLD的與或結構對實現數字電路具有普遍的意義。

2.2可編程邏輯器件分類及功能

可編程邏輯器件按集成度分類如下圖。

圖4

簡單可編程邏輯器件有PROM、PLA、PAL、GAL。

PROM：與陣列固定，或陣列可編程的邏輯器件，最主要特征是只允許數據寫入一次，如果數據輸入錯誤只能報廢。

PLA：

與或陣列均可編程，在可編程邏輯器件中，它的靈活性最高。由于它

具有與或陣列均能編程的特點，在實現函數時，只需形成所需的乘機項，使這列規模比輸入數相同的與陣列固定、或陣列可編程的PROM小得多。但是目前PLA的編程缺少高質量的支持軟件和編程工具，且器件價格偏高，門的利用率不高，因而未得到廣泛應用。

PAL、GAL：與陣列可編程，或陣列固定的代表器件。這種結構中，或陣列固定若干個乘積項輸出

。PAL和GAL門陣列結構把PROM器件的成本低、速度高、編程容易以及PLA器件的靈活性等優點結合在一起，成為早起實現可編程ASIC的主要器件

復雜可編程邏輯器件的兩種主要類型是現場可編程門陣列（FPGA）和復雜可編程邏輯器件（CPLD）。

FPGA：提供了最高的邏輯密度、最豐富的特性和最高的性能。

現在最新的FPGA器件，可提供八百萬“系統門”（相對邏輯密度）。

這些先進的器件還提供諸如內建的硬連線處理器、大容量存儲器、時鐘管理系統等特性，并支持多種最新的超快速器件至器件信號技術。

FPGA被應用于范圍廣泛的應用中，從數據處理和存儲，以及到儀器儀表、電信和數字信號處理等。

CPLD：提供的邏輯資源少得多，最高約1萬門。

但是，CPLD提供了非常好的可預測性，因此對于關鍵的控制應用非常理想。

而且CPLD器件需要的功耗極低。

2.3可編程邏輯器件設計過程

采用自頂向下(Top—Down)的設計方法確定各個子系統后，就需要借助于EDA軟件進行系統設計實現。下圖是基于EDA軟件的PLD開發流程框圖，由框圖可見設計主要包括設計輸入、設計處理、功能仿真和時序仿真、器件編程或下載和系統測試五個部分

FPGA

/

CPLD設計流程

設計準備

設計輸入

?

圖形輸入

?

硬件描述語言HDL

設計處理

?

編譯、優化綜合?

適配、分割

?

布局、布線

器件編程（下載）

系統測試

時序仿真

功能仿真

HDL：

VHDL（IEEE）

Verilog

（IEEE）

AHDL

ABEL

EDA工具自動實現

對CPLD產生Pof文件

對FPGA產生Sof文件

圖5

設計輸入：采用原理圖或硬件描述語言（HDL），描述出輸入和輸出的邏輯關系，將整個原理圖或程序輸入到計算機中。

設計處理：EDA工具可自動進行邏輯綜合，將功能描述轉換為門級描述，或轉換成具體PLD的網表文件，將網表文件自動適配到具體芯片中進行布局布線。

功能仿真和時序仿真：在軟件平臺進行硬件仿真。

編程下載：到實際芯片中，在實驗臺上進行驗證；

系統測試：測試成型系統，在每一階段若有問題，可在計算機上直接修改設計，重復以上過程。

3.可編程邏輯器件軟件設計平臺

可編程邏輯器件的軟件平臺，都是由PLD/FPGA芯片廠家提供,基本都可以完成所有的設計輸入（原理圖或HDL),仿真,綜合,布線,下載等工作。

3.1常用可編程邏輯器件軟件設計平臺比較

Altera公司：

QuartusII軟件平臺：

Quartus

II

是Altera公司的綜合性PLD開發軟件，支持原理圖、VHDL、VerilogHDL以及AHDL等多種設計輸入形式，內嵌自有的綜合器以及仿真器，可以完成從設計輸入到硬件配置的完整PLD設計流程。

MaxplusII

E+MAX：免費PLD開發軟件，界面與標準版的MaxplusII完全一樣，只支持MAX7000和MAX3000系列器件，本身支持不復雜的VHDL和Verilog綜合。

MaxplusII

Baseline：免費PLD開發軟件，界面與標準版的MaxplusII完全一樣，但需要通過使用MAX+PLUSII

Advanced

Synthsis插件才能支持VHDL/Verilog。支持MAX7000/3000和部分FLEX/ACEX芯片。

Xilinx公司

ISE軟件平臺：　ISE是使用XILINX的FPGA的必備的設計工具，它可以完成FPGA開發的全部流程，包括設計輸入、仿真、綜合、布局布線、生成BIT文件、配置以及在線調試等，功能非常強大。

WebFITTER：免費PLD開發軟件,不需下載，可在線編譯，結果用e-mail發送到信箱。使用簡單，但要求較快的聯網速度。支持XC9500

和

CoolRunner系列。

WebPACK

ISE：免費PLD開發軟件,支持XC9500,coolrunner,Spartan/II,部分Virtex/E/II器件。

Lattice公司

ispDesignEXPERT：PLD開發軟件,目前最新軟件改名為：ispLEVER

ispLEVER

Starter：免費PLD開發軟件,支持600個宏單元以下的Lattice芯片的設計。

3.2

QuartusII軟件設計平臺簡介

QuartusII是美國Altera公司自行設計的第四代PLD開發軟件可以完成PLD的設計輸入、邏輯綜合、布局與布線、仿真、時序分析、器件編程的全過程，同時還支持SOPC（可編程片上系統）設計開發。

QuartusⅡ提供了方便的設計輸入方式、快速的編譯和直接易懂的器件編程。能夠支持邏輯門數在百萬門以上的邏輯器件的開發，并且為第三方工具提供了無縫接口。QuartusⅡ支持的器件有：Stratix

Ⅱ、Stratix

GX、Stratix、Mercury、MAX3000A、MAX

7000B、MAX

7000S、MAX

7000AE、MAX

Ⅱ、FLEX6000、FLEX10K、FLEX10KA、FLEX10KE、Cyclone、Cyclone

Ⅱ、APEX

Ⅱ、APEX20KC、APEX20KE和ACEX1K系列。QuartusⅡ軟件包的編程器是系統的核心，提供功能強大的設計處理，設計者可以添加特定的約束條件來提高芯片的利用率。

Quartus

II軟件的設計過程主要包括：

1．建立項目；

2．輸入設計電路；

3．設計編譯；

4．設計仿真

5．設計下載

其中QuartusII的輸入可以有三種方式，（1）原理圖輸入方式：適用于對系統及各部分電路很熟悉的場合。（2）硬件描述語言輸入方式：硬件描述語言是用文本方式描述設計，硬件描述語言有ABEL、AHDL、VHDL、Verilog等，其中VHDL和Verilog已成為IEEE標準。（3）波形輸入方式

當在Quartus

Ⅱ中完成設計后，就應當將所設計的電路下載到CPLD芯片中，結合用戶系統進行統一的調試。CPLD編程下載的方式較多，按計算機的接口可分為：串口下載（BitBlaster或MasterBlaster）、并口下載（ByteBlaster）、USB接口下載（MasterBlaster或APU）等方式。按器件可分為：CPLD編程（MAX3000、MAX5000、MAX7000、MAX

9000），FPGA下載（FLEX6000、FLEX8000、FLEX

10K、ACEX

1K、APEX

20K），存儲器編程EPC1、EPC2等。

4.集成電路設計公司簡介

4.1國內集成電路設計公司介紹

大唐微電子技術有限公司：作為目前國內規模最大的集成電路設計企業之一，大唐微電子積累了豐富的集成電路設計經驗。多年來，公司在移動通信智能卡領域中，憑借獨具特色的產品與服務，引領了中國國內移動通信智能卡市場穩健、快速的發展。大唐微電子是目前全球智能卡領域中生產規模最大、產業鏈最完整、生產設備最先進的智能卡企業之一；是全球唯一一家能夠同時在芯片級、模塊級、卡片級向客戶提供全方位產品、服務與解決方案的企業；也是國家指定的中國第二代居民身份證專用集成電路設計和模塊加工企業。目前，公司模塊年生產能力達4億枚，智能卡年發行能力超過2億張。

炬力集成電路設計有限公司：是一家致力于集成電路設計與制造的大型半導體技術集團，美國的納斯達克上市公司，總部設在環境優美的海濱城市珠海，旗下擁有三家子公司——炬力集成電路設計有限公司、炬才微電子（深圳）有限公司、北京炬力北方微電子有限公司。公司目前共有700多人，其中本科以上研發人員占80%以

4.2國外集成電路設計公司介紹

Xilinx(賽靈思)：是全球領先的可編程邏輯完整解決方案的供應商。Xilinx研發、制造并銷售范圍廣泛的高級集成電路、軟件設計工具以及作為預定義系統級功能的IP（Intellectual

Property）核。客戶使用Xilinx及其合作伙伴的自動化軟件工具和IP核對器件進行編程，從而完成特定的邏輯操作。Xilinx公司成立于

1984年，Xilinx首創了現場可編程邏輯陣列（FPGA）這一創新性的技術，并于1985年首次推出商業化產品。目前Xilinx滿足了全世界對

FPGA產品一半以上的需求。Xilinx產品線還包括復雜可編程邏輯器件（CPLD）。在某些控制應用方面CPLD通常比FPGA速度快，但其提供的邏輯資源較少。

Xlinx主要FPGA產品：Xilinx的主流FPGA分為兩大類，一種側重低成本應用，容量中等，性能可以滿足一般的邏輯設計要求，如Spartan系列；還有一種側重于高性能應用，容量大，性能能滿足各類高端應用，如Virtex系列，用戶可以根據自己實際應用要求進行選擇。

在性能可以滿足的情況下，優先選擇低成本器件。

*

Spartan-3/3L:

新一代FPGA產品，結構與VirtexII類似，全球第一款90nm工藝FPGA，1.2v內核，于2003年開始陸續推出。

*

Spartan-3E：基于Spartan-3/3L，對性能和成本進一步優化

*

Spartan-6：xilinx最新推出的低成本FPGA

*

Virtex-II:2002年推出，0.15um工藝，1.5v內核，大規模高端FPGA產品

*

Virtex-II

pro:

基于VirtexII的結構，內部集成CPU和高速接口的FPGA產品

*

Virtex-4:

xilinx最新一代高端FPGA產品，包含三個子系列：LX，SX，FX

*

Virtex-5：65nm工藝的產品

*

Virtex-6：最新的高性能FPGA產品，45nm

*

Virtex-7：20**年推出的超高端FPGA產品。

Altera：自二十年前發明世界上第一個可編程邏輯器件開始，Altera公司秉承了創新的傳統，是世界上“可編程芯片系統”（SOPC）解決方案倡導者。Altera結合帶有軟件工具的可編程邏輯技術、知識產權（IP）和技術服務，在世界范圍內為14,000多個客戶提供高質量的可編程解決方案。新產品系列將可編程邏輯的內在優勢——靈活性、產品及時面市——和更高級性能以及集成化結合在一起，專為滿足當今大范圍的系統需求而開發設計。

Altera可編程解決方案包括：業內最先進的FPGA、CPLD和結構化ASIC技術；全面內嵌的軟件開發工具；最佳的IP內核；可定制嵌入式處理器；現成的開發包；專家設計服務。

Altera主要FPGA產品：Altera的主流FPGA分為兩大類，一種側重低成本應用，容量中等，性能可以滿足一般的邏輯設計要求，如Cyclone，CycloneII；還有一種側重于高性能應用，容量大，性能能滿足各類高端應用，如Startix，StratixII等，用戶可以根據自己實際應用要求進行選擇。在性能可以滿足的情況下，優先選擇低成本器件。

*

Cyclone（颶風）：Altera中等規模FPGA，2003年推出，0.13um工藝,1.5v內核供電，與Stratix結構類似，是一種低成本FPGA系列，是目前主流產品，其配置芯片也改用全新的產品。

*

CycloneII：Cyclone的下一代產品，2005年開始推出，90nm工藝，1.2v內核供電，屬于低成本FPGA，性能和Cyclone相當，提供了硬件乘法器單元

*

Stratix

：altera大規模高端FPGA,2002年中期推出，0.13um工藝，1.5v內核供電。集成硬件乘加器,芯片內部結構比Altera以前的產品有很大變化。

*

StratixII:

Stratix的下一代產品，2004年中期推出，90nm工藝，1.2v內核供電，大容量高性能FPGA。

*StrtratixV為altera目前的高端產品，采用28-nm工藝，提供了28G的收發器件，適合高端的FPGA產品開發

5.PLD及FPGA片上文字信息分析

圖6

如上圖FPGA芯片，左上角XILINX文字為設計生產該芯片的公司名稱，KINTEX-7為芯片型號，Kintex-7

系列是賽靈思公司一種新型

FPGA，能以不到

Virtex-6

系列一半的價格實現與其相當性能，性價比提高了一倍，功耗降低了一半。下邊文字為此芯片的具體型號等，最下方TAIWAN為芯片的產地。

參考文獻

【1】

侯建軍

《數字電子技術基礎》高等教育出版社，2007年

【2】

朱明程

《可編程邏輯器件及應用》

西安電子科技大學出版社，2004年

【3】

百度百科

《PLD》

《FPGA》

《Xilinx》

《Altera》

【4】

陳忠平、高金定、高見芳

《基于Quartus

II的FPGA/CPLD設計與實踐》

電子工業出版社

2007年

第五篇：集成電路復習總結

1、中英名詞解釋

（1）IC（Integrated Circuit）：集成電路，是指通過一系列特定的加工工藝，將晶體管、二極管等有源器件和電阻、電容、電感等無源器件，按照一定的電路互聯，“集成”在一塊半導體晶片（如硅或砷化鎵）上，封裝在一個外殼內，執行特定電路或系統功能的一種器件。

（2）摩爾定律（Moore's Law）：芯片上晶體管數目每隔18個月翻一番或每三年翻兩番，性能也會增加一倍。（3）SOC（system on chip）：在一個微電子芯片上將信息的采集、傳輸、存儲、處理等功能集成在一起而構成系統芯片。

（4）EDA（Electronic-System Design Automation）：電子設計自動化

（5）能帶：能量越高的能級，分裂的能級越多，分裂的能級也就相鄰越近，這些鄰近的能級看起來就像連續分布，這樣的多條相鄰近的能級被稱為能帶

（6）本征半導體：是一種完全純凈的、結構完整的半導體晶體。（經過一定的工藝過程將純凈的半導體制成的單晶體稱為本征半導體。導帶中的自由電子與價帶中的空穴都能參與導電。）

（7）肖特基接觸：金屬與半導體接觸并且金屬的費米能級低于N型半導體或高于P型半導體的費米能級，這種接觸為肖特基接觸。

（8）MESFET：（Metal-Semiconductor Filed Effect Transistor），即金屬-半導體場效應晶體管（9）Spice（Simulation Program with Integrated Circuit Emphasis）：集成電路仿真程序，主要用來在電路硬件實現之前讀電路進行仿真分析。

（10）FPGA(Filed Programmable Gate Array)：現場可編程門陣列。（又稱邏輯單元陣列，Logic Cell A）（11）IP（Intellectual Property）：知識產權。通常講的IP核是指已經設計優化好。經過驗證、功能復雜、可以嵌入到其他電路中重復使用的集成電路模塊。

（12）HBT（Hetro-junction Bipolar Transistor）：異質結雙極晶體管（13）短溝道效應：短溝道效應主要是指閾值電壓與溝道相關到非常嚴重的程度。隨著溝道長度變的越來越短，閾值電壓與溝長及漏電壓有著明顯的關系。而隨著溝長的變短，閾值電壓與襯底偏壓的關系變弱。P-125（14）溝通長度調制效應：MOS晶體管中，柵下溝道預夾斷后、若繼續增大Vds,夾斷點會略向源極方向移動導致夾斷點到源極之間的溝道長度略有減小，有效溝道電阻也就略有減小，從而使更多電子自源極漂移到夾斷點，導致在耗盡區漂移電子增多是Id增大，這種效應稱為溝道長度調制效應。

（15）電路仿真：將要分析的電路問題列出數學形式的電路方程，然后對電路方程求解。就是設計好的電路圖通過仿真軟件進行實時模擬，模擬出實際功能，然后通過其分析改進，從而實現電路的優化設計。P-132（16）電路綜合：synthesis 實現在滿足設計電路的功能、速度及面積等限制條件下，將行為級描述轉化為指定的技術庫中單元電路的連接。

（17）ASIC（Application Specific Integrated Circuit）：專用集成電路（18）VDSM（Very Deep Sub-micron）：超深亞微米（19）VLSI（Very Large Scale Integration）：超大規模集成電路

（20）DRC：design rule check 設計規則檢查，最小線寬、最小圖形間距、最小接觸孔尺寸、柵和源漏區的最小交疊等。

ERC：Electrical Rules Check 電氣規則檢查，檢測有沒有電路意義的連接錯誤，如短路、開路、孤立布線、非法器件等，介于設計規則與行為級分析之間，不涉及電路行為。

LVS：Layout Versus Schematic 電路與版圖一致性驗證，從版圖提取出的電路網表與從原理圖得到的網表進行比較，檢查兩者是否一致。主要用于保證進行電路功能和性能驗證之前避免物理設計錯誤。

（21）GDSII：Graphic Data System是一種時序提供格式，用于設計工具、計算機和掩膜制造商之間進行半導體物理制板的數據傳輸。

tape –out：提交最終GDSII文件加工

Foundry：芯片代工廠

（22）RTL:Register Transfer Level 寄存器傳輸級，用于描述同步數字電路操作的抽象級。

DC:Desing Compiler 設計編譯器（用于綜合）

FM:Form Test 形式驗證

APR: Auto Place and Route 自動布局布線（23）STA:Static Timing Analysis靜態時序分析

SDF:Standard Delay Format 標準延時格式文件，數字電路后端設計中的一種文件

SDC:Synopsys Design Constraints 時序約束

簡答（40分）

（1）集成電路分類

按器件結構類型分為雙極集成電路、金屬-氧化物-半導體集成電路、雙極MOS集成電路；按集成度分為小規模集成電路（SSI）、中規模集成電路（MSI）、大規模集成電路（LSI）、超大規模集成電路（VLSI）、特大規模集成電路（ULSI）、巨大規模集成電路（GSI）；按使用的基片材料分為單片集成電路與混合集成電路；按電路功能分為數字集成電路、模擬集成電路、數模混合集成電路；按應用領域分為標準通用集成電路、專用集成電路。（2）集成電路材料有哪些？分別適合什么樣的集成電路

1導體，鋁、金、鎢、銅等金屬和鎳鉻等合金，用于構成低值電阻、構成電容元件的極板、構成電感元件的繞線、構成傳輸線的導體結構、與輕摻雜半導體構成肖特基結接觸、與重摻雜半導體構成半導體器件的電極的歐姆接觸、構成元件之間的互連、構成與外界焊接用的焊盤。

2絕緣體，二氧化硅、氮氧化硅、氮化硅等硅的氧化物與氮化物，構成電容的絕緣介質、構成金屬-氧化物-半導體器件（MOS）的柵絕緣層、構成元件和互連線之間的橫向隔離、構成工藝層面之間的垂直隔離、構成防止表面機械損傷和化學污染的鈍化層。

3半導體，利用半導體摻雜以后形成P型和N型半導體，在導體和絕緣體材料的連接或阻隔下組成各種集成電路的元件—-半導體器件。

（3）能帶概念，PN節在正反向偏置下能帶解釋

能量越高的能級。分裂的能級越多，分裂的能級也就相鄰越近，這些鄰近的能級看起來就像連續分布，這樣的多條相鄰近的能級被稱為能帶。P-18 PN節正反偏置 P-26 零偏壓時，P區和N區費米能級持平，電子占據水平相當，沒有載流子流動，處于平衡狀態。

正向偏壓，從能帶角度來說阻擋層勢壘被削弱，阻擋層的總電場強度降低，PN結兩端的能帶彎曲變小。N區的費米能級高于P區的費米能級，電子和空穴容易獲得足夠的能量越過勢壘區到達對方區域。從而有電流流過勢壘區。

反向偏壓，從能帶角度來說阻擋層勢壘被加強，阻擋層的總電場強度增大，PN結兩端的能帶彎曲變大。P區的費米能級高于N區的費米能級，電子和空穴不能越過勢壘區到達對方區域。只有漏電流流過勢壘區。（4）MOS管工作原理 P-32

以NMOS晶體管為例，如果沒有任何外加偏置電壓，從漏到源是兩個背對背的二極管結構。它們之間所能流過的電流就是二極管的反向漏電流。

如果把源漏和襯底接地，在柵上加一足夠高的正電壓，正的柵壓將要排斥柵下的P型襯底中的空穴而吸引電子。電子在表面聚集到一定濃度時，柵下的P型層將變成N型層，即呈現反型。N反型層與源漏兩端的N型擴散層連通，就形成以電子為載流子的導電溝道。

如果漏源之間有電位差，將有電流流過。

如果加在柵上的正電壓比較小，不足以引起溝道區反型，器件仍處在不導通狀態。引起溝道區產生強表面反型的最小柵電壓，稱為閾值電壓VT。（5）簡述集成電路制造工藝流程。

包括外延生長、掩膜制版、光刻、摻雜、絕緣層形成、金屬層形成。外延層具有很多優良性能。摻雜、隔離、串通等等。

目前常見的外延技術有：化學汽相沉積（化學汽相沉積生長法是通過汽體化合物之間的化學反應而形成的一種生長外延層的工藝。通過晶圓表面吸附反應物，在高溫下發生反應，生成外延層），金屬有機物汽相沉積（由于許多III族元素有機化合物和V族元素氫化物在較低溫度下即可成為氣態，因此在金屬有機物化學沉積過程中反應物不需要高溫，只需要在襯底附近存在高溫區使得幾種反應物能夠在襯底附近發生化學沉積反應即可），分子束外延生長（分子束外延是在超高真空下（~10-8 Pa）加熱一種或多種原子或分子，這些原子分子束與襯底晶體表面反應從而形成半導體薄膜的技術）。

掩膜制造，掩膜版可分成：整版及單片版。整版是指晶圓上所有的集成電路芯片的版圖都是有該掩膜一次投影制作出來的，各個單元的集成電路可以不同。單片版是指版圖只對應晶圓上的一個單元，其他單元是該單元的重復投影，晶圓上各個芯片是相同的。早期掩膜制造是通過畫圖照相微縮形成的。光學掩膜版是用石英玻璃做成的均勻平坦的薄片，表面上涂一層60~80nm厚的鉻，使其表面光潔度更高，這稱之為鉻版（Crmask），通常也稱為光學（掩膜）版。新的光刻技術的掩膜版與光刻技術有關。光刻的作用是把掩膜版上的圖形映射到晶圓上，并在晶圓上形成器件結構的過程。對光刻的基本要求有：高分辨率、高靈敏度、精密的套刻對準、大尺寸硅片上的加工、低缺陷。曝光是在光刻膠上形成預定圖案，有光學光刻和非光學光刻。刻蝕是將圖形轉移到晶圓上有濕法刻蝕、等離子體刻蝕、反應離子刻蝕等。光刻基本步驟：涂光刻膠 ?曝光?顯影與后烘?刻蝕?去除光刻膠

摻雜的目的是制作N型或P型半導體區域，以構成各種器件結構。主要方法有：熱擴散法摻雜，離子注入法摻雜。

絕緣層形成的方式：熱氧化、CVD。絕緣層的作用：柵極隔離層，局部氧化隔離法隔離（LOCOS），淺溝槽隔離（STI）

集成電路工藝中的金屬層有三個主要功能：1）形成器件本身的接觸線；2）形成器件間的互連線；3）形成焊盤。金屬層的形成主要采用物理汽相沉積（PVD：Pysical Vapor Deposition）技術。PVD技術有蒸鍍和濺鍍兩種。金屬CVD技術，正在逐漸發展過程中（6）簡述以N+硅為襯底的工藝步驟。

雙阱CMOS工藝采用的原始材料是在N+或P+襯底上外延一層輕摻雜的外延層，然后用離子注入的方法同時制作N阱和P阱。使用雙阱工藝不但可以提高器件密度，還可以有效的控制寄生晶體管的影響，抑制閂鎖現象。

1襯底準備：襯底氧化后，在二6NMOS管場注入光刻 氧化硅上生長氮化硅

2光刻P阱，形成阱版，在P阱區腐蝕氮化硅，P阱注入

7場區氧化，柵氧化，溝道摻雜（閾值電壓調節注入）

11硅片表面沉積二氧化硅薄膜

12接觸孔光刻，接觸孔腐蝕

3去光刻膠，P阱擴散并生長二氧化硅

8多晶硅淀積、摻雜、光刻和腐蝕，形成柵區的多晶硅版

13淀積鋁，反刻鋁，形成鋁連

4腐蝕氮化硅，N阱注入并擴散

5形成場隔離區（場氧化層）

10PMOS管光刻和注入磷并擴

散，形成P+版

最后做柵極金屬引線后得到雙阱CMOS工藝的CMOS晶體管

9P阱中的NMOS管光刻和注入硼并擴散，形成N+版

線

（7）簡述某一規則的目的與作用。P74 1.阱的間距和間隔的規則 N阱通常是深擴散，必須使N阱邊緣與臨近的N+擴散區之間留有足夠的間隙，從而保證N阱邊緣不與P型襯底中的N+擴散區短接。

2.MOS管的規則

在多晶硅穿過的有源區的地方，源和漏擴散區被多晶硅區所掩蔽。因而，源、漏和溝道是自對準于柵極的。重要的是，多晶硅必須完全穿過有源區，否則制成的MOS管就會被源、漏之間的擴散通路所短路。為確保這一條件得到滿足，多晶硅必須超出擴散區邊界。同時，有源區也必須在多晶硅柵兩邊擴展，這樣才能有擴散區存在，使載流子進入和流出溝道。

3.接觸

版圖設計中通常需要有多種接觸，例如，金屬和P型擴散區接觸、金屬和N型擴散區接觸、金屬和多晶硅接觸以及襯底接觸等。根據工藝不同，還有“隱埋”型多晶硅和擴散區接觸以及拼合接觸。

（8）舉出三種以上集成電路模型中二階效應。

1.溝道長度對閾值電壓的影響；

2.漏柵靜電反饋效應對閾值電壓的影響； 3.溝道寬度對閾值電壓的影響； 4.遷移率隨表面電場的變化；

5.溝道夾斷引起的溝道長度調制效應；

6.載流子漂移速度限制而引起的電流飽和效應；（9）方塊電阻。一個矩形金屬薄膜的電阻為R??l1 當l??時，即取一個方塊時，其阻值為R|l???R?=?，h?hR即為方塊電阻。P-105（10）仿真分析有哪些？

直流工作點分析、交流頻率分析、瞬態分析、傅立葉分析、噪聲分析、失真分析、參數掃描分析、溫度掃描分析、極-零點分析、傳遞函數分析、直流和交流靈敏度分析、最壞情況分析、蒙特卡羅分析。P157（11）CMOS兩級運放結構中各管子功能的解釋。

圖中所示的是一個電容性負載的兩級CMOS基本差分運算放大器。其中，Part1為運算放大器的電流偏置電路，為了減小電源電壓波動的影響，該偏置電路采用了在改進型威爾遜電流鏡電路中又增加一個電阻R1的結構；Part2為運算放大器的第一級放大器；Part3為運算放大器的第二級放大器。第一級為標準基本差分放大器，第二級為PMOS管作為負載的NMOS共源放大器。為使運算放大器的工作穩定，在第一級放大器和第二級放大器之間采用補償網絡來消除第二個極點對低頻放大倍數、單位增益帶寬和相位裕度的影響。在運算放大器的電路結構圖中，M1，M2，M3，M4，M5構成PMOS對管作為差分輸入對，NMOS電流鏡作為輸入對管負載，PMOS管M5作為尾電流源的標準基本差分運算放大器;M6/M7構成以PMOS管作為負載的NMOS共源放大器；M14(工作在線性區)和電容Cc構成運算放大器的第一級和第二級放大器之間的補償網絡；M9~M13以及R1組成運算放大器的偏執電路。（12）模擬或數字集成電路設計流程和每步常用工具是什么？

模擬集成電路（晶體管級）設計流程 ：1性能指標要求明細表。2選擇合適的電路結構。3手動計算電路元器件參數。4電路圖編輯和修改（Schemetic工具）。5電路仿真（SmartSpice，Hspice，Cadence Spectre等工具）。6版圖設計和驗證（Vistuoso）。7流片和封裝測試 P—155至P—156

數字集成電路晶體管級設計流程：1給定邏輯功能指標。2晶體管門級電路實現。3電路仿真。4版圖設計與驗證5.流片和封裝測試

數字集成電路設計流程：編寫RTL代碼----前仿真----綜合-----形式驗證------APR-----時序分析-----后端物理驗證（13）封裝工藝流程

1晶圓劃片：即把以陣列做在晶圓上的芯片用機械或激光切割的方式一顆顆分開。

2分類：如果多種芯片以多項目晶圓的方式制作在一片晶圓上，劃片以后則需要對它們進行分類。

3管芯鍵合：利用管芯鍵合機，先將加工好的焊料或聚合物粘接劑涂覆在引線框架或陶瓷管殼內，然后將芯片壓放在涂有焊料或粘接劑的位置上

4引線壓焊（又稱為綁定—Bongding）：利用手工或自動壓焊機，將鋁絲或金絲等金屬絲或金屬帶的一端壓焊在芯片輸入、輸出、電源、地線等焊盤上，另一端壓焊在引線框架上的引線金屬條上，實現芯片與框架引線的電連接。

5密封：對多種集成電路需要密封以實現同外界的水汽和化學污染物的隔離、6管殼焊封：作為腔體型載體，需要利用蓋板（管帽）實現對封裝芯片的（密封）包圍。7塑封：將模塑化合物在一定溫度下壓塑成型，實現對芯片的無縫隙包圍。

8測試：包括對密封和外觀等封裝性能質量的測試和封裝后芯片電性能的測試。P253（14）舉出、解釋常見集成電路封裝形式。

DIP雙列直插式封裝、SOP小外形封裝、QFP四邊引腳扁平封裝（包括塑封裝QDP、薄型QFP、窄節距QFP）P254-P259（15）內建自測試BIST的工作思想。

在電路內部生成、施加、和分析，利用電路自身的結構來測試自己。P--296（16）中國主要的foundry有哪些？什么樣的工藝水平？

臺積電0.35微米及以下，中芯國際0.35微米到0.18微米，上海宏力半導體制造有限公司 可提供0.25 / 0.22 / 0.18 / 0.15 / 0.12微米工藝，華宏半導體有限公司0.13微米（17）什么是綜合？常見的綜合工具有哪些？

電路綜合synthesis：實現在滿足設計電路的功能、速度及面積等限制條件下，將行為級描述轉化為指定的技術庫中單元電路的連接。綜合工具DC PKS RC（18）畫出利用DC綜合的流程框圖

（19）什么是APR？主要考慮的因素有哪些？

APR：Auto Place and Route自動布局布線。主要考略的因素有設計的輸入（準備好庫、網標文件）、布局規劃floorplan（規劃好引腳、大小、電源環、電源條，需要反復調整）、時序約束、place、時鐘樹綜合、布線。（20）解釋一下后端設計中出現的天線效應，如何修正？

在芯片生產過程中，暴露的金屬線或者多晶硅(polysilicon)等導體，就象是一根根天線，會收集電荷（如等離子刻蝕產生的帶電粒子）導致電位升高。天線越長，收集的電荷也就越多，電壓就越高。若這片導體碰巧只接了MOS 的柵，那么高電壓就可能把薄柵氧化層擊穿，使電路失效，這種現象我們稱之為“天線效應”。

解決方案：1.跳線2.插入二極管

3、綜合（40分）

（1）電流鏡工作原理。P-160（2）單故障情況下測試向量生成。P-284 單固定故障

（3）ASIC設計與FPGA設計的異同點是什么？分別畫出他們的設計流程。

ASIC設計流程：項目規劃---總體設計---詳細設計和可測性設計----時序驗證和版圖設計----加工完備 FPGA 設計流程：

（4）CMOS傳輸門優點及版圖

優點：由于PMOS管對輸入信號IN高電平的傳輸性能好，而NMOS管對輸入信號IN低電平的傳輸性能好，從而使信號IN可以獲得全幅度的傳送而沒有電平損失。版圖見P193

（5）版圖規則解釋

版圖幾何設計規則： 版圖幾何設計規則可看作是對光刻掩膜版制備要求，這些規則在生產階段為電路設計師和工藝工程師提供了一種必要的信息聯系，與版圖規則相聯系的主要目標是獲得有最佳成品率的電路，而幾何尺寸則盡可能的小，又不影響器件、電路的可靠性。

電學設計規則：給出的是由具體工藝參數抽象出的器件電學參數，是晶體管級集成電路模擬的依據。（6）可綜合設計，舉例說明某些規范？

可綜合設計是設計的根本目的，是對代碼的基本要求，有效的建模風格是控制結果的最為有利的手段。

規范1：將硬件的行為為指標以合理的方式映射為一些進程，對每個進程完成的操作盡量選擇有效的算法，了解綜合器的性能以合理的代碼風格引導綜合工具生成硬件。

規則2：允許的條件下盡量用變量代替信號，盡量共享復雜運算，明確指出過程的無關態，使用滿足要求的最小數據寬度。

規則3：用組合邏輯合用時序邏輯實現的電路要分配到不同的進程中，不要使用枚舉類型的屬性，integer應加范圍限制，通常的可綜合代碼應該是同步設計，避免門級描述除非在關鍵路徑。（7）DC綜合時候考慮的約束條件主要是什么？輸出的結果各有哪些方式？分別有什么作用？

主要的約束：性能約束（時鐘、輸入延時、輸出延時、驅動、負載）、面積約束、設計規則約束（最大轉換時間、最大扇出、最大電容）

輸出結果及作用：門級網表和綜合設計約束SDC文件（用于后端不限）、標準延時格式SDF文件（用于后端仿真）。

（8）什么是形式驗證？為什么需要形式驗證？驗證的工具是什么？怎么驗證？（驗證的流程是什么）

性試驗證是指從數學上完備地證明或驗證電路的實現方案是否確實實現了電路設計描述的功能。驗證工具等效性檢驗、模擬檢驗、理論證明。

為什么：形式驗證和模擬驗證的結合可以話費更少的時間來驗證更為復雜的系統芯片。（9）用反相器設計方法設計N輸入與非門、或非門設計規律

P191 對具有n個輸入端的與非門電路，其中各MOS管的尺寸寬長比；

（1）將與非門中的n個串聯NMOS管等效為反相器中的NMOS管，將n個并聯的PMOS管等效為反相器中的PMOS管；

（2）根據開關時間和有關參數的要求計算出等效反相器中的NMOS管與PMOS管的寬長比；

（3）考慮到NMOS管是串聯結構，為保持下降時間不變，各NMOS管的等效電阻必須縮小n倍，亦即它們的寬長比必須是反相器中的NMOS管的寬長比的n倍；

（4）為保證在只有一個PMOS晶體管導通的情況下，仍能獲得所需的上升時間，要求各PMOS管的寬長比與反相器中的PMOS管相同。

或非門類似。

（10）N輸入與非門、或非門原理圖，版圖

（11）解釋圖1電路的工作原理。敘述用按照反相器設計方法設計此電路的原則。

圖1 反相器鏈電路

參考：反相器鏈構成緩沖，驅動較大的電容時，用單一反相器構成的緩沖經常是不能滿足要求，這時候需要用N個反相器構成的緩沖鏈，緩沖的尺寸應該是逐漸增大（增大倍數跟工藝有關），這樣才能得到最好的性能。（12）畫出CMOS二輸入或非門原理圖版圖示意圖。