第一篇：數字電子技術 研究性教學 抗干擾、驅動、噪聲和匹配問題對數字系統的影響

抗干擾、驅動、噪聲和匹配問題對數字系統的影響

指導教師：朱明強

電子信息工程學院

通信1009 10211159高子豪 10214055曹偉娜

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目錄

1數字系統中的抗干擾問題..............................................................................................................................2 1.1干擾的主要原因........................................................................................................................................2 1.2干擾對數字系統的影響..........................................................................................................................2 1.3干擾的主要類型........................................................................................................................................3 1.4干擾的主要傳輸途徑...............................................................................................................................5 1.5抗干擾的主要方法...................................................................................................................................5 1.5.1抑制干擾源..........................................................................................................................................6 1.5.2切斷干擾傳播路徑............................................................................................................................7 1.5.3提高敏感器件的抗干擾性能.........................................................................................................8 1.6抗干擾的主要措施...................................................................................................................................8 1.6.1器件使用時的抗干擾措施..................................................................................................................8 1.6.2電路設計時的抗干擾措施..................................................................................................................8 1.6.3印制板設計時的抗干擾措施..............................................................................................................9 2數字系統中的驅動問題..................................................................................................................................9 2.1數字系統中驅動能力的定義.................................................................................................................9 2.2提高電路驅動能力的措施...................................................................................................................10 3.數字系統中的阻抗匹配問題.......................................................................................................................10 3.1阻抗匹配及其對保證信號完整性的影響.......................................................................................10 3.2阻抗匹配的常用方法.............................................................................................................................12 3.2.1并聯終端匹配...................................................................................................................................12 3.2.2串聯終端匹配...................................................................................................................................13 4.總結......................................................................................................................................................................13 5.參考文獻............................................................................................................................................................13 抗干擾、驅動、噪聲和匹配問題對數字系統的影響

高子豪 曹偉娜 電子信息工程學院 通信1009 指導老師 朱明強

摘要：本文介紹了數字系統中噪聲干擾的主要原因，簡述了干擾的主要類型及造成的影響，列舉了相應的應對方法。簡述了電路驅動能力以及阻抗匹配對數字系統的影響。并用相關的仿真結果體現了上述理論的實際影響。

關鍵詞：抗干擾 驅動能力 噪聲 阻抗匹配 數字系統

前言：隨著高科技領域的進步，超大規模集成電路的發展，半導體器件速度的加快，高速數字電路系統的應用越來越廣泛，如基于微機的高速數據采集系統等。與此同時，為了獲得穩定可靠的高速數字電路系統，信號完整性在顯得越來越重要，然而電磁兼容、噪聲干擾問題也變得越來越突出。在保證信號完整性的措施中，抵抗噪聲干擾成為了重要部分，同時阻抗匹配問題也有著重要地位。同時為了確保系統的穩定，我們還需要在設計中考慮電路的驅動能力。以上幾點是一個優質的電路在設計過程中必須重視的問題。

1數字系統中的抗干擾問題

1.1干擾的主要原因

我們都希望設計的設備工作可靠，不會被其它設備干擾，也不會干擾其它設備。但是，由于電氣噪聲和電磁干擾幾乎無處不在，所以，我們設計的產品往往達不到這些目標。

一般來講du/dt，di/dt比較大的地方是干擾源。高速數字電路的干擾主要來源于微處理器、發送器、瞬態電源、交流電源、繼電器、雷電、電機、可控硅、高頻時鐘、靜電的泄放等。在含有微處理器數字系統中，時鐘電路是最大的寬帶噪聲源，其噪聲分布在整個頻帶內。當半導體速度加快和頻率升高時，這些電路能產生高達300MHz的諧振干擾，因此必須將其濾掉。

1.2干擾對數字系統的影響

噪聲等干擾最直接的影響是會數字系統中各點的電平，當干擾超過一定限度時，將導致錯誤，使輸出嚴重失真或者造成嚴重的邏輯錯誤。

以TTL與非門為例。其電壓傳輸系數如圖1.2.1所示。

圖1.2.1 TTL與非門輸入輸出特性曲線 其中UOH為輸出高電平，UOL為輸出低電平。UON為輸入高電平電壓，UOFF為輸入低電平電壓。當噪聲干擾超過一定限度時，將產生邏輯錯誤，如圖1.2.2所示。

圖1.2.2 TTL與非門噪聲容限

其中UNL為低電平噪聲容限，UNH為高電平噪聲容限。當噪聲干擾超過噪聲容限時，將產生邏輯錯誤。因此，抑制噪聲干擾是設計和使用中必須考慮的問題。

1.3干擾的主要類型

干擾類型通常按干擾產生的原因、干擾模式和噪聲的波形性質的不同的劃分。干擾按干擾原因分類可分為電源噪聲干擾、空間干擾(即場干擾)和傳導干擾。其中電源噪聲干擾有過壓、欠壓、浪涌電壓、尖峰電壓等。傳導干擾則是通過與系統相連接的導線傳播到敏感器件的干擾。空間干擾都通過電磁波輻射竄入系統。

按噪聲干擾模式的不同可分為共模干擾和差模干擾。

按噪聲的波形性質分類可分為持續噪聲，偶發噪聲等。

過渡干擾：

邏輯電路在動態工作時，因邏輯元件傳輸時間影響而引起的內部干擾稱為過渡干擾。過渡干擾都和電路內部的競爭冒險現象以及可能出現的中間過渡狀態有關。過渡干擾容易造成電路邏輯關系混亂、控制失靈、甚至完全破壞電路的正常工作。在電路中可以加一電容進行濾除，如圖1.3.1所示。

圖1.3.1 由于冒險現象造成的過渡干擾示意圖

線間串擾：

由鄰近信號線感應而產生的干擾。當兩條線或兩條以上較長的導線相互并行而又靠得很近時，其中任一導線上的信號將在其它導線上產生干擾。傳輸線間的相互串擾是數字系統中最難預測和最難控制的不可靠因素之一，所以設計時必須加以充分考慮。線間串擾現象如圖1.3.2所示。

圖1.3.2 線間串擾示意圖

對于不同間距的線間串擾的仿真如圖1.3.3所示。

圖1.3.3 不同間距導線的線間串擾仿真結果

可見兩線之間的間距越小串擾越大，所以在實際高速PCB布線時應盡量拉大傳輸線間距或在兩線之間加地線來隔離。輻射干擾：

由于空間電磁波的輻射而引入的干擾。如圖1.3.4所示。

圖1.3.4 輻射干擾示意圖

共模干擾和差模干擾：

共模干擾和差模干擾是一種比較常用的分類方法。如圖1.3.5所示。共模干擾是信號對地的電位差。共模電壓可通過不對稱電路轉換成差模電壓，它會直接影響測控信號，造成元器件損壞(這就是一些系統I/O模件損壞率較高的主要原因)。差模干擾主要是指作用于信號兩極之間的干擾電壓，其中最主要的是空間電磁場在信號間耦合感應及不平衡電路的轉換共模干擾所形成的電壓，它會直接疊加在信號上，影響測量與控制精度。

圖1.3.5 共模干擾和差模干擾示意圖

傳輸線導致的干擾：

信號線加長后，由于傳輸線的等效電阻、電感和電容增大，傳輸線效應明顯加強，波形出現振蕩現象，如圖1.3.6所示。因此在高頻PCB布線時除了要接匹配電阻外，還應盡量縮短傳輸線的長度，保持信號完整性。

圖1.3.6 不同長度的傳輸線上干擾仿真結果

1.4干擾的主要傳輸途徑

導線耦合：

噪聲進入電路更明顯的方法是通過導體，如果導體通過一個有干擾的環境，它將感應出干擾噪聲并傳到電路各處。例如噪聲通過電源引入系統。一旦噪聲從電源線上產生出來，它將傳至所有需要該電源的電路，如圖1.4.1所示。

圖1.4.1 導線耦合示意圖

共模阻抗耦合：

噪聲耦合也可通過共模阻抗而產生。兩個電路共用一根導線以獲得電源電壓和接地回路。如果A支路突然需要更高的電源，則B支路的電壓將會由于共用電源和兩回路之間的阻抗而降低。這種耦合效應可由減小共模阻抗來降低。不幸的是，電源的阻抗耦合對電源來說是無法減小的，對于地回路也是如此，A支路流過的數字回路電流會在回路的共模阻抗上產生高頻數字噪聲，它使B支路的回路發生地電位的起伏，一個不穩定的地會嚴重地影響電路的性能。例如A/D轉換器。

1.5抗干擾的主要方法

形成干擾的基本要素有三個：干擾源，傳播途徑與敏感器件。

干擾源指產生干擾的元件、設備或信號，用數學語言描述如下：du/dt，di/dt大的地方就是干擾源。如：雷電、繼電器、可控硅、電機、高頻時鐘等都可能成為干擾源。傳播路徑指干擾從干擾源傳播到敏感器件的通路或媒介。典型的干擾傳播路徑是通過導線的傳導和空間的輻射。

敏感器件指容易被干擾的對象。如：A/D、D/A變換器，單片機，數字IC，弱信號放大器等。抗干擾設計的基本原則是：抑制干擾源，切斷干擾傳播路徑，提高敏感器件的抗干擾性能。

抑制干擾源就是盡可能的減小干擾源的du/dt，di/dt。這是抗干擾設計中最優先考慮和最重要的原則，常常會起到事半功倍的效果。減小干擾源的du/dt主要是通過在干擾源兩端并聯電容來實現。減小干擾源的di/dt則是在干擾源回路串聯電感或電阻以及增加續流二極管來實現。

1.5.1抑制干擾源

合理的PCB板布局： 在布線之前，必須注意元件在PCB上的合理布局，高速數字電路以及其它產生噪聲的電路(如繼電器、大電流開關等)必須分開，以使子系統之間的耦合降至最小。當擺放元件時，必須注意子系統之間的可能布線，包括時鐘和晶振電路。一個有效的布局方案應當檢查潛在的電磁兼容(EMI)問題，反復檢查和修正布局，直到所有EMI的風險都已找到。

合理的地的布局：

沒有什么比具有一個可靠而完善的電源系統對一個電路的系統設計更重要的了，地線布局尤其關鍵。事實上，地是所有良好的PCB設計的基礎，多數EMI問題可通過使用實用而有效的布局方法來解決。理解產生地線噪聲的機制對于減小地線干擾至關重要，所有地線都有阻抗，和所有電路一樣，電流必須流回其源點，電流通過地線上的有效阻抗將產生一個電壓降，這些電壓降就是地線系統干擾的原因。當系統頻率升高時，地線上的干擾也將增大。基本電路理論指出：導體上電流的變化乘以電感將等于電壓。

在高頻數字系統中，晶體管的導通與關斷將產生電流的尖峰，快速系統將產生更大的尖峰電壓，噪聲還會通過共用的阻抗耦合至其它電路中。

良好的地線系統的優點是除了能減少設計時間以外，還能抑制干擾，而且不需要額外的電路板成本，其基本目的是減少由于地線而導致的噪聲電壓。無噪聲的地回路不應與含有噪聲的地回路連接在一起？應當使信號具有低阻的地回路。多數基于微控制器的系統含有高頻數字邏輯和低端的模擬電路，一些系統甚至還有產生噪聲的繼電器和大電流開關，這些電路應該隔離，各自的地線不能混疊，只有相類似的電路才能放在一起。

高速數字電路必須為所有信號提供一個低阻回路，設計地線時應當包括盡可能多的異行通道到地，這可以減少地線回路的電感，這一思想推到極限，將會產生一個地平面，盡管它是最優的，但這將會增加多層PCB的成本。如果地平面不經濟，可以考慮用單點接地，單點接地形成星形接地，將所有地線接到一個終結點，這一方法減少了共模阻抗使這一努力還是值得的。

導體電感與其直徑的對數成反比，而與其長度成正比，為了減少電感，使用盡可能短而粗的導線，布線時使用45°角的轉換而非90°角以減少傳輸反射。

集成電路(IC)去耦： 當一個邏輯門開關時，在電源線上會產生瞬息電流，通過電流的阻抗會產生壓降。電源線上的阻抗可以通過一個電源平面而減少，同時用低速邏輯可以減小開關速度，從而減小電流突變而產生在電源線上的干擾電壓，這些方法對于高速數字電路的性能指標來說是不能接受的，但IC所需電流可由附近的去耦電容提供，這不但減少了電源線的負擔同時還可以濾除電源系統的干擾。

高頻、低電感的圓柱玻璃或多層陶瓷電容可用來為IC去耦，將電容臵于與IC盡可能近的地方，使VCC與GND形成一個環絡。如果PCB有表面安裝元件，應使電容在VCC與GND 之間。

突變的去耦電容常常耗盡其儲存的電荷，因此需要充電，這可通過使用大容量電容來完成，其容量并不重要，但它必須能為15到20個IC充電，若PCB上IC過多，則大容量電容應放在PCB板上周圍，以提供足夠的電荷。

基于微控制器的系統，用一個大電容對電源去耦已足夠，大去耦電容應當盡量放在離PCB的電源端較近的地方，還應使用一個電容對高頻噪聲進行去耦，這一電容也應放在靠近電源的地方。

合理的信號布局：

在電源與地線布局完成以后，對信號線也要進行合理布局，在布混合信號板時，不要將數字與模擬信號混在一起，盡量先布敏感的信號，并注意潛在的耦合路線。

在微控制器系統中最敏感的信號是時鐘，系統和中斷線。振蕩器在開始時尤為敏感。不要讓它們與大電流的開關信號線平行，它們會被電磁交叉耦合信號所干擾，從而破壞系統的正常工作，時鐘也會受干擾而變得混亂，并使整個系統失去同步。由于計算機正常工作所需要的定時器依靠時鐘，所以不要指望它們能不受電磁干擾的影響。最好讓大的干擾源離開PCB板，并將微控制器放在靠近地線的地方，同時使走線短一些。

導體或陶瓷諧振器時鐘內的射頻電路，它必須減少放射和提高抗干擾性，最好要使其靠近微控制器。若連線比較長，要將其平放在板上并使外殼接地。晶振電路的地應使用盡量短的走線連在元件的地線引腳上。電源與地線引腳應直接連在電源接線柱上。

1.5.2切斷干擾傳播路徑

按干擾的傳播路徑可分為傳導干擾和輻射干擾兩類。

傳導干擾是指通過導線傳播到敏感器件的干擾。高頻干擾噪聲和有用信號的頻帶不同，可以通過在導線上增加濾波器的方法切斷高頻干擾噪聲的傳播，有時也可加隔離光耦來解決。電源噪聲的危害最大，要特別注意處理。

輻射干擾是指通過空間輻射傳播到敏感器件的干擾。一般的解決方法是增加干擾源與敏感器件的距離，用地線把它們隔離和在敏感器件上加蔽罩。

切斷干擾傳播路徑的常用措施有： 隔離噪聲源：

在與噪聲源其他元件之間應添加隔離電路(如增加π形濾波電路)，控制噪聲源。合理放臵晶振：

注意晶振布線，用地線把時鐘區隔離起來，晶振外殼接地并固定。

合理的電路布局：

對電路板進行合理分區，對強、弱信號，數字、模擬信號分區。盡可能把干擾源與敏感元件遠離。用地線把數字區與模擬區隔離，數字地與模擬地要分離，最后在一點接于電源地。A/D、D/A芯片布線也以此為原則。數字電路和大功率器件的地線要單獨接地，以減小相互干擾。大功率器件盡可能放在電路板邊緣。

使用抗干擾元件：

在易受干擾的地方使用抗干擾元件。如磁珠，磁環，電源濾波器，屏蔽罩，可顯著抑制噪聲的傳輸。1.5.3提高敏感器件的抗干擾性能

提高敏感器件的抗干擾性能是指從敏感器件這邊考慮盡量減少對干擾噪聲的拾取，以及從不正常狀態盡快恢復的方法。

采用差分信號傳輸可以大幅提高抗干擾能力。差分信號有很強的抗共模干擾能力，能大大延長傳輸距離。圖1.5.3.1是差分信號在長距離傳輸時的仿真波形，從仿真結果看，接收端的波形除了有延遲外，波形保持完好。

圖1.5.3.1 查分碼編碼信號及解碼信號仿真結果

1.6抗干擾的主要措施

1.6.1器件使用時的抗干擾措施

器件的選擇：對于數字集成電路，通常噪聲容限越高，傳輸延時越大，其抗干擾性能越好。因此CMOS要比TTL集成電路的抗干擾性能好。

負載的控制：當某種集成電路輸出所帶的負載電路超過規定的扇出時，會使電路輸出的高電平值降低，低電平值升高，從而導致電路的噪聲容限降低，容易受干擾影響。所以在器件使用時應注意控制電路的輸出負載不要超過所規定的扇出。并應盡量留有余地。空端的處理：不用的集成電路輸入和控制端容易通過分布電容進入端子對電路產生干擾。因此不用的輸入和控制端應接上合適的邏輯電平。

1.6.2電路設計時的抗干擾措施

電路狀態轉換引起的振蕩及其抑制：通常TTL和CMOS 電路在狀態轉換瞬間, 會成為一個具有很高增益的放大器。當輸入波形在閾值附近有緩慢變化或很小波動時，就會被放大，使輸出波形的邊沿產生很大振蕩。這種振蕩造成會下級電路的誤觸發。

抑制這種干擾的辦法有兩種，一是對輸入波形前后沿時間較長的信號應加一級斯密特電路整形，將輸入波形的前后沿變陡。二是避免利用微分電路直接產生脈沖作觸發信號。電路延遲不同引起的毛刺及其消除：由于信號經各支路傳輸的延時不同, 邏輯運算后會產毛刺，形成干擾。可以在電路中采用濾波、時間選通和同步邏輯控制等方法來消除。

濾波法：由于毛刺干擾的頻率較高，脈寬要比信號脈寬窄得多，所以利用RC積分電路可有效地將脈寬較窄的毛刺濾除。

時間選通法：即是采用延遲電路，單穩或雙穩電路構成時間選通電路，對輸入有用波形進行抽樣來消除毛刺干擾。同步控制法：采用同步時序，使電路狀態的翻轉由一個脈沖觸發, 從而避免電路因傳輸延遲不同而產生的毛刺。

總線切換控制引起的浮動及其克服：在微處理機及類似數字電路中, 當數據DA和數據DB分別通過總線驅動器A和B上數據總線時，往往因驅動器A和B的控制信號CA、CB在邏輯上反相（存在一個門延時的切換時差）或存在明顯的切換時差，這樣，控制信號CA 變高時, 控制信號CB還沒變低（或者相反）于是造成驅動器A，B都為三態。從而在這個瞬間總線呈高阻。容易耦合干擾或處于不穩定的浮動狀態。克服這種現象, 除了要求控制信號切換 時間嚴格外，通常可在總線上加所謂的吊高電阻。即在總線到電源之間加接電阻(3~ 10KΩ)。使總線在控制信號切換瞬間處于穩定的高電位，從而增強總線的抗干擾能力。

1.6.3印制板設計時的抗干擾措施

在印制板上, 由于用作電路電源線、地線和信號線的印制線條具有一定的阻抗，電源線上會因電路狀態改變而產生脈動干擾，地線上會造成電路間的公共阻抗耦合，信號線之間因電容耦合（靜電感應）和電感耦合（電磁感應）造成串擾，稍長一些的印制線還會對高速電路產生反射干擾等。

電源線路的脈動干擾與去耦措施：要有效地抑制脈動干擾及其耦合，措施是加去耦電容。去耦電容分兩種，即印制板的去耦電容和芯片的去耦電容。前者加在每塊印制板的電源輸入端與地之間，作用是抑制板之間的脈動干擾傳導。一般采用10~ 100μ的電解電容。在高頻或高速電路中，還應在電解電容上并聯一個0.1μ的小電容。這是因為電解電容有內部電感難以濾除高頻。后者加在每塊或每隔幾塊集成電路的電源與地之間, 其作用是向芯片提供瞬時突變電流。一般用0.001~0.1μ的云母或陶瓷電容。需要指出, 芯片去耦電容的接法十分重要，正確的接法應使去耦電容和芯片所包圍的面積保持最小，否則起不了去耦作用。

PCB電路板設計抗干擾措施：印刷板圖設計中應注意下列幾點。從焊接面看，組件的排列方位盡可能保持與原理圖相一致。布線方向最好與電路圖走線方向相一致，便于生產中的檢查，調試及檢修。各組件排列，分布要合理和均勻。力求整齊，結構嚴謹的工藝要求。電阻，二極管的放臵方式分為平放與豎放兩種。

2數字系統中的驅動問題

2.1數字系統中驅動能力的定義

一般用“扇出系數”表示，扇出系數NO能夠衡量門電路帶負載能力的大小。以同類門電路做負載時，扇出系數表示可驅動同類門的個數。

NO可分為兩種情況，一種稱為灌電流負載NOL，一種稱為拉電流負載NOH。當驅動門輸出低電平，負載電流從外電路流入驅動門電路時，稱為灌電流負載。

NOL=IOLmax/IIL

其中，IOLmax為驅動門的最大允許灌電流，IIL是一個負載門灌入本級的電流。當負載門的個數增加時，總灌電流將增加，同時引起輸出低電平的增大。NOL限制了接入負載門的個數，NOL越大，說明門的灌電流負載能力越強。當驅動門輸出高電平時，負載電流從驅動門拉出，流向負載門，稱為拉電流負載。

NOH=IOHmax/IIH

其中，IOHmax為驅動門的最大允許拉電流，IIH是負載門的高電平輸入電流。IIH和IIL的取值如圖2.1.1所示。其中IIS為輸入短路電流，近似等于IIL。

圖2.1.1 TTL與非門輸出特性曲線

通常NOL與NOH不相等，取較小的作為門電路的扇出系數NO。即NO=min(NOL，NOH)。

2.2提高電路驅動能力的措施

當驅動能力不足時，可能造成高電平過低，燒毀器件，或者沒有足夠的輸出功率，因此提升電路的驅動能力非常重要。

在需要較大驅動電流的地方，應當使用驅動能力較強的電路，TTL門電路的扇出系數一般為8至10，而CMOS門電路的扇出系數可為20至25。

此外，相比TTL門電路，集電極開路(OC)門電路和發射級耦合(ECL)門電路具有更大的驅動能力。

當級聯邏輯門較多，或需要驅動較大功率元器件，如揚聲器、電機時可選擇使用三極管驅動電路，使用推挽式輸出，或使用其他驅動電路來獲得更大的驅動電流。

3.數字系統中的阻抗匹配問題

3.1阻抗匹配及其對保證信號完整性的影響

在PCB板上，如果傳輸線的工作頻率很高，工作波長和傳輸線的長度相比不可忽略的時候，就要用分布參數模型代替集中參數模型來分析傳輸線上的信號傳輸情況。

當傳輸線為傳輸高頻信號的使用分布參數模型分析時，根據電磁場理論可以得知，此時傳輸線導體上存在傳輸線單位長度的分布電阻R、分布電容C、分布電感L和分布電導G。

對于均勻傳輸線，取無限小的線元Δz(Δz<

圖3.1.1 傳輸線等效阻抗示意圖

實際的傳輸線則可視為各線元的級聯，如圖3.1.1(b)所示。傳輸線上行波的電壓和電流之比定義為傳輸線的特性阻抗，用Z0表示。則特性阻抗的一般表達式為：

當一個信號在傳輸線上傳輸過程中如果出現阻抗不連續，則會出現反射現象。因此，傳輸線上d點的電壓可以表示為：

式中V+(d)為入射波電壓，V-(d)為反射波電壓，Γ(d)為反射系數。其中，Z0又可以表示為：

式中Zin(d)是傳輸線上任意一點d處的阻抗。如果能夠使Zin(d)=Z0，則反射波電壓為0，反射波對該點的電壓沒有影響，此時即為阻抗匹配，否則為阻抗失配。

最壞的可能性是當Zin(d)=∞。即此時不連續點由于反射波的影響，甚至會出現該點電壓為入射電壓2倍的情況。

因此，如果沒有匹配阻抗，數字系統中的信號將可能嚴重失真，如圖3.1.2所示 圖3.1.2 不同阻抗匹配情況下輸出時鐘信號仿真結果

其中左圖為軟件模擬的未加源端匹配電阻時某芯片輸出的時鐘信號波形，右圖為相同狀態下加源端匹配電阻時的同一芯片輸出的時鐘信號波形。

可見當時鐘頻率很高時，由于沒有合適的阻抗匹配，導致了輸出波形的嚴重畸變。

當匹配電阻不同時，信號完整性也會不同，在不同匹配電阻情況下的仿真如圖3.1.3所示。

圖3.1.3 不同阻抗匹配值下輸出正弦波形仿真結果

可見在阻抗失配時波形的失真程度非常大。

3.2阻抗匹配的常用方法

3.2.1并聯終端匹配

并聯終端匹配是最簡單的阻抗匹配技術，通過一個電阻R將傳輸線的末端(可能是開路，也可能是負載)接到地或者接到VCC上，如圖3.2.1.1所示。電阻R的值必須同傳輸線的特征阻抗Z0匹配，以消除信號的反射。將終端匹配到VCC可以提高驅動器的能力，而將終端匹配到地則可以提高地上的吸收能力。所以，對于50%占空比的信號而言，將終端匹配到VCC要優于將終端匹配到地。

圖3.2.1.1 并聯終端匹配示意圖

匹配的優勢是這種類型的終端匹配方式僅需要一個額外的元器件。這種技術的缺點在于終端匹配電阻會帶來直流功耗，匹配電阻的值通常為50Ω到150Ω，所以在邏輯高和邏輯低狀態下都會有恒定的直流電流從驅動器流入驅動器的直流負載中。另外并聯終端匹配也會降低信號的高輸出電平。將TTL輸出終端匹配到地會降低VOH的電平值，從而降低接收器輸入端的抗噪聲能力。12 3.2.2串聯終端匹配

串聯終端匹配技術是在源端的終端匹配技術。同其它類型的終端匹配技術不一樣，串聯終端匹配技術是由連接在驅動器輸出端和信號線之間的一個電阻組成，驅動器輸出阻抗RD以及電阻R值的和必須同信號線的特征阻抗Z0匹配。如圖3.2.2.1所示。

圖3.2.2.1 串聯終端匹配示意圖

在串行連接終端匹配技術中，由于信號會在傳輸線、串行連接匹配電阻以及驅動器的阻抗之間實現信號電壓的分配，因而加在傳輸線上的電壓只有信號電壓的一半。而在接收端，由于傳輸線阻抗和接收器阻抗的不匹配，通常情況下接收器的輸出阻抗更高，這會導致大約同樣幅度值信號的反射，這稱之為附加的信號波形。故分配在負載端的信號電壓大約是驅動器輸出信號電壓的一半，再加上同樣幅值的附加信號電壓，使得接收器馬上就會接收到完整的信號電壓。而附加的信號電壓會反向傳遞到驅動端，但是串行連接的匹配電阻在接收器端實現了反射信號的終端匹配，因而不會出現進一步的信號反射，從而保證了傳輸線上信號的完整性。

串行連接終端匹配技術的優點是這種匹配技術僅僅為每一個驅動器加入了一個電阻元件，因此相對于其它類型的電阻匹配技術來說匹配電阻的功耗是最小的，它沒有為驅動器增加任何額外的直流負載，并且也不會在信號線與地之間引入額外的阻抗。

4.總結

在高速數字電路中，為了保證電路的穩定，可靠，應當在設計和使用過程中充分考慮抗干擾，驅動能力，阻抗匹配等問題。否則可能導致波形失真，邏輯錯誤，損壞元件。好的設計可以避免這些問題或減少其帶來的影響。是電路質量的保障。

5.參考文獻

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