第一篇：電子技術(shù)實(shí)驗(yàn)報(bào)告—實(shí)驗(yàn)10集成運(yùn)算放大器構(gòu)成的電壓比較器

電子技術(shù)實(shí)驗(yàn)報(bào)告

實(shí) 驗(yàn) 名 稱： 集成運(yùn)算放大器構(gòu)成的電壓比較器 系 別： 班 號(hào)： 實(shí)驗(yàn)者姓名：

學(xué) 號(hào)：

實(shí) 驗(yàn) 日 期：

實(shí)驗(yàn)報(bào)告完成日期：

目錄

一、實(shí)驗(yàn)?zāi)康?.......................................................3

二、實(shí)驗(yàn)原理........................................................3

1.集成運(yùn)算放大器構(gòu)成的單限電壓比較器...........................3 2.集成運(yùn)算放大器構(gòu)成的施密特電壓比較器.........................4

三、實(shí)驗(yàn)儀器........................................................4

四、實(shí)驗(yàn)內(nèi)容........................................................5

1.單限電壓比較器...............................................5 2.施密特電壓比較器............................................10

五、實(shí)驗(yàn)小結(jié)與疑問.................................................1

3一、實(shí)驗(yàn)?zāi)康?/p>

1.掌握電壓比較器的模型及工作原理 2.掌握電壓比較器的應(yīng)用

二、實(shí)驗(yàn)原理

電壓比較器主要用于信號(hào)幅度檢測(cè)——鑒幅器；根據(jù)輸入信號(hào)幅度決定輸出信號(hào)為高電平或低電平；或波形變換；將緩慢變化的輸入信號(hào)轉(zhuǎn)換為邊沿陡峭的矩形波信號(hào)。常用的電壓比較器為：?jiǎn)蜗揠妷罕容^器；施密特電壓比較器窗口電壓比較器；臺(tái)階電壓比較器。下面以集成運(yùn)放為例，說明構(gòu)成各種電壓比較器的原理。

1.集成運(yùn)算放大器構(gòu)成的單限電壓比較器

集成運(yùn)算放大器構(gòu)成的單限電壓比較器電路如圖1（a）所示。由于理想集成運(yùn)放在開環(huán)應(yīng)用時(shí)，AV→∞、Ri→∞、Ro→0；則當(dāng)ViER時(shí)，VO=VOL；由于輸出與輸入反相，故稱之為反相單限電壓比較器；通過改變ER值，即可改變轉(zhuǎn)換電平VT（VT≈ER）；當(dāng)ER=0時(shí)，電路稱為“過零比較器”。同理，將Vi與ER對(duì)調(diào)連接，則電路為同相單限電壓比較器。

2.集成運(yùn)算放大器構(gòu)成的施密特電壓比較器

集成運(yùn)算放大器構(gòu)成的施密特電壓比較器電路如圖2（a）所示。當(dāng)VO=VOH時(shí)，V+1=VT+=R當(dāng)VO=VOL時(shí)，V+2=VT?=R回差電平：△VT=VT+?VT?

R

22+R

3VOH+RVOL+R

R3

2+R3

ER；VT+稱為上觸發(fā)電平；

R2

2+R3

R3

2+R3

ER；VT-稱為下觸發(fā)電平；

當(dāng)Vi從足夠低往上升，若Vi>VT+時(shí)，則Vo由VOH翻轉(zhuǎn)為VOL； 當(dāng)Vi從足夠高往下降，若Vi

三、實(shí)驗(yàn)儀器

1.示波器1臺(tái)

2.函數(shù)信號(hào)發(fā)生器1臺(tái) 3.數(shù)字萬(wàn)用表1臺(tái) 4.多功能電路實(shí)驗(yàn)箱1臺(tái)

四、實(shí)驗(yàn)內(nèi)容

1.單限電壓比較器

（1）按圖1（a）搭接電路，其中R1=R2=10kΩ，ER由實(shí)驗(yàn)箱提供；

（2）觀察圖1（a）電路的電壓傳輸特性曲線；

電壓傳輸特性曲線的測(cè)量方法：用緩慢變化信號(hào)（正弦、三角）作Vi(Vip-p=15V、f=200Hz)，將Vi=接示波器X（CH1）輸入，VO接示波器Y（CH2）輸入，令示波器工作在外掃描方式（X-Y）；觀察電壓傳輸特性曲線。

①實(shí)驗(yàn)觀察到的波形圖：

②（X-Y）：

③仿真觀察到的波形圖：

可以看到波形中間出現(xiàn)了失真，推測(cè)是輸入電壓過大，超過了電路的允許范圍，將Vip-p改為12V后，波形正常。

（3）用直流電壓表測(cè)量參考電壓ER值，調(diào)節(jié)RW，觀察特性曲線的轉(zhuǎn)換電平VT隨ER的變化情況；當(dāng)VT=1V時(shí)，記下ER的值，定量記錄電壓傳輸特性曲線；

當(dāng)VT=1.00000V時(shí)，ER=1.1506V；

（4）當(dāng)VT=1V時(shí)，令示波器工作在內(nèi)掃描方式（V~t），同時(shí)觀察并畫出Vi、VO波形；根據(jù)電路工作原理，用示波器測(cè)量Vi的轉(zhuǎn)換電平VT值；改變RW，觀察ER減小時(shí)，VO正脈寬tu+的變化情況；當(dāng)ER=0時(shí)，觀察VO波形，說明為什么當(dāng)Vi直流成分為0時(shí)，VO為對(duì)稱方波？

①實(shí)驗(yàn)觀察到的波形圖：

②畫出的波形：

當(dāng)ER減小時(shí)，正脈沖的寬度逐漸變小。

當(dāng)ER=0時(shí)，VT=0，此時(shí)Vi>VT和Vi

（1）按圖2（a）搭接電路，其中R1=R3=10kΩ，R2為10kΩ電位器，ER由實(shí)驗(yàn)箱提供；

（2）用電壓傳輸特性曲線測(cè)量方法觀察圖2（a）電路的電壓傳輸特性曲線；

①實(shí)驗(yàn)觀察到的波形圖：

②仿真觀察到的波形圖（vip-p=13V）：

（3）調(diào)節(jié)R2電位器，觀察ΔVT變化情況；當(dāng)ΔVT=4V，調(diào)節(jié)RW，用直流電壓表測(cè)量ER的值，當(dāng)ER=2V，定量記錄電壓傳輸特性曲線；

ΔVT=4.02500V，ER=2.002V

（4）調(diào)節(jié)RW,觀察電壓傳輸特性曲線的變化情況，當(dāng)ER=0V時(shí)，測(cè)量VT-、VT+的值；

當(dāng)ER=0.002V時(shí)，VT+=1.99500V，VT-=-2.06500V（5）令示波器工作在內(nèi)掃描方式，同時(shí)觀察并畫出Vi、VO波形；根據(jù)電路工作原理，用示波器測(cè)量Vi的轉(zhuǎn)換電平VT-、VT+的值；改變RW,觀察ER減小時(shí)，Vo的正脈寬的變化情況。

①實(shí)驗(yàn)觀察到的波形：

②畫出的波形：

ER減小時(shí)，Vo的正脈寬變小。

五、實(shí)驗(yàn)小結(jié)與疑問

實(shí)驗(yàn)小結(jié)：

1.在做運(yùn)放實(shí)驗(yàn)時(shí)，接線需要小心謹(jǐn)慎，特別是對(duì)于偏置電壓的接入，一定要判斷清楚恒壓源的正負(fù)極才能接入。否則一旦出現(xiàn)線路接錯(cuò)，很容易就會(huì)燒掉運(yùn)放。

2.對(duì)于集成運(yùn)放基本運(yùn)算電路實(shí)驗(yàn)，在做實(shí)驗(yàn)前先進(jìn)行軟件仿真了解其基本特性是一個(gè)很好的方法。這樣能夠使得自己在自己動(dòng)手做實(shí)驗(yàn)對(duì)于實(shí)驗(yàn)結(jié)果有一定的預(yù)期，不但可以提高做實(shí)驗(yàn)的效率，而且也是減小實(shí)驗(yàn)失誤的有效方法之一。3.實(shí)驗(yàn)前應(yīng)檢驗(yàn)電路元器件，包括是否損壞，以及標(biāo)稱值與實(shí)際值的差異。我們不能輕易相信電阻的色環(huán)等標(biāo)稱值，有些元器件由于長(zhǎng)時(shí)間放置，老化，或者本身就具有較大的誤差，標(biāo)稱值與實(shí)際值有很大的差別，元器件的實(shí)際值在實(shí)驗(yàn)前均需重新測(cè)定，否則直接做實(shí)驗(yàn)很容易出現(xiàn)較大誤差甚至錯(cuò)誤，而且不利于實(shí)驗(yàn)矯正。

4.施密特電壓比較器的特點(diǎn)

（1）有兩個(gè)閾值電壓，運(yùn)放工作非線性（2）遲滯比較器抗干擾能力強(qiáng) 疑問：

做仿真時(shí)，當(dāng)輸入電壓峰峰值調(diào)到15V時(shí)，波形就會(huì)不正確，而真正做實(shí)驗(yàn)時(shí)，又沒有這個(gè)問題，為什么呢？

第二篇：電壓比較器實(shí)驗(yàn)報(bào)告

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實(shí) 實(shí)習(xí)習(xí)報(bào) 報(bào) 告 告

單位：

姓名：

時(shí)間：

一、實(shí)驗(yàn)?zāi)康?1．了解電壓比較器與運(yùn)算放大器的性能區(qū)別； 2．掌握電壓比較器的結(jié)構(gòu)及特點(diǎn)； 3．掌握電壓比較器電壓傳輸特性的測(cè)試方法； 4．學(xué)習(xí)比較器在電路設(shè)計(jì)中的應(yīng)用。

二、實(shí)驗(yàn)數(shù)據(jù)記錄、處理與分析 ① ① 【 【 過零電壓比較器電路】

】

過零電壓比較器是電壓比較電路的基本結(jié)構(gòu)，它可將交流信號(hào)轉(zhuǎn)化為同頻率的雙極性矩形波。常用于測(cè)量正弦波的頻率相位等。當(dāng)輸入電壓

第三篇：電壓比較器仿真實(shí)驗(yàn)報(bào)告

電壓比較器

時(shí)間6月6日 實(shí)驗(yàn)?zāi)康模?/p>

1)熟悉使用仿真軟件； 2)進(jìn)一步了解運(yùn)放的特性。

實(shí)驗(yàn)器材：

裝有Multisim仿真軟件的計(jì)算機(jī)一臺(tái)。實(shí)驗(yàn)原理：

通過一個(gè)開環(huán)狀態(tài)的運(yùn)放將其正、反向輸入端作為電壓比較端，當(dāng)同相端電壓高于反相端時(shí)，輸出電壓為正最大值，當(dāng)同相端電壓低于反相端電壓時(shí)，輸出負(fù)最大值，下面通過仿真實(shí)驗(yàn)來(lái)實(shí)現(xiàn)此功能，實(shí)驗(yàn)步驟：

1)打開仿真軟件將以下電路連接好；

2)給運(yùn)放輸入正玄波后啟動(dòng)仿真； 3)打開示波器調(diào)節(jié)各值后達(dá)到以下兩個(gè)波形

（紅色為輸入，藍(lán)色為輸出）實(shí)驗(yàn)結(jié)論（結(jié)果）：

通過以上實(shí)驗(yàn)證明，理論值成立，電路將輸入的正玄波變成了輸出的正最大值和負(fù)最大值。

第四篇：集成實(shí)驗(yàn)VCS實(shí)驗(yàn)報(bào)告

武漢大學(xué) 電工電子實(shí)驗(yàn)教學(xué)示范中心 集成電路設(shè)計(jì)實(shí)驗(yàn)實(shí)驗(yàn)報(bào)告 電子信息 學(xué)院

電子信息工程

專業(yè)

XXXX

年 X 月 XX 日

實(shí)驗(yàn)名稱 8 位累加器 VCS CLI 仿真驗(yàn)證(實(shí)驗(yàn)三)指導(dǎo)教師

姓名

年級(jí) 級(jí) 學(xué)號(hào)

成績(jī)

一、預(yù)習(xí)部分 1． 實(shí)驗(yàn)?zāi)康模A(yù)期成果）

2． 實(shí)驗(yàn)基本原理（概要）

3． 主要儀器設(shè)備（實(shí)驗(yàn)條件，含必要的元器件、工具）

一、實(shí)驗(yàn)?zāi)康?掌握集成電路計(jì)算機(jī)設(shè)計(jì)工具驗(yàn)證仿真工具 VCS(Verilog Compiled Simulator)的基本操作命令行命令，從集成電路 Verilog 設(shè)計(jì)到 VCS 驗(yàn)證的基本流程；掌握利用命令行來(lái)實(shí)現(xiàn)對(duì) Verilog 設(shè)計(jì)的調(diào)試與分析。

二、實(shí)驗(yàn)基本原理

1.VCS 是編譯型 Verilog 模擬器，它完全支持 OVI 標(biāo)準(zhǔn)的 cVerilog HDL 語(yǔ)言、PLI 和 SDF。VCS 首先會(huì)讀入 Verilg 的源文件，檢查語(yǔ)法及語(yǔ)言結(jié)構(gòu)錯(cuò)誤，即Compiler；然后結(jié)合測(cè)試模塊，進(jìn)行時(shí)序的仿真，即 Simulator；最后根據(jù)時(shí)序圖進(jìn)行調(diào)試，修改源程序，即 Debugger。

2.本次實(shí)驗(yàn)中需要用到的一些基本命令有：

>ls-顯示文件名 >cd-轉(zhuǎn)換目錄 >cd/../../-退出兩層 >more-以分頁(yè)方式查看文件內(nèi)容 >pwd-顯示當(dāng)前路徑 > vcs source_file [complie_time_options] 編譯 verilog 文件成為一個(gè)可執(zhí)行的二進(jìn)制文件，source_file 指所有用 Verilog 編寫的待測(cè)文件。

>simv [run_time_options] 運(yùn)行可執(zhí)行文件 > vcs source_files –R 單命令行方式，-R 表示編譯后立即執(zhí)行。

3.VCS 調(diào)試的基本方式 a.Verilog SystemTask calls 主要是將一些函數(shù)加到測(cè)試模塊中，從而實(shí)現(xiàn)相應(yīng)的操作。

b.CLI 調(diào)試，實(shí)際上是用命令行的方式來(lái)進(jìn)行調(diào)試。

c.VirSim 進(jìn)行仿真、驗(yàn)證與調(diào)試。

4.8 位累加器邏輯框圖

圖1

5.實(shí)驗(yàn)設(shè)備與軟件平臺(tái) UNIX 服務(wù)器，unix 工作站及 Synopsys VCS。

二、實(shí)驗(yàn)操作部分 1． 實(shí)驗(yàn)數(shù)據(jù)、表格及數(shù)據(jù)處理（綜合結(jié)果概要、仿真波形圖、時(shí)序分析結(jié)果、signalTAPII 結(jié)果等）

2． 實(shí)驗(yàn)操作過程（可用圖表示）

3． 結(jié)論

三、實(shí)驗(yàn)操作過程 1.VCS 的編譯 此步驟實(shí)驗(yàn)內(nèi)容參照實(shí)驗(yàn)講義進(jìn)行，略過。

2.利用 Verilog SystemTask Calls 進(jìn)行調(diào)試。

(1)在控制臺(tái)下鍵入：cd../../lab2/parta 進(jìn)入 lab2 的 parta 部分, shell> vcs –f adder.f –R，進(jìn)行 8 位的加法運(yùn)算，但會(huì)出現(xiàn)如下的顯示：

圖 2 這說明在源代碼中存在錯(cuò)誤，接下來(lái)要做的就是把錯(cuò)誤找出來(lái)。

(2)shell>vi addertb.v 進(jìn)入 vi 編輯器對(duì) addertb.v 文件修改。首先對(duì) add8 的模塊進(jìn)行檢測(cè)，如圖所示在相應(yīng)部分添加畫圈部分代碼。

圖 3 其中 add8(u1)是指 8 位加法器的低四位相加模塊。加入后保存文件，shell> vcs –f adder.f –R 重新編譯文件，會(huì)有如下的顯示：

圖 4

(3)因此在 add8(u1)中存在錯(cuò)誤。為了進(jìn)一步的檢測(cè)，如圖所示在相應(yīng)部分繼續(xù)添加畫圈部分代碼。

圖 5 為了設(shè)置斷點(diǎn)將$finish 改為$stop，這樣每當(dāng)發(fā)現(xiàn)一個(gè)錯(cuò)誤的時(shí)候，結(jié)果都會(huì)由$display 函數(shù)顯示出來(lái)，同時(shí)仿真過程會(huì)停在出錯(cuò)的地方。shell> vcs –f adder.f –R 重新編譯文件，VCS 在遇到$stop 后會(huì)停止仿真，同時(shí)進(jìn)入 CLI 的調(diào)試階段。

圖 6(4)可以看到在低位的相加上結(jié)果有誤。為了確定最終的錯(cuò)誤位置還要繼續(xù)下一組數(shù)據(jù)的相加，在 CL 下多次輸入”.”，最后可確定問題出在 fa 模塊上。

圖 7(5)Cl> quit，退出 CLI 模式。Shell>vi fa.v 進(jìn)入 vi 編輯器對(duì) fa.v 文件修改，問題出在數(shù)據(jù)相加時(shí)沒有將 cin 位加上。

圖 8

(6)修改后重新編譯，然后運(yùn)行程序。shell> simv +monitoroff，此時(shí)可以看到無(wú)錯(cuò)誤提示，即運(yùn)算正確。

圖 9(7)利用+monitoroff 可以在運(yùn)行程序時(shí)跳過所有的$monitor 命令，從而加快運(yùn)行速度。

圖 10

3.利用 VCS CLI 進(jìn)行調(diào)試(1)> cd../partb 進(jìn)入 lab2 的 partb。再一次運(yùn)行程序，看是否運(yùn)行正確。shell> vcs –f adder.f –R，得到如下結(jié)果：

圖 11

為了可以解決出現(xiàn)的問題，這時(shí)需要在 addertb.v 中設(shè)置斷點(diǎn)，把$finish 改為$stop，如下:

圖 12

(2)接著編譯并啟動(dòng) CLI 界面。shell> vcs –f adder.f +cli+3 –R –s –l sim.log，-s 可以啟動(dòng) CLI 并且將仿真時(shí)間停在 0 時(shí)刻，-l 可以將所寫過的命令記錄下來(lái)。cli_0> ?可以顯示所在的位置，即位于模塊的哪一層。cli_1> scope，cli_2>.程序開始運(yùn)行，有如下的顯示。cli_3> show variables，會(huì)顯示所有的變量。cli_4> print a_test a_test b_test cin_test cout_test sum_test 可顯示所有的變量值。

圖 13

(3)可見 sum_test 的結(jié)果是不正確的，cli_5>scope u1 可以進(jìn)入 u1(add8)模塊。cli_6> show variables。cli_7> alias praves print a b sum sum_0 sum_1 cin c4。為了方便可以利用 alias 命令新設(shè)立一個(gè)命令 praves，用來(lái)顯示變量值，cli_8> prvaves。

圖 14

(4)可見問題出在高四位，為了確定錯(cuò)誤需要檢查源文件，另外開一個(gè) UNIX 的控制臺(tái)。在 add8.v 中可以看到，在對(duì)結(jié)果的高四位以及輸出進(jìn)位的賦值均出現(xiàn)了錯(cuò)誤。

回到 CLI 環(huán)境下，進(jìn)行如下的操作：cli_9> print zero_add_cin one_add_cin，可得：

zero_add_cin: 0 one_add_cin:1。對(duì)上述變量強(qiáng)制賦值，如下：

cli_10> force zero_add_cin = 1 cli_11> force one_add_cin =0

圖 15

(5)運(yùn)用設(shè)定好的命令 praves 來(lái)顯示變量值，cli_12> pravas zero_add_cin one_add_cin，輸出顯示命令錯(cuò)誤。cli_13> tbreak #10，cli_14>.，cli_15> praves, 輸出顯示命令錯(cuò)誤。cli_16> print a_test a_test b_test cin_test cout_test sum_test，如下所示：

圖 16

結(jié)果正確，現(xiàn)在 add8 模塊中設(shè)置斷點(diǎn)，以變量 c4 的上升沿位為標(biāo)志。cli_17> always @posedge u1.c4，cli_18>.可以發(fā)現(xiàn)從 60 時(shí)刻到 26400 時(shí)刻均沒有出現(xiàn)錯(cuò)誤。cli_19> print a_test a_test b_test cin_test cout_test sum_test，顯示變量值：

a_test:01 b_test:08 cin_test:0 cout_test:0 sum_test:08 結(jié)果正確，但由于仿真運(yùn)行到斷點(diǎn)出就停止了，那么斷點(diǎn)后出現(xiàn)的錯(cuò)誤就無(wú)法檢測(cè) 到，所以需要去除斷點(diǎn)的限制。cli_20> tbreak #1，cli_21>.，cli_22> show break 會(huì)顯示如圖所示斷點(diǎn)。

(6)cli_24> delete 2，cli_25>.則運(yùn)行后成功編譯如下圖。

圖 17(7)可以將上述命令寫在一個(gè)約束文件(script file)中，然后直接運(yùn)行。這里已有一個(gè)test.s 的文件，下面來(lái)看如何運(yùn)行。

(8)cli_26> $reset，cli_30> source test.s，圖 18(9)cli_31> prtb，cli_32>.可以看到運(yùn)行無(wú)誤，此時(shí)結(jié)束仿真，退出 CLI，檢查 log 文件，可以看到所有的操作都被記錄在文件中。cli_33> $finish。

圖 19

圖 20(10)shell> more sim.log 可以看到所有命令均被記錄，由此也可以完成約束文件的建立。

三、實(shí)驗(yàn)效果分析（與預(yù)期結(jié)果的比較 ，實(shí)驗(yàn)中發(fā)現(xiàn)的問題。包括儀器設(shè)備等使用效果）

四、實(shí)驗(yàn)思考題 1． 集成電路從設(shè)計(jì)到驗(yàn)證的基本流程？ 答：集成電路設(shè)計(jì)的基本流程是：(1)功能設(shè)計(jì)階段，(2)設(shè)計(jì)描述和行為級(jí)驗(yàn)證，(3)邏輯綜合，(4)門級(jí)驗(yàn)證，(5)布局和布線。

驗(yàn)證過程：(1)用 VCS 編譯 Verilog 源程序，(2)執(zhí)行 simv 進(jìn)行仿真驗(yàn)證，(3)在錯(cuò)誤點(diǎn)停下，(4)確定錯(cuò)誤并改正(4)編譯仿真確認(rèn)修改是否正確(5)解釋結(jié)果。

2． VCS 對(duì) verilog 模型進(jìn)行仿真包括哪兩個(gè)步驟？ 答：VCS 對(duì) verilog 模型進(jìn)行仿真包括兩個(gè)步驟：(1)編譯 verilog 文件成為一個(gè)可執(zhí)行的二進(jìn)制文件，命令為:> vcs source_file [complie_time_options];(2)運(yùn)行可執(zhí)行文件，>simv [run_time_options] 3． VCS 驗(yàn)證各選項(xiàng)參數(shù)的含義？ 答：(1)-y lib_dir 在 lib_dir 的路徑下的所有文件中尋找未被編譯的相關(guān)模塊，(2)+libext+lib_ext 在 lib_dir 的路徑下使用文件的擴(kuò)展名 lib_ext 來(lái)尋找文件，(3)-s 在 0 時(shí)刻停止仿真，(4)$stop 采用斷點(diǎn)的方式停止仿真，$finish 終止仿真過程，$display 將數(shù)據(jù)或消息等顯示在控制臺(tái)上，(5)? 顯示所在的位置，即位于模塊的哪一層，(6)print 顯示所有的變量值，(7)scope 進(jìn)入指定模塊。

4． 在 lab1 中，能不能在 adder.f 文件中加入-R？ 答：不能。-R 的作用是顯示文件及所有子目錄，而 adder.f 為自定義格式，沒有其他文件或子目錄可以顯示。

5． 在 lab1 中，是否可以用-v 代替-y？如果可以該怎樣進(jìn)行？ 答：在 lab1 中，可以用-v 代替-y，將命令行 shell> vcs addertb.v add8.v –y../../lib +libext+.v –R

改為：shell> vcs addertb.v add8.v –v vcs 因?yàn)?partb 文件夾下僅有兩個(gè)文件：addertb.v，add8.v，其余的模塊放在庫(kù)文件的根目錄下。

-v lib_file 在文件 lib_file 中尋找未被編譯的相關(guān)模塊。

-y lib_dir 在 lib_dir 的路徑下的所有文件中尋找未被編譯的相關(guān)模塊。

四、源代碼（僅記錄自己設(shè)計(jì)的 ，或者針對(duì)實(shí)驗(yàn)資料修改的部分）

module fa(a, b, cin, sum, cout);input a, b, cin;output sum, cout;assign {cout, sum} = a + b+cin;endmodule

教

師

評(píng)

語(yǔ)