第一篇：面試 筆試題目 IC設計基礎(流程、工藝、版圖、器件)

IC設計基礎（流程、工藝、版圖、器件）

1、我們公司的產品是集成電路，請描述一下你對集成電路的認識，列舉一些與集成電路相關的內容（如講清楚模擬、數字、雙極型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA等的概念）。（仕蘭微面試題目）

2、FPGA和ASIC的概念，他們的區別。（未知）

答案：FPGA是可編程ASIC。

ASIC:專用集成電路，它是面向專門用途的電路，專門為一個用戶設計和制造的。根

據一個用戶的特定要求，能以低研制成本，短、交貨周期供貨的全定制，半定制集成電路。

與門陣列等其它ASIC(Application Specific IC)相比，它們又具有設計開發周期短、設計制造成本低、開發工具先進、標準產品無需測試、質量穩定以及可實時在線檢驗等優點

3、什么叫做OTP片、掩膜片，兩者的區別何在？（仕蘭微面試題目）

4、你知道的集成電路設計的表達方式有哪幾種？（仕蘭微面試題目）

5、描述你對集成電路設計流程的認識。（仕蘭微面試題目）

6、簡述FPGA等可編程邏輯器件設計流程。（仕蘭微面試題目）

7、IC設計前端到后端的流程和eda工具。（未知）

8、從RTL synthesis到tape out之間的設計flow,并列出其中各步使用的tool.（未 知）

9、Asic的design flow。（威盛VIA 2003.11.06 上海筆試試題）

10、寫出asic前期設計的流程和相應的工具。（威盛）

11、集成電路前段設計流程，寫出相關的工具。（揚智電子筆試）

先介紹下IC開發流程：

1.）代碼輸入（design input)

用vhdl或者是verilog語言來完成器件的功能描述，生成hdl代碼

語言輸入工具：SUMMIT VISUALHDL

MENTOR RENIOR

圖形輸入: composer(cadence);

viewlogic(viewdraw)

2.）電路仿真（circuit simulation)

將vhd代碼進行先前邏輯仿真，驗證功能描述是否正確

數字電路仿真工具：

Verolog： CADENCE Verolig-XL

SYNOPSYS VCS

MENTOR Modle-sim

VHDL : CADENCE NC-vhdl

SYNOPSYS VSS

MENTOR Modle-sim

模擬電路仿真工具：

***ANTI HSpice pspice，spectre micro microwave: eesoft : hp

3.）邏輯綜合（synthesis tools)

邏輯綜合工具可以將設計思想vhd代碼轉化成對應一定工藝手段的門級電路；將初級

仿真

中所沒有考慮的門沿（gates delay）反標到生成的門級網表中,返回電路仿真階段 進行再仿真。最終仿真結果生成的網表稱為物理網表。

12、請簡述一下設計后端的整個流程？（仕蘭微面試題目）

13、是否接觸過自動布局布線？請說出一兩種工具軟件。自動布局布線需要哪些基

本元素？（仕蘭微面試題目）

14、描述你對集成電路工藝的認識。（仕蘭微面試題目）

15、列舉幾種集成電路典型工藝。工藝上常提到0.25,0.18指的是什么？（仕蘭微面

試題目）

16、請描述一下國內的工藝現狀。（仕蘭微面試題目）

17、半導體工藝中，摻雜有哪幾種方式？（仕蘭微面試題目）

18、描述CMOS電路中閂鎖效應產生的過程及最后的結果？（仕蘭微面試題目）

19、解釋latch-up現象和Antenna effect和其預防措施.（未知）

20、什么叫Latchup?（科廣試題）

21、什么叫窄溝效應?（科廣試題）

22、什么是NMOS、PMOS、CMOS？什么是增強型、耗盡型？什么是PNP、NPN？他們有什么差別？（仕蘭微面試題目）

23、硅柵COMS工藝中N阱中做的是P管還是N管，N阱的阱電位的連接有什么要求？（仕蘭微面試題目）

24、畫出CMOS晶體管的CROSS-OVER圖（應該是縱剖面圖），給出所有可能的傳輸特性和轉移特性。（Infineon筆試試題）

25、以interver為例,寫出N阱CMOS的process流程,并畫出剖面圖。（科廣試題）

26、Please explain how we describe the resistance in semiconductor.Comp Are the resistance of a metal,poly and diffusion in tranditional CMOS proces s.（威盛筆試題circuit design-beijing-03.11.09）

27、說明mos一半工作在什么區。（凹凸的題目和面試）

28、畫p-bulk 的nmos截面圖。（凹凸的題目和面試）

29、寫schematic note（？），越多越好。（凹凸的題目和面試）

30、寄生效應在ic設計中怎樣加以克服和利用。（未知）

31、太底層的MOS管物理特性感覺一般不大會作為筆試面試題，因為全是微電子物理，公式推導太羅索，除非面試出題的是個老學究。IC設計的話需要熟悉的軟件: Cadenc

e,Synopsys, Avant，UNIX當然也要大概會操作。

32、unix 命令cp-r, rm,uname。（揚智電子筆試）

第二篇：IC設計基礎筆試

IC設計基礎（流程、工藝、版圖、器件）筆試集錦

1、我們公司的產品是集成電路，請描述一下你對集成電路的認識，列舉一些與集成電路 相關的內容（如講清楚模擬、數字、雙極型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA 等的概念）。（仕蘭微面試題目）什么是MCU？

MCU(Micro Controller Unit)，又稱單片微型計算機(Single Chip Microcomputer)，簡稱單片機，是指隨著大規模集成電路的出現及其發展，將計算機的CPU、RAM、ROM、定時數器和多種I/O接口集成在一片芯片上，形成芯片級的計算機。MCU的分類

MCU按其存儲器類型可分為MASK(掩模)ROM、OTP(一次性可編程)ROM、FLASH ROM等類型。MASK ROM的MCU價格便宜，但程序在出廠時已經固化，適合程序固定不變的應用場合；FALSH ROM的MCU程序可以反復擦寫，靈活性很強，但價格較高，適合對價格不敏感的應用場合或做開發用途；OTP ROM的MCU價格介于前兩者之間，同時又擁有一次性可編程能力，適合既要求一定靈活性，又要求低成本的應用場合，尤其是功能不斷翻新、需要迅速量產的電子產品。RISC為Reduced Instruction Set Computing的縮寫，中文翻譯為精簡執令運算集，好處是 CPU核心很容易就能提升效能且消耗功率低，但程式撰寫較為復雜；常見的RISC處理器如 Mac的Power PC系列。

CISC就是Complex Instruction Set Computing的縮寫,中文翻譯為復雜指令運算集,它只是 CPU分類的一種,好處是CPU所提供能用的指令較多、程式撰寫容易,常見80X86相容的CPU即 是此類。

DSP有兩個意思，既可以指數字信號處理這門理論，此時它是Digital Signal Processing的縮寫；也可以是Digital Signal Processor的縮寫，表示數字信號處理器，有時也縮寫為DSPs，以示與理論的區別。

2、FPGA和ASIC的概念，他們的區別。（未知）答案：FPGA是可編程ASIC。

ASIC:專用集成電路，它是面向專門用途的電路，專門為一個用戶設計和制造的。根據一 個用戶的特定要求，能以低研制成本，短、交貨周期供貨的全定制，半定制集成電路。與 門陣列等其它ASIC(Application Specific IC)相比，它們又具有設計開發周期短、設計 制造成本低、開發工具先進、標準產品無需測試、質量穩定以及可實時在線檢驗等優點

3、什么叫做OTP片、掩膜片，兩者的區別何在？（仕蘭微面試題目）otp是一次可編程（one time programme）,掩膜就是mcu出廠的時候程序已經固化到里面去了，不能在寫程序進去！（4、你知道的集成電路設計的表達方式有哪幾種？（仕蘭微面試題目）

5、描述你對集成電路設計流程的認識。（仕蘭微面試題目）

6、簡述FPGA等可編程邏輯器件設計流程。（仕蘭微面試題目）

7、IC設計前端到后端的流程和eda工具。（未知）

8、從RTL synthesis到tape out之間的設計flow,并列出其中各步使用的tool.（未知）

9、Asic的design flow。（威盛VIA 2003.11.06 上海筆試試題）

10、寫出asic前期設計的流程和相應的工具。（威盛）

11、集成電路前段設計流程，寫出相關的工具。（揚智電子筆試）

先介紹下IC開發流程：

1.）代碼輸入（design input)用vhdl或者是verilog語言來完成器件的功能描述，生成hdl代碼 語言輸入工具：SUMMIT VISUALHDL MENTOR RENIOR 圖形輸入: composer(cadence);viewlogic(viewdraw)2.）電路仿真（circuit simulation)將vhd代碼進行先前邏輯仿真，驗證功能描述是否正確 數字電路仿真工具：

Verolog： CADENCE Verolig-XL SYNOPSYS VCS MENTOR Modle-sim VHDL : CADENCE NC-vhdl SYNOPSYS VSS MENTOR Modle-sim 模擬電路仿真工具：

AVANTI HSpice pspice，spectre micro microwave: eesoft : hp 3.）邏輯綜合（synthesis tools)邏輯綜合工具可以將設計思想vhd代碼轉化成對應一定工藝手段的門級電路；將初級仿真 中所沒有考慮的門沿（gates delay）反標到生成的門級網表中,返回電路仿真階段進行再 仿真。最終仿真結果生成的網表稱為物理網表。

12、請簡述一下設計后端的整個流程？（仕蘭微面試題目）

13、是否接觸過自動布局布線？請說出一兩種工具軟件。自動布局布線需要哪些基本元 素？（仕蘭微面試題目）

14、描述你對集成電路工藝的認識。（仕蘭微面試題目）

15、列舉幾種集成電路典型工藝。工藝上常提到0.25,0.18指的是什么？（仕蘭微面試題 目）

16、請描述一下國內的工藝現狀。（仕蘭微面試題目）

17、半導體工藝中，摻雜有哪幾種方式？（仕蘭微面試題目）

18、描述CMOS電路中閂鎖效應產生的過程及最后的結果？（仕蘭微面試題目）

19、解釋latch-up現象和Antenna effect和其預防措施.（未知）20、什么叫Latchup?（科廣試題）

21、什么叫窄溝效應?（科廣試題）

22、什么是NMOS、PMOS、CMOS？什么是增強型、耗盡型？什么是PNP、NPN？他們有什么差 別？（仕蘭微面試題目）

23、硅柵COMS工藝中N阱中做的是P管還是N管，N阱的阱電位的連接有什么要求？（仕蘭微

面試題目）

24、畫出CMOS晶體管的CROSS-OVER圖（應該是縱剖面圖），給出所有可能的傳輸特性和轉 移特性。（Infineon筆試試題）

25、以interver為例,寫出N阱CMOS的process流程,并畫出剖面圖。（科廣試題）

26、Please explain how we describe the resistance in semiconductor.Compare the resistance of a metal,poly and diffusion in tranditional CMOS process.（威 盛筆試題circuit design-beijing-03.11.09）

27、說明mos一半工作在什么區。（凹凸的題目和面試）

28、畫p-bulk 的nmos截面圖。（凹凸的題目和面試）

29、寫schematic note（？），越多越好。（凹凸的題目和面試）30、寄生效應在ic設計中怎樣加以克服和利用。（未知）

31、太底層的MOS管物理特性感覺一般不大會作為筆試面試題，因為全是微電子物理，公 式推導太羅索，除非面試出題的是個老學究。IC設計的話需要熟悉的軟件: Cadence, Synopsys, Avant，UNIX當然也要大概會操作。

32、unix 命令cp-r, rm,uname。（揚智電子筆試）

2、如何成為IC設計高手？如何提高自己的設計能力？自己的感受是，IC設計不同于一般的板級電子設計，由于流片的投資更大，復雜度更高，系統性更強，所以學習起來也有些更有意思的地方。這里就斗膽跳過基本電子知識的方面，單就一些特別的地方來表達一下個體的感受。

首先，作為初學者，需要了解的是IC設計的基本流程。應該做到以下幾點：基本清楚系統、前端、后端設計和驗證的過程，IC設計同半導體物理、通信或多媒體系統設計之間的關系，了解數字電路、混合信號的基本設計過程，弄清楚ASIC，COT這些基本的行業模式。竊以為這點對于培養興趣，建立自己未來的技術生涯規劃是十分重要的。學習基本的設計知識，建議讀一下臺灣CIC的一些設計教材，很多都是經典的總結。

EDA技術的學習：對于IC設計者來說，EDA工具意義重大，透過EDA工具商的推介，能夠了解到新的設計理念。國內不少IC設計者，是單純從EDA的角度被帶入IC設計領域的，也有很多的設計者在沒有接觸到深亞微米工藝的時候，也是通過EDA廠家的推廣培訓建立基本概念。同時，對一些高難度的設計，識別和選擇工具也是十分重要的。如果你希望有較高的設計水平，積累經驗是一個必需的過程。經驗積累的效率是有可能提高的。以下幾點可以參考：

1、學習借鑒一些經典設計，其中的許多細節是使你的設計成為產品時必需注意的。有些可能是為了適應工藝參數的變化，有些可能是為了加速開關過程，有些可能是為了保證系統的穩定性等。通過訪真細細觀察這些細節，既有收益，也會有樂趣。項目組之間，尤其是項目組成員之間經常交流，可避免犯同樣錯誤。

2、查文獻資料是一個好方法。同“老師傅”一同做項目積累經驗也較快。如果有機會參加一些有很好設計背景的人做的培訓，最好是互動式的，也會有較好的收獲。

3、當你初步完成一項設計的時侯，應當做幾項檢查：了解芯片生產廠的工藝, 器件模型參數的變化,并據此確定進行參數掃描仿真的范圍。了解所設計產品的實際使用環境，正確設置系統仿真的輸入條件及負載模型。嚴格執行設計規則和流程對減少設計錯誤也很有幫助。

4、另外，你需要知識的交流，要重視同前端或系統的交流，深刻理解設計的約束條件。作為初學者，往往不太清楚系統，除了通過設計文檔和會議交流來理解自己的設計任務規范，同系統和前端的溝通是IC設計必不可少的。所謂設計技巧，都是在明了約束條件的基礎上而言的，系統或前端的設計工程師，往往能夠給初學者很多指導性的意見。

5、重視同后端和加工線的交流：IC設計的復雜度太高，除了借助EDA工具商的主動推介來建立概念之外，IC設計者還應該主動地同設計環節的上下游，如后端設計服務或加工服務的工程師，工藝工程師之間進行主動溝通和學習。對于初學者來說，后端加工廠家往往能夠為他們帶來一些經典的基本理念，一些不能犯的錯誤等基本戒條。一些好的后端服務公 司，不僅能提供十分嚴格的Design Kit，還能夠給出混合信號設計方面十分有益的指導，幫助初學者走好起步之路。加工方面的知識，對于IC設計的“產品化”更是十分關鍵。

6、重視驗證和測試，做一個“偏執狂”：IC設計的風險比板級電子設計來的更大，因此試驗的機會十分寶貴，“偏執狂”的精神，對IC設計的成功來說十分關鍵。除了依靠公司成熟的設計環境，Design Kit和體制的規范來保證成功之外，對驗證的重視和深刻理解，是一個IC設計者能否經受壓力和享受成功十分關鍵的部分。由于流片的機會相對不多，因此找機會更多地參與和理解測試，對產品成功和失敗的認真總結與分析，是一個IC設計者成長的必經之路。

同行交流以及工作環境的重要性：IC設計的復雜性和技術的快速發展，使得同行之間的交流十分關鍵，多參與一些適合自己水平的討論組和行業會議，對提高水平也是十分有益的。通過同行之間的交流，還可以發現環境對于IC設計水平的重要影響。公司的財力，產品的方向，項目的難度，很大程度上能夠影響到一個設計者能夠達到的最高水平。辯證地認識自己的技術提高和環境之間的相互關系，將是國內的設計者在一定的階段會遇到的問題.芯片封裝術語

1、BGA(ball grid array)球形觸點陳列，表面貼裝型封裝之一。在印刷基板的背面按陳列方式制作出球形凸點用以 代替引腳，在印刷基板的正面裝配LSI 芯片，然后用模壓樹脂或灌封方法進行密封。也稱為凸 點陳列載體(PAC)。引腳可超過200，是多引腳LSI 用的一種封裝。封裝本體也可做得比QFP(四側引腳扁平封裝)小。例如，引腳中心距為1.5mm 的360 引腳 BGA 僅為31mm 見方；而引腳中心距為0.5mm 的304 引腳QFP 為40mm 見方。而且BGA 不 用擔心QFP 那樣的引腳變形問題。該封裝是美國Motorola 公司開發的，首先在便攜式電話等設備中被采用，今后在美國有可 能在個人計算機中普及。最初，BGA 的引腳(凸點)中心距為1.5mm，引腳數為225。現在也有 一些LSI 廠家正在開發500 引腳的BGA。BGA 的問題是回流焊后的外觀檢查。現在尚不清楚是否有效的外觀檢查方法。有的認為，由于焊接的中心距較大，連接可以看作是穩定的，只能通過功能檢查來處理。美國Motorola 公司把用模壓樹脂密封的封裝稱為OMPAC，而把灌封方法密封的封裝稱為 GPAC(見OMPAC 和GPAC)。

2、BQFP(quad flat package with bumper)帶緩沖墊的四側引腳扁平封裝。QFP 封裝之一，在封裝本體的四個角設置突起(緩沖墊)以 防止在運送過程中引腳發生彎曲變形。美國半導體廠家主要在微處理器和ASIC 等電路中采用 此封裝。引腳中心距0.635mm，引腳數從84 到196 左右(見QFP)。

3、碰焊PGA(butt joint pin grid array)表面貼裝型PGA 的別稱(見表面貼裝型PGA)。

4、C－(ceramic)表示陶瓷封裝的記號。例如，CDIP 表示的是陶瓷DIP。是在實際中經常使用的記號。

5、Cerdip 用玻璃密封的陶瓷雙列直插式封裝，用于ECL RAM，DSP(數字信號處理器)等電路。帶有 玻璃窗口的Cerdip 用于紫外線擦除型EPROM 以及內部帶有EPROM 的微機電路等。引腳中心 距2.54mm，引腳數從8 到42。在日本，此封裝表示為DIP－G(G 即玻璃密封的意思)。

6、Cerquad 表面貼裝型封裝之一，即用下密封的陶瓷QFP，用于封裝DSP 等的邏輯LSI 電路。帶有窗 口的Cerquad 用于封裝EPROM 電路。散熱性比塑料QFP 好，在自然空冷條件下可容許1.5～ 2W 的功率。但封裝成本比塑料QFP 高3～5 倍。引腳中心距有1.27mm、0.8mm、0.65mm、0.5mm、0.4mm 等多種規格。引腳數從32 到368。

7、CLCC(ceramic leaded chip carrier)帶引腳的陶瓷芯片載體，表面貼裝型封裝之一，引腳從封裝的四個側面引出，呈丁字形。帶有窗口的用于封裝紫外線擦除型EPROM 以及帶有EPROM 的微機電路等。此封裝也稱為 QFJ、QFJ－G(見QFJ)。

8、COB(chip on board)板上芯片封裝，是裸芯片貼裝技術之一，半導體芯片交接貼裝在印刷線路板上，芯片與基 板的電氣連接用引線縫合方法實現，芯片與基板的電氣連接用引線縫合方法實現，并用樹脂覆 蓋以確保可靠性。雖然COB 是最簡單的裸芯片貼裝技術，但它的封裝密度遠不如TAB 和倒片 焊技術。

9、DFP(dual flat package)雙側引腳扁平封裝。是SOP 的別稱(見SOP)。以前曾有此稱法，現在已基本上不用。

10、DIC(dual in-line ceramic package)陶瓷DIP(含玻璃密封)的別稱(見DIP).11、DIL(dual in-line)DIP 的別稱(見DIP)。歐洲半導體廠家多用此名稱。

12、DIP(dual in-line package)雙列直插式封裝。插裝型封裝之一，引腳從封裝兩側引出，封裝材料有塑料和陶瓷兩種。DIP 是最普及的插裝型封裝，應用范圍包括標準邏輯IC，存貯器LSI，微機電路等。引腳中心距2.54mm，引腳數從6 到64。封裝寬度通常為15.2mm。有的把寬度為7.52mm 和10.16mm 的封裝分別稱為skinny DIP 和slim DIP(窄體型DIP)。但多數情況下并不加區分，只簡單地統稱為DIP。另外，用低熔點玻璃密封的陶瓷DIP 也稱為cerdip(見cerdip)。

13、DSO(dual small out-lint)雙側引腳小外形封裝。SOP 的別稱(見SOP)。部分半導體廠家采用此名稱。

14、DICP(dual tape carrier package)雙側引腳帶載封裝。TCP(帶載封裝)之一。引腳制作在絕緣帶上并從封裝兩側引出。由于利 用的是TAB(自動帶載焊接)技術，封裝外形非常薄。常用于液晶顯示驅動LSI，但多數為定制品。另外，0.5mm 厚的存儲器LSI 簿形封裝正處于開發階段。在日本，按照EIAJ(日本電子機械工 業)會標準規定，將DICP 命名為DTP。

15、DIP(dual tape carrier package)同上。日本電子機械工業會標準對DTCP 的命名(見DTCP)。

16、FP(flat package)扁平封裝。表面貼裝型封裝之一。QFP 或SOP(見QFP 和SOP)的別稱。部分半導體廠家采 用此名稱。

17、flip-chip 倒焊芯片。裸芯片封裝技術之一，在LSI 芯片的電極區制作好金屬凸點，然后把金屬凸點 與印刷基板上的電極區進行壓焊連接。封裝的占有面積基本上與芯片尺寸相同。是所有封裝技 術中體積最小、最薄的一種。但如果基板的熱膨脹系數與LSI 芯片不同，就會在接合處產生反應，從而影響連接的可靠 性。因此必須用樹脂來加固LSI 芯片，并使用熱膨脹系數基本相同的基板材料。

18、FQFP(fine pitch quad flat package)小引腳中心距QFP。通常指引腳中心距小于0.65mm 的QFP(見QFP)。部分導導體廠家采 用此名稱。

19、CPAC(globe top pad array carrier)美國Motorola 公司對BGA 的別稱(見BGA)。20、CQFP(quad fiat package with guard ring)帶保護環的四側引腳扁平封裝。塑料QFP 之一，引腳用樹脂保護環掩蔽，以防止彎曲變形。在把LSI 組裝在印刷基板上之前，從保護環處切斷引腳并使其成為海鷗翼狀(L 形狀)。這種封裝 在美國Motorola 公司已批量生產。引腳中心距0.5mm，引腳數最多為208 左右。

21、H-(with heat sink)表示帶散熱器的標記。例如，HSOP 表示帶散熱器的SOP。

22、pin grid array(surface mount type)表面貼裝型PGA。通常PGA 為插裝型封裝，引腳長約3.4mm。表面貼裝型PGA 在封裝的 底面有陳列狀的引腳，其長度從1.5mm 到2.0mm。貼裝采用與印刷基板碰焊的方法，因而也稱 為碰焊PGA。因為引腳中心距只有1.27mm，比插裝型PGA 小一半，所以封裝本體可制作得不 怎么大，而引腳數比插裝型多(250～528)，是大規模邏輯LSI 用的封裝。封裝的基材有多層陶 瓷基板和玻璃環氧樹脂印刷基數。以多層陶瓷基材制作封裝已經實用化。

23、JLCC(J-leaded chip carrier)J 形引腳芯片載體。指帶窗口CLCC 和帶窗口的陶瓷QFJ 的別稱(見CLCC 和QFJ)。部分半 導體廠家采用的名稱。

24、LCC(Leadless chip carrier)無引腳芯片載體。指陶瓷基板的四個側面只有電極接觸而無引腳的表面貼裝型封裝。是高 速和高頻IC 用封裝，也稱為陶瓷QFN 或QFN－C(見QFN)。

25、LGA(land grid array)觸點陳列封裝。即在底面制作有陣列狀態坦電極觸點的封裝。裝配時插入插座即可。現已 實用的有227 觸點(1.27mm 中心距)和447 觸點(2.54mm 中心距)的陶瓷LGA，應用于高速邏輯 LSI 電路。

LGA 與QFP 相比，能夠以比較小的封裝容納更多的輸入輸出引腳。另外，由于引線的阻抗 小，對于高速LSI 是很適用的。但由于插座制作復雜，成本高，現在基本上不怎么使用。預計 今后對其需求會有所增加。

26、LOC(lead on chip)芯片上引線封裝。LSI 封裝技術之一，引線框架的前端處于芯片上方的一種結構，芯片的 中心附近制作有凸焊點，用引線縫合進行電氣連接。與原來把引線框架布置在芯片側面附近的 結構相比，在相同大小的封裝中容納的芯片達1mm 左右寬度。

27、LQFP(low profile quad flat package)薄型QFP。指封裝本體厚度為1.4mm 的QFP，是日本電子機械工業會根據制定的新QFP 外形規格所用的名稱。

28、L－QUAD 陶瓷QFP 之一。封裝基板用氮化鋁，基導熱率比氧化鋁高7～8 倍，具有較好的散熱性。封裝的框架用氧化鋁，芯片用灌封法密封，從而抑制了成本。是為邏輯LSI 開發的一種封裝，在自然空冷條件下可容許W3的功率。現已開發出了208 引腳(0.5mm 中心距)和160 引腳(0.65mm 中心距)的LSI 邏輯用封裝，并于1993 年10 月開始投入批量生產。

29、MCM(multi-chip module)多芯片組件。將多塊半導體裸芯片組裝在一塊布線基板上的一種封裝。根據基板材料可分 為MCM－L，MCM－C 和MCM－D 三大類。MCM－L 是使用通常的玻璃環氧樹脂多層印刷基板的組件。布線密度不怎么高，成本較低。MCM－C 是用厚膜技術形成多層布線，以陶瓷(氧化鋁或玻璃陶瓷)作為基板的組件，與使 用多層陶瓷基板的厚膜混合IC 類似。兩者無明顯差別。布線密度高于MCM－L。MCM－D 是用薄膜技術形成多層布線，以陶瓷(氧化鋁或氮化鋁)或Si、Al 作為基板的組件。布線密謀在三種組件中是最高的，但成本也高。30、MFP(mini flat package)小形扁平封裝。塑料SOP 或SSOP 的別稱(見SOP 和SSOP)。部分半導體廠家采用的名稱。

31、MQFP(metric quad flat package)按照JEDEC(美國聯合電子設備委員會)標準對QFP 進行的一種分類。指引腳中心距為 0.65mm、本體厚度為3.8mm～2.0mm 的標準QFP(見QFP)。

32、MQUAD(metal quad)美國Olin 公司開發的一種QFP 封裝。基板與封蓋均采用鋁材，用粘合劑密封。在自然空冷 條件下可容許2.5W～2.8W 的功率。日本新光電氣工業公司于1993 年獲得特許開始生產。

33、MSP(mini square package)QFI 的別稱(見QFI)，在開發初期多稱為MSP。QFI 是日本電子機械工業會規定的名稱。

34、OPMAC(over molded pad array carrier)模壓樹脂密封凸點陳列載體。美國Motorola 公司對模壓樹脂密封BGA 采用的名稱(見 BGA)。

35、P－(plastic)表示塑料封裝的記號。如PDIP 表示塑料DIP。

36、PAC(pad array carrier)凸點陳列載體，BGA 的別稱(見BGA)。

37、PCLP(printed circuit board leadless package)印刷電路板無引線封裝。日本富士通公司對塑料QFN(塑料LCC)采用的名稱(見QFN)。引 腳中心距有0.55mm 和0.4mm 兩種規格。目前正處于開發階段。

38、PFPF(plastic flat package)塑料扁平封裝。塑料QFP 的別稱(見QFP)。部分LSI 廠家采用的名稱。

39、PGA(pin grid array)陳列引腳封裝。插裝型封裝之一，其底面的垂直引腳呈陳列狀排列。封裝基材基本上都采 用多層陶瓷基板。在未專門表示出材料名稱的情況下，多數為陶瓷PGA，用于高速大規模邏輯 LSI 電路。成本較高。引腳中心距通常為2.54mm，引腳數從64 到447 左右。了為降低成本，封裝基材可用玻璃環氧樹脂印刷基板代替。也有64～256 引腳的塑料PGA。另外，還有一種引腳中心距為1.27mm 的短引腳表面貼裝型PGA(碰焊PGA)。(見表面貼裝 型PGA)。40、piggy back 馱載封裝。指配有插座的陶瓷封裝，形關與DIP、QFP、QFN 相似。在開發帶有微機的設 備時用于評價程序確認操作。例如，將EPROM 插入插座進行調試。這種封裝基本上都是定制 品，市場上不怎么流通。

41、PLCC(plastic leaded chip carrier)帶引線的塑料芯片載體。表面貼裝型封裝之一。引腳從封裝的四個側面引出，呈丁字形，是塑料制品。美國德克薩斯儀器公司首先在64k 位DRAM 和256kDRAM 中采用，現在已經普 及用于邏輯LSI、DLD(或程邏輯器件)等電路。引腳中心距1.27mm，引腳數從18 到84。J 形引腳不易變形，比QFP 容易操作，但焊接后的外觀檢查較為困難。PLCC 與LCC(也稱QFN)相似。以前，兩者的區別僅在于前者用塑料，后者用陶瓷。但現 在已經出現用陶瓷制作的J 形引腳封裝和用塑料制作的無引腳封裝(標記為塑料LCC、PCLP、P －LCC 等)，已經無法分辨。為此，日本電子機械工業會于1988 年決定，把從四側引出J 形引 腳的封裝稱為QFJ，把在四側帶有電極凸點的封裝稱為QFN(見QFJ 和QFN)。

42、P－LCC(plastic teadless chip carrier)(plastic leaded chip currier)有時候是塑料QFJ 的別稱，有時候是QFN(塑料LCC)的別稱(見QFJ 和QFN)。部分 LSI 廠家用PLCC 表示帶引線封裝，用P－LCC 表示無引線封裝，以示區別。

43、QFH(quad flat high package)四側引腳厚體扁平封裝。塑料QFP 的一種，為了防止封裝本體斷裂，QFP 本體制作得 較厚(見QFP)。部分半導體廠家采用的名稱。

44、QFI(quad flat I-leaded packgac)四側I 形引腳扁平封裝。表面貼裝型封裝之一。引腳從封裝四個側面引出，向下呈I 字。也稱為MSP(見MSP)。貼裝與印刷基板進行碰焊連接。由于引腳無突出部分，貼裝占有面積小 于QFP。日立制作所為視頻模擬IC 開發并使用了這種封裝。此外，日本的Motorola 公司的PLL IC 也采用了此種封裝。引腳中心距1.27mm，引腳數從18 于68。

45、QFJ(quad flat J-leaded package)四側J 形引腳扁平封裝。表面貼裝封裝之一。引腳從封裝四個側面引出，向下呈J 字形。是日本電子機械工業會規定的名稱。引腳中心距1.27mm。材料有塑料和陶瓷兩種。塑料QFJ 多數情況稱為PLCC(見PLCC)，用于微機、門陳列、DRAM、ASSP、OTP 等電路。引腳數從18 至84。陶瓷QFJ 也稱為CLCC、JLCC(見CLCC)。帶窗口的封裝用于紫外線擦除型EPROM 以及 帶有EPROM 的微機芯片電路。引腳數從32 至84。

46、QFN(quad flat non-leaded package)四側無引腳扁平封裝。表面貼裝型封裝之一。現在多稱為LCC。QFN 是日本電子機械工業 會規定的名稱。封裝四側配置有電極觸點，由于無引腳，貼裝占有面積比QFP 小，高度比QFP 低。但是，當印刷基板與封裝之間產生應力時，在電極接觸處就不能得到緩解。因此電極觸點 難于作到QFP 的引腳那樣多，一般從14 到100 左右。材料有陶瓷和塑料兩種。當有LCC 標記時基本上都是陶瓷QFN。電極觸點中心距1.27mm。塑料QFN 是以玻璃環氧樹脂印刷基板基材的一種低成本封裝。電極觸點中心距除1.27mm 外，還有0.65mm 和0.5mm 兩種。這種封裝也稱為塑料LCC、PCLC、P－LCC 等。

47、QFP(quad flat package)四側引腳扁平封裝。表面貼裝型封裝之一，引腳從四個側面引出呈海鷗翼(L)型。基材有陶 瓷、金屬和塑料三種。從數量上看，塑料封裝占絕大部分。當沒有特別表示出材料時，多數情 況為塑料QFP。塑料QFP 是最普及的多引腳LSI 封裝。不僅用于微處理器，門陳列等數字邏輯LSI 電路，而且也用于VTR 信號處理音響信號處理等模擬LSI 電路。引腳中心距有1.0mm、0.8mm、0.65mm、0.5mm、0.4mm、0.3mm 等多種規格。0.65mm 中心距規格中最多引腳數為304。日本將引腳中心距小于0.65mm 的QFP 稱為QFP(FP)。但現在日本電子機械工業會對QFP 的外形規格進行了重新評價。在引腳中心距上不加區別，而是根據封裝本體厚度分為 QFP(2.0mm～3.6mm 厚)、LQFP(1.4mm 厚)和TQFP(1.0mm 厚)三種。另外，有的LSI 廠家把引腳中心距為0.5mm 的QFP 專門稱為收縮型QFP 或SQFP、VQFP。但有的廠家把引腳中心距為0.65mm 及0.4mm 的QFP 也稱為SQFP，至使名稱稍有一些混亂。QFP 的缺點是，當引腳中心距小于0.65mm 時，引腳容易彎曲。為了防止引腳變形，現已 出現了幾種改進的QFP 品種。如封裝的四個角帶有樹指緩沖墊的BQFP(見BQFP)；帶樹脂保護 環覆蓋引腳前端的GQFP(見GQFP)；在封裝本體里設置測試凸點、放在防止引腳變形的專用夾 具里就可進行測試的TPQFP(見TPQFP)。在邏輯LSI 方面，不少開發品和高可靠品都封裝在多層陶瓷QFP 里。引腳中心距最小為 0.4mm、引腳數最多為348 的產品也已問世。此外，也有用玻璃密封的陶瓷QFP(見Gerqad)。

48、QFP(FP)(QFP fine pitch)小中心距QFP。日本電子機械工業會標準所規定的名稱。指引腳中心距為0.55mm、0.4mm、0.3mm 等小于0.65mm 的QFP(見QFP)。

49、QIC(quad in-line ceramic package)陶瓷QFP 的別稱。部分半導體廠家采用的名稱(見QFP、Cerquad)。50、QIP(quad in-line plastic package)塑料QFP 的別稱。部分半導體廠家采用的名稱(見QFP)。

51、QTCP(quad tape carrier package)四側引腳帶載封裝。TCP 封裝之一，在絕緣帶上形成引腳并從封裝四個側面引出。是利用 TAB 技術的薄型封裝(見TAB、TCP)。

52、QTP(quad tape carrier package)四側引腳帶載封裝。日本電子機械工業會于1993 年4 月對QTCP 所制定的外形規格所用的 名稱(見TCP)。

53、QUIL(quad in-line)QUIP 的別稱(見QUIP)。

54、QUIP(quad in-line package)四列引腳直插式封裝。引腳從封裝兩個側面引出，每隔一根交錯向下彎曲成四列。引腳中 心距1.27mm，當插入印刷基板時，插入中心距就變成2.5mm。因此可用于標準印刷線路板。是 比標準DIP 更小的一種封裝。日本電氣公司在臺式計算機和家電產品等的微機芯片中采用了些 種封裝。材料有陶瓷和塑料兩種。引腳數64。

55、SDIP(shrink dual in-line package)收縮型DIP。插裝型封裝之一，形狀與DIP 相同，但引腳中心距(1.778mm)小于DIP(2.54mm)，因而得此稱呼。引腳數從14 到90。也有稱為SH－DIP 的。材料有陶瓷和塑料兩種。

56、SH－DIP(shrink dual in-line package)同SDIP。部分半導體廠家采用的名稱。

57、SIL(single in-line)SIP 的別稱(見SIP)。歐洲半導體廠家多采用SIL 這個名稱。

58、SIMM(single in-line memory module)單列存貯器組件。只在印刷基板的一個側面附近配有電極的存貯器組件。通常指插入插座 的組件。標準SIMM 有中心距為2.54mm 的30 電極和中心距為1.27mm 的72 電極兩種規格。在印刷基板的單面或雙面裝有用SOJ 封裝的1 兆位及4 兆位DRAM 的SIMM 已經在個人 計算機、工作站等設備中獲得廣泛應用。至少有30～40％的DRAM 都裝配在SIMM 里。

59、SIP(single in-line package)單列直插式封裝。引腳從封裝一個側面引出，排列成一條直線。當裝配到印刷基板上時封 裝呈側立狀。引腳中心距通常為2.54mm，引腳數從2 至23，多數為定制產品。封裝的形狀各 異。也有的把形狀與ZIP 相同的封裝稱為SIP。60、SK－DIP(skinny dual in-line package)DIP 的一種。指寬度為7.62mm、引腳中心距為2.54mm 的窄體DIP。通常統稱為DIP(見 DIP)。61、SL－DIP(slim dual in-line package)DIP 的一種。指寬度為10.16mm，引腳中心距為2.54mm 的窄體DIP。通常統稱為DIP。62、SMD(surface mount devices)表面貼裝器件。偶而，有的半導體廠家把SOP 歸為SMD(見SOP)。63、SO(small out-line)SOP 的別稱。世界上很多半導體廠家都采用此別稱。(見SOP)。64、SOI(small out-line I-leaded package)I 形引腳小外型封裝。表面貼裝型封裝之一。引腳從封裝雙側引出向下呈I 字形，中心距 1.27mm。貼裝占有面積小于SOP。日立公司在模擬IC(電機驅動用IC)中采用了此封裝。引腳數 26。

65、SOIC(small out-line integrated circuit)SOP 的別稱(見SOP)。國外有許多半導體廠家采用此名稱。66、SOJ(Small Out-Line J-Leaded Package)J 形引腳小外型封裝。表面貼裝型封裝之一。引腳從封裝兩側引出向下呈J 字形，故此得名。通常為塑料制品，多數用于DRAM 和SRAM 等存儲器LSI 電路，但絕大部分是DRAM。用SOJ 封裝的DRAM 器件很多都裝配在SIMM 上。引腳中心距1.27mm，引腳數從20 至40(見SIMM)。67、SQL(Small Out-Line L-leaded package)按照JEDEC(美國聯合電子設備工程委員會)標準對SOP 所采用的名稱(見SOP)。68、SONF(Small Out-Line Non-Fin)無散熱片的SOP。與通常的SOP 相同。為了在功率IC 封裝中表示無散熱片的區別，有意 增添了NF(non-fin)標記。部分半導體廠家采用的名稱(見SOP)。69、SOF(small Out-Line package)小外形封裝。表面貼裝型封裝之一，引腳從封裝兩側引出呈海鷗翼狀(L 字形)。材料有塑料 和陶瓷兩種。另外也叫SOL 和DFP。SOP 除了用于存儲器LSI 外，也廣泛用于規模不太大的ASSP 等電路。在輸入輸出端子不 超過10～40 的領域，SOP 是普及最廣的表面貼裝封裝。引腳中心距1.27mm，引腳數從8～44。另外，引腳中心距小于1.27mm 的SOP 也稱為SSOP；裝配高度不到1.27mm 的SOP 也稱為 TSOP(見SSOP、TSOP)。還有一種帶有散熱片的SOP。70、SOW(Small Outline Package(Wide-Jype))寬體SOP。部分半導體廠家采用的名稱。

目前，集成電路蓬勃發展，在集成電路設計項目中，一套好的管理流程對項目的成敗和實施效率至關重要。項目管理的基本流程包括為市場調研評估，需求分析，方案制定，文檔設計，代碼設計，驗證，綜合，仿真，總結等步驟。1）市場調研與項目評估

指項目立項之初對市場前景所作的市場分析與預測。在項目分析并立項后，則依據立項分析報告到進入到項目具體的需求分析階段。2）項目準備

2.1）需求分析

對項目進行功能、性能、接口、方案、預期困難等方面的分析，從技術上進一步探討項目實現的可能性和需求準備。2.2）方案設計

在完成對項目的詳細的需求分析后，可以開始進行項目的具體實現方案設計，并依據需求分析，制定一個或多個方案以供討論選擇。

以上兩步均為項目的準備階段。在這個階段除了需要確定具體的實施方案，還需要完成對項目實施時的項目規劃書等指導性文檔設計。3）項目實施

在項目準備的階段制定了詳細的實施方案后，開始進入到項目的實施階段。這也是項目進展的最主要階段。

在實施階段之初，根據已制定的項目規劃書，組建設計團隊，介紹項目背景，明確管理規范，制定設計規則，確定交流方式，分配設計任務等組織活動，確保項目在實施中可以在同一個管理平臺上透明和高效運作。

項目實施過程主要包含以下幾個方面流程內容： 3.1）文檔設計

文檔設計是項目在公司中具有可繼承性的重要保證，也是在各層次的代碼設計中減少設計錯誤，提高設計效率的重要環節。事實上，在項目設計過程中，文檔設計相當重要，約占設計環節的60%的時間，其余40%的時間則用于實現具體的代碼設計、仿真與驗證等。

文檔設計重點在于對所承擔模塊的電路描述書設計，同時還應包括對所承擔任務的任務規劃書設計，仿真測試說明書，及任務的周報，月報等內容，流程如下所示：

在設計任務分配下達到設計工程師后，各工程師需要依據項目要求制定合理的任務規劃書，具體說明任務進展的哪個階段將完成哪些事情，將會出現的接口關系，并對預期出現的困難做出評估和提出解決措施等。

各任務規劃書作為整體項目運作的有機組成部分，經由項目經理審核通過后，就作為各工程師所承擔工程任務進度的指導性文檔。在項目進展中，依據工程進展，可以對初期制定的任務規劃書進行調整和維護，但原則上工程進度不能超出規定時間的最后完成期限。如有任務可能推延的情況出現（如任務進行時出現早期沒有預見到的困難），則應在規劃書調整時提前說明，并及時反饋到項目經理處，以便及早采取解決措施。一般來說，接手一項新任務后，制定一份成熟詳細的模塊設計類的規劃書的約需1~2周時間。稍復雜些的模塊設計規劃則可能需要多一些的時間。舉例而言，依據性能需求，假若制定一份MD5算法模塊設計的可行的規劃書需要一天，而制定ECC或RSA算法模塊設計的規劃書則可能需要1周時間。制定成熟可行的規劃，建立在對任務的詳細分析的基礎上。

電路設計說明書主要是對模塊或體系電路的具體的實現過程的描述，它要求詳細到對模塊內每一根信號的實現過程和控制的說明。電路設計說明書原則上需要達到僅依據設計說明就可進行電路設計。

電路設計說明文檔是每個設計公司都很重視的重要的具可繼承性的設計文檔，是一個公司內的重要的設計成果積累和設計參考文獻。也是每個軟硬件設計工程師所應該具備的最基本的工作技能。

在進行電路設計說明的同時，即可考慮對所設計電路的測試驗證計劃和方法，并以此完成對所設計電路的測試驗證的說明文檔。測試和驗證說明書一般要求根據電路功能和性能需求，具體的說明測試的目標，方法，測試環境，預期結果，激勵設計的注意事項等方面內容。在進行以上的相關設計文檔過程中，可隨時進行項目組內的設計交流和溝通，并需要及時將關鍵的進展情況反饋給項目經理處。在文檔設計工作完成后，即可進入具體的功能代碼設計階段。并依據設計流程直到實現最后的流片。在一個項目完成后，項目總結必不可少,不另贅述。