第一篇：EDA實(shí)習(xí)圖信息10-2-09
二，利用quartus2軟件及VHDL語言設(shè)計(jì)組合邏輯電路 雙2選1多路選擇器先做2選1
ENTITY mux21a IS PORT(a, b, s: IN BIT;
y : OUT BIT);END ENTITY mux21a;ARCHITECTURE one OF mux21a IS BEGIN PROCESS(a,b,s)BEGIN IF s = '0' THEN
y <= a;ELSE y <= b END IF;END PROCESS;END ARCHITECTURE one;
LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY muxk ISPORT(a1,a2,a3,s0,s1:I outy:OUT BIT);END ENTITY muxk;ARCHITECTURE fd OF muxk ISCOMPONENT mua21a PORT(a,b,s:IN BIT;
y:OUT BIT)END COMPONENT;SIGNAL temp:BIT BEGIN u1:mux21a PORT MAP(a=>a2,b=>a3,s=>s0,y=>temp);
u2:mux21a
PORT
MAP(a=>a1,b=>temp,s=>s1,y=>outy);
END ARCHITECTURE fd;輸入全是高電平，觀察輸出
輸出如下
為高電平
當(dāng)s1=1 s0=0 a1 a2 a3 如下圖所示觀察輸出
輸出波形為輸出為a2
三．利用Quartus2軟件及VHDL語言設(shè)計(jì)時(shí)序邏輯電路 1.LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY DFF1 I PORT(CLK : IN STD_LOGIC;D : IN STD_LOGIC;Q : OUT STD_LOGIC);END;ARCHITECTURE bhv OF DFF1 I SIGNAL Q1 : STD_LOGIC;
--類似于在芯片內(nèi)部定義一個(gè)數(shù)據(jù)的暫存節(jié)點(diǎn) BEGI PROCESS(CLK,Q1)BEGIN IF CLK'EVENT AND CLK = '1'
THEN Q1 <= D;END IF;
END PROCESS;Q <= Q1;
--將內(nèi)部的暫存數(shù)據(jù)向端口輸出（雙橫線--是注釋符號(hào)）END bhv;
四．Quartus2軟件及VHDL設(shè)計(jì)同步或異步時(shí)序電路
利用USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 IS PORT(CLK,RST,EN : IN STD_LOGIC;
CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
COUT : OUT STD_LOGIC);
END CNT10ARCHITECTURE behav OF CNT10 IS BEGIN PROCESS(CLK, RST, EN)VARIABLE CQI : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINIF RST = '1' THEN
CQI :=(OTHERS =>'0');--計(jì)數(shù)器異步復(fù)位
ELSIF CLK'EVENT AND CLK='1' THEN
--檢測時(shí)鐘上升沿IF EN = '1' THEN
--檢測是否允許計(jì)數(shù)（同步使能）IF CQI < 9 THEN
CQI := CQI + 1;
--允許計(jì)數(shù), 檢測是否小于9
ELSE
CQI :=(OTHERS =>'0');
--大于9，計(jì)數(shù)值清零
END IF;END IF;END IF;
IF CQI = 9 THEN COUT <= '1';
--計(jì)數(shù)大于9，輸出進(jìn)位
ELSE
COUT <= '0';END IF;
CQ <= CQI;
--將計(jì)數(shù)值向端口輸出
END PROCESS;END behav;
輸出
七段數(shù)碼
狀態(tài)機(jī) 輸入01
輸出
第二篇：EDA實(shí)習(xí)報(bào)告
EDA實(shí)驗(yàn)報(bào)告
系別：
班級(jí)：
姓名：
學(xué)號(hào)：
目錄
1.EDA介紹
2.Quartus II軟件介紹
3.實(shí)習(xí)任務(wù)
4.封裝引腳圖
5.設(shè)計(jì)程序
6.結(jié)果顯示
7.實(shí)習(xí)心得
1.EDA介紹
EDA是電子設(shè)計(jì)自動(dòng)化（Electronic Design Automation）縮寫。EDA技術(shù)是以計(jì)算機(jī)為工具，根據(jù)硬件描述語言HDL（Hardware Description language）完成的設(shè)計(jì)文件，自動(dòng)地完成邏輯編譯、化簡、分割、綜合及優(yōu)化、布局布線、仿真以及對(duì)于特定目標(biāo)芯片的適配編譯和編程下載等工作。硬件描述語言HDL是相對(duì)于一般的計(jì)算機(jī)軟件語言，如：C、PASCAL而言的。HDL語言使用與設(shè)計(jì)硬件電子系統(tǒng)的計(jì)算機(jī)語言，它能描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接方式。設(shè)計(jì)者可利用HDL程序來描述所希望的電路系統(tǒng)，規(guī)定器件結(jié)構(gòu)特征和電路的行為方式；然后利用綜合器和適配器將此程序編程能控制FPGA和CPLD內(nèi)部結(jié)構(gòu)，并實(shí)現(xiàn)相應(yīng)邏輯功能的的門級(jí)或更底層的結(jié)構(gòu)網(wǎng)表文件或下載文件。目前，就FPGA/CPLD開發(fā)來說，比較常用和流行的HDL主要有ABEL-HDL、AHDL和VHDL[1]。
幾乎所有適于大學(xué)生做的數(shù)字邏輯電路實(shí)驗(yàn)都可以在計(jì)算機(jī)上利用EDA(Electronic Design Automatic—電子設(shè)計(jì)自動(dòng)化)軟件進(jìn)行設(shè)計(jì)、仿真，只有極少量外部配件不能在計(jì)算機(jī)上進(jìn)行仿真。因此，在實(shí)驗(yàn)前期階段，即實(shí)驗(yàn)預(yù)習(xí)階段的主要應(yīng)用工具是EDA軟件，利用EDA軟件可以設(shè)計(jì)、仿真實(shí)驗(yàn)課題，進(jìn)行虛擬實(shí)驗(yàn)。通過虛擬實(shí)驗(yàn)使實(shí)驗(yàn)者在進(jìn)入真實(shí)實(shí)驗(yàn)前就能對(duì)預(yù)做的實(shí)驗(yàn)有相當(dāng)?shù)牧私猓踔量梢灶A(yù)測到實(shí)驗(yàn)的結(jié)果。這樣在實(shí)際做實(shí)驗(yàn)時(shí)，可以把許多設(shè)計(jì)型實(shí)驗(yàn)的難度降低，同時(shí)能有更多的時(shí)間讓實(shí)驗(yàn)者動(dòng)手做實(shí)驗(yàn)，研究問題，提高實(shí)驗(yàn)效率。當(dāng)前數(shù)字電路設(shè)計(jì)已由計(jì)算機(jī)輔助設(shè)計(jì)進(jìn)入到以計(jì)算機(jī)為主的設(shè)計(jì)時(shí)代。
2.Quartus II 是Altera公司的綜合性PLD開發(fā)軟件，支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。
Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡化了設(shè)計(jì)的復(fù)雜性、加快了設(shè)計(jì)速度。對(duì)第三方EDA工具的良好支持也使用戶可以在設(shè)計(jì)流程的各個(gè)階段使用熟悉的第三放EDA工具。
此外，Quartus II 通過和DSP Builder工具與Matlab/Simulink相結(jié)合，可以方便地實(shí)現(xiàn)各種DSP應(yīng)用系統(tǒng)；支持Altera的片上可編程系統(tǒng)（SOPC）開發(fā)，集系統(tǒng)級(jí)設(shè)計(jì)、嵌入式軟件開發(fā)、可編程邏輯設(shè)計(jì)于一體，是一種綜合性的開發(fā)平臺(tái)。
Maxplus II 作為Altera的上一代PLD設(shè)計(jì)軟件，由于其出色的易用性而得到了廣泛的應(yīng)用。目前Altera已經(jīng)停止了對(duì)Maxplus II 的更新支持，Quartus II 與之相比不僅僅是支持器件類型的豐富和圖形界面的改變。Altera在Quartus II 中包含了許多諸如SignalTap II、Chip Editor和RTL Viewer的設(shè)計(jì)輔助工具，集成了SOPC和HardCopy設(shè)計(jì)流程，并且繼承了Maxplus II 友好的圖形界面及簡便的使用方法。
3.1 設(shè)計(jì)信號(hào)發(fā)生器使其能在儀器上顯示正弦、三角、方波、鋸齒波（其中的兩種波形）
2設(shè)計(jì)頻率計(jì)使其能測出制定波形的頻率
4.波形發(fā)生器封裝引腳圖
5.波形發(fā)生器程序（正弦波，方波）
Boxing4
LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY boxing4 IS PORT（RIN:in std_logic;
clk: IN std_logic;SINT:in std_logic_VECTOR(1 downto 0);--set:in std_logic;--_vector;--(1 downto 0);rs,rw,en,lcdon,lcdbon : OUT STD_LOGIC;YOUT:out std_logic_vector(7 downto 0);data : OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END boxing4;ARCHITECTURE fwm OF boxing4 IS
TYPE states IS(clear_display,set_initial,set_cgram,write_cgram,set_addram1,diaplay_cgram,set_addram2,diaplay_cgrom);--clear_display-清屏;--set_initial-初始化設(shè)置;--set_cgram-設(shè)置 cgram 地址;--write_cgram-字模寫入 cgram;--set_addram1-設(shè)置顯示 cgram 字符的 addram 地址;--diaplay_cgram-顯示 cgram 字符;--set_addram2-設(shè)置顯示 cgrom 字符的 addram 地址;--diaplay_cgrom-顯示 cgrom 字符 SIGNAL state:states;TYPE ram_array0 IS ARRAY(0 TO 7)OF STD_LOGIC_VECTOR(7 DOWNTO 0);--定義 ram_array0 為二維數(shù)組
TYPE ram_array1 IS ARRAY(0 TO 7)OF ram_array0;--定義 ram_array1 為三維數(shù)組 SIGNAL lcd_clk : STD_LOGIC;SIGNAL data1,data2,data3:INTEGER RANGE 0 TO 9;--signal n:std_logic;SIGNAL net1,net2:std_logic_vector(7 downto 0);--signal net3:std_logic;
COMPONENT choice4_1
PORT(s:in std_logic_vector(1 downto 0);
d1,d2: in std_logic_vector(7 downto 0);
y: out std_logic_vector(7 downto 0));END COMPONENT;COMPONENT fangbo PORT(clkf,rf:in std_logic;
qf:out std_logic_vector(7 downto 0));END COMPONENT;COMPONENT sin PORT(clksin,rsin:in std_logic;
da:out std_logic_vector(7 downto 0));END COMPONENT;BEGIN u1: fangbo PORT MAP(clkf=>CLK,rf=>RIN,qf=>net1);u2: sin PORT MAP(clksin=>CLK,rsin=>RIN,da=>net2);u3: choice4_1 PORT MAP(s=>SINT,d1=>net1,d2=>net2,y=>YOUT);en <=lcd_clk;rw<= '0';lcdon<='1';lcdbon<='1';data1<=1;data2<=2;data3<=5;
PROCESS(clk)
CONSTANT m : INTEGER:=50000;--50M 分頻到 1kHz。
VARIABLE cout : INTEGER RANGE 0 TO 50000000:=0;BEGIN
IF clk'EVENT AND clk='0' THEN cout:=cout+1;
IF cout<=m/2 THEN lcd_clk<='1';
ELSIF cout ELSE cout:=0; END IF; END IF; END PROCESS; PROCESS(lcd_clk)CONSTANT cgram : ram_array1:=(--自定義 8 個(gè) 5*8 字符的字模(X“00”,X“0E”,X“00”,X“0E”,X“00”,X“1F”,X“00”,X“00”),--SAN(X“04”,X“1F”,X“04”,X“07”,X“05”,X“09”,X“13”,X“01”),--FANG(X“00”,X“1f”,X“04”,X“04”,X“17”,X“14”,X“14”,X“1f”),--ZHENG(X“0E”,X“02”,X“0E”,X“08”,X“08”,X“0e”,X“02”,X“0e”),--ZUO XIAN(X“04”,X“1E”,X“04”,X“08”,X“1e”,X“04”,X“09”,X“1f”),--YOU XIAN(X“00”,X“13”,X“0A”,X“03”,X“1a”,X“02”,X“0a”,X“13”),--ZUO BO(X“08”,X“1F”,X“09”,X“1E”,X“14”,X“08”,X“14”,X“03”),--YOU BO(X“18”,X“18”,X“07”,X“08”,X“08”,X“08”,X“07”,X“00”)--℃字符數(shù)據(jù)存儲(chǔ)器); VARIABLE datacnt:INTEGER RANGE 0 TO 15; VARIABLE cnt: STD_LOGIC_VECTOR(7 DOWNTO 0); VARIABLE num:INTEGER RANGE 0 TO 7;BEGIN--wait until net3='0';RISING_EDGE(lcd_clk); IF RISING_EDGE(lcd_clk)THEN --if sint=“00”then case sint is when “11”=> CASE state IS WHEN clear_display=> rs<='0';data<=“00000001”;state<=set_Initial;--清屏 WHEN set_initial=> IF datacnt<3 THEN rs<='0';data<=“00111000”;datacnt:=datacnt+1;--設(shè)置功能:8 位,兩行,5×8/每字符,重復(fù) 3 次 ELSIF datacnt=3 THEN rs<='0';data<=“00000110”;datacnt:=datacnt+1;--顯示模式:完成一個(gè)字符碼傳送后,AC 自動(dòng)加 1;顯 ELSIF datacnt=4 THEN rs<='0';data<=“00001100”;datacnt:=datacnt+1;--顯示控制:顯示開,光標(biāo)關(guān),光標(biāo)不閃爍 ELSE rs<='0';datacnt:=0;state <= set_cgram; END IF; WHEN set_cgram=>rs<='0';--設(shè)置 CGRAM 字符地址 data<=“01000000”+cnt;state<=write_cgram;--設(shè)置 CGRAM 字符地址 000 IF num <8 THEN cnt:=cnt+“00001000”;--設(shè)置 CGRAM 字符地址加 1 END IF; WHEN write_cgram=> rs<='1';--在 指 定 的--CGRAM 字符地址寫入對(duì)應(yīng)的 8 個(gè) 5*8 字符字模 data <= cgram(num)(datacnt);datacnt:=datacnt+1;state <= write_cgram;--寫入 CGRAM 字符地址 000 的 5*8--字符字模 IF datacnt=8 THEN num:=num+1;datacnt:=0;state <= set_cgram;--寫入下一個(gè)自定義--的 5*8 字符字模 IF num =7 THEN num:=0;cnt:=“00000000”;state<=set_addram1;--8 個(gè) 5*8 字符字模寫--入完成 END IF; END IF; WHEN set_addram1=>rs<='0';--設(shè)置 ADDRAM 地址 1 data<=“10000000”;state<=diaplay_cgram; WHEN diaplay_cgram=>rs<='1';--顯示 ADDRAM 地址對(duì)應(yīng)的 CGRAM 字符 --if sint=“00”then IF datacnt=0 THEN data<=X“02”;datacnt:=datacnt+1; ELSIF datacnt=1 THEN data<=X“03”;datacnt:=datacnt+1; ELSIF datacnt=2 THEN data <= X“04”;datacnt:=datacnt+1; ELSIF datacnt=3 THEN data<=X“05”;datacnt:=datacnt+1; ELSIF datacnt=4 THEN data<=X“06”;datacnt:=datacnt+1; ELSIF datacnt=5 THEN data<=X“20”;datacnt:=datacnt+1; ELSIF datacnt=6 THEN data<=X“20”;datacnt:=datacnt+1; ELSIF datacnt=7 THEN data<=X“46”;datacnt:=datacnt+1; ELSIF datacnt=8 THEN data<=X“3a”;datacnt:=datacnt+1; ELSIF datacnt=9 THEN data<=X“31”;datacnt:=datacnt+1; ELSIF datacnt=10 THEN data<=X“30”;datacnt:=datacnt+1; ELSIF datacnt=11 THEN data<=X“4d”;datacnt:=datacnt+1; ELSIF datacnt=12 THEN data<=X“48”;datacnt:=datacnt+1; ELSIF datacnt=13 THEN data<=CONV_STD_LOGIC_VECTOR(data3+48,8);datacnt:=datacnt+1;--顯示 cgrom 中指定的 ELSIF datacnt=14 THEN data<=X“5a”;datacnt:=datacnt+1; ELSE data<=X“20”;datacnt:=0;state <= set_addram2; END IF; WHEN set_addram2=>rs<='0';--設(shè)置 ADDRAM 地址 2 data<=“11000000”;state<=diaplay_cgrom; WHEN diaplay_cgrom=>rs<='1'; IF datacnt=0 THEN data<=X“4A”;datacnt:=datacnt+1; ELSIF datacnt=1 THEN data<=X“41”;datacnt:=datacnt+1; ELSIF datacnt=2 THEN data<=X“43”;datacnt:=datacnt+1; ELSIF datacnt=3 THEN data<=X“4B”;datacnt:=datacnt+1; ELSIF datacnt=4 THEN data<=X“20”;datacnt:=datacnt+1; ELSIF datacnt=5 THEN data<=X“20”;datacnt:=datacnt+1; ELSIF datacnt=6 THEN data<=X“20”;datacnt:=datacnt+1; ELSIF datacnt=7 THEN data<=X“20”;datacnt:=datacnt+1; ELSIF datacnt=8 THEN data<=X“20”;datacnt:=datacnt+1; ELSIF datacnt=9 THEN data<=X“20”;datacnt:=datacnt+1; ELSIF datacnt=10 THEN data<=X“20”;datacnt:=datacnt+1; ELSIF datacnt=11 THEN data<=CONV_STD_LOGIC_VECTOR(data3+48,8);datacnt:=datacnt+1; ELSIF datacnt=12 THEN data<=X“20”;datacnt:=datacnt+1; ELSIF datacnt=13 THEN data<=CONV_STD_LOGIC_VECTOR(data2+48,8);datacnt:=datacnt+1; ELSIF datacnt=14 THEN data<=CONV_STD_LOGIC_VECTOR(data1+48,8);datacnt:=datacnt+1; ELSE data<=X“56”;datacnt:=0;state <= set_addram1; END IF; END CASE; --end if; when “01”=> --elsif sint =“01”then CASE state IS WHEN clear_display=> rs<='0';data<=“00000001”;state<=set_Initial;--清屏 WHEN set_initial=> IF datacnt<3 THEN rs<='0';data<=“00111000”;datacnt:=datacnt+1;--設(shè)置功能:8 位,兩行,5×8/每字符,重復(fù) 3 次 ELSIF datacnt=3 THEN rs<='0';data<=“00000110”;datacnt:=datacnt+1;--顯示模式:完成一個(gè)字符碼傳送后,AC 自動(dòng)加 1;顯 ELSIF datacnt=4 THEN rs<='0';data<=“00001100”;datacnt:=datacnt+1;--顯示控制:顯示開,光標(biāo)關(guān),光標(biāo)不閃爍 ELSE rs<='0';datacnt:=0;state <= set_cgram; END IF; WHEN set_cgram=>rs<='0';--設(shè)置 CGRAM 字符地址 data<=“01000000”+cnt;state<=write_cgram;--設(shè)置 CGRAM 字符地址 000 IF num <8 THEN cnt:=cnt+“00001000”;--設(shè)置 CGRAM 字符地址加 1 END IF; WHEN write_cgram=> rs<='1';--在 指 定 的--CGRAM 字符地址寫入對(duì)應(yīng)的 8 個(gè) 5*8 字符字模 data <= cgram(num)(datacnt);datacnt:=datacnt+1;state <= write_cgram;--寫入 CGRAM 字符地址 000 的 5*8--字符字模 IF datacnt=8 THEN num:=num+1;datacnt:=0;state <= set_cgram;--寫入下一個(gè)自定義--的 5*8 字符字模 IF num =7 THEN num:=0;cnt:=“00000000”;state<=set_addram1;--8 個(gè) 5*8 字符字模寫--入完成 END IF; END IF; WHEN set_addram1=>rs<='0';--設(shè)置 ADDRAM 地址 1 data<=“10000000”;state<=diaplay_cgram; WHEN diaplay_cgram=>rs<='1';--顯示 ADDRAM 地址對(duì)應(yīng)的 CGRAM 字符 --if sint=“00”then IF datacnt=0 THEN data<=X“01”;datacnt:=datacnt+1; ELSIF datacnt=1 THEN data<=X“05”;datacnt:=datacnt+1; ELSIF datacnt=2 THEN data <= X“06”;datacnt:=datacnt+1; ELSIF datacnt=3 THEN data<=X“20”;datacnt:=datacnt+1; ELSIF datacnt=4 THEN data<=X“20”;datacnt:=datacnt+1; ELSIF datacnt=5 THEN data<=X“20”;datacnt:=datacnt+1; ELSIF datacnt=6 THEN data<=X“20”;datacnt:=datacnt+1; ELSIF datacnt=7 THEN data<=X“46”;datacnt:=datacnt+1; ELSIF datacnt=8 THEN data<=X“3a”;datacnt:=datacnt+1; ELSIF datacnt=9 THEN data<=X“31”;datacnt:=datacnt+1; ELSIF datacnt=10 THEN data<=X“30”;datacnt:=datacnt+1; ELSIF datacnt=11 THEN data<=X“4d”;datacnt:=datacnt+1; ELSIF datacnt=12 THEN data<=X“48”;datacnt:=datacnt+1; ELSIF datacnt=13 THEN data<=CONV_STD_LOGIC_VECTOR(data3+48,8);datacnt:=datacnt+1;--顯示 cgrom 中指定的 ELSIF datacnt=14 THEN data<=X“5a”;datacnt:=datacnt+1; ELSE data<=X“20”;datacnt:=0;state <= set_addram2; END IF; WHEN set_addram2=>rs<='0';--設(shè)置 ADDRAM 地址 2 data<=“11000000”;state<=diaplay_cgrom; WHEN diaplay_cgrom=>rs<='1'; IF datacnt=0 THEN data<=X“4A”;datacnt:=datacnt+1; ELSIF datacnt=1 THEN data<=X“41”;datacnt:=datacnt+1; ELSIF datacnt=2 THEN data<=X“43”;datacnt:=datacnt+1; ELSIF datacnt=3 THEN data<=X“4B”;datacnt:=datacnt+1; ELSIF datacnt=4 THEN data<=X“20”;datacnt:=datacnt+1; ELSIF datacnt=5 THEN data<=X“20”;datacnt:=datacnt+1; ELSIF datacnt=6 THEN data<=X“20”;datacnt:=datacnt+1; ELSIF datacnt=7 THEN data<=X“20”;datacnt:=datacnt+1; ELSIF datacnt=8 THEN data<=X“20”;datacnt:=datacnt+1; ELSIF datacnt=9 THEN data<=X“20”;datacnt:=datacnt+1; ELSIF datacnt=10 THEN data<=X“20”;datacnt:=datacnt+1; ELSIF datacnt=11 THEN data<=CONV_STD_LOGIC_VECTOR(data3+48,8);datacnt:=datacnt+1; ELSIF datacnt=12 THEN data<=X“20”;datacnt:=datacnt+1; ELSIF datacnt=13 THEN data<=CONV_STD_LOGIC_VECTOR(data2+48,8);datacnt:=datacnt+1; ELSIF datacnt=14 THEN data<=CONV_STD_LOGIC_VECTOR(data1+48,8);datacnt:=datacnt+1; ELSE data<=X“56”;datacnt:=0;state <= set_addram1; END IF; END CASE; --end if; when others =>null; end case; END IF;end process;END fwm; Choice4-1 library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all; --程序包 entity choice4_1 is --定義實(shí)體 port(s:in std_logic_vector(1 downto 0); --信號(hào)選擇端口s d1,d2: in std_logic_vector(7 downto 0);--d1d2d3d4分別連接四個(gè)波形發(fā)生模塊 y: out std_logic_vector(7 downto 0));--定義輸出信號(hào)端口 end choice4_1;architecture behav of choice4_1 is --結(jié)構(gòu)體 begin process(s) begin case s is --case when語句進(jìn)行信號(hào)位的選擇 when “01”=>y<=d1; when “11”=>y<=d2; when others=>null; end case;end process; --進(jìn)程結(jié)束 end behav; --結(jié)構(gòu)體結(jié)束 fangbo library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity fangbo is port(clkf,rf:in std_logic;qf:out std_logic_vector(7 downto 0));end entity;architecture behav of fangbo is signal a:bit;begin process(clkf,rf)--計(jì)數(shù)分頻 variable cnt:integer range 0 to 256;begin if(rf='0')then a<='0';elsif clkf'event and clkf='1' then if cnt<255 then--進(jìn)行分頻 cnt:=cnt+1;else cnt:=0;a<=not a;end if;end if;end process;process(clkf,a)--信號(hào)輸出 begin if clkf'event and clkf='1' then if a='1' then qf<=“11111111”;else qf<=“00000000”;end if;end if;end process;end behav; sin library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity sin is port(clksin,rsin:in std_logic;da:out BIT_vector(7 downto 0));end entity;architecture behav of sin is signal a:bit;begin process(clksin,rsin)--計(jì)數(shù)分頻 variable cnt:integer range 0 to 256;begin if(rsin='0')then a<='0';elsif clksin'event and clksin='1' then if cnt<4 then--進(jìn)行分頻 cnt:=cnt+1;else cnt:=0;a<=not a;end if;end if;end process;--process(clksin,a)process(a) variable tmp:std_logic_vector(7 downto 0);variable d:BIT_vector(7 downto 0);begin--if a='0' then--d:=“00000000”;--elsif clksin'event and clksin='1' then if a'event and a='1' then if tmp=“00111111” then tmp:=“00000000”;else tmp:=tmp+1;end if;case tmp is when “00000000”=>d:=“11111111”;when “00000001”=>d:=“11111110”;when “00000010”=>d:=“11111100”;when “00000011”=>d:=“11111001”;when “00000100”=>d:=“11110101”;when “00000101”=>d:=“11101111”;when “00000110”=>d:=“11101001”;when “00000111”=>d:=“11100001”;when “00001000”=>d:=“11011001”;when “00001001”=>d:=“11001111”;when “00001010”=>d:=“11000101”;when “00001011”=>d:=“10111010”;when “00001100”=>d:=“10101110”;when “00001101”=>d:=“10100010”;when “00001110”=>d:=“10010110”;when “00001111”=>d:=“10001010”;when “00010000”=>d:=“01111100”;when “00010001”=>d:=“01100000”;when “00010010”=>d:=“01100011”;when “00010011”=>d:=“01010111”;when “00010100”=>d:=“01001011”;when “00010101”=>d:=“01000000”;when “00010110”=>d:=“00110101”;when “00010111”=>d:=“00101011”;when “00011000”=>d:=“00100010”;when “00011001”=>d:=“00011010”;when “00011010”=>d:=“00010011”;when “00011011”=>d:=“00001101”;when “00011100”=>d:=“00001000”;when “00011101”=>d:=“00000001”;when “00011110”=>d:=“00000001”;when “00011111”=>d:=“00000000”;when “00100000”=>d:=“00000000”;when “00100001”=>d:=“00000001”;when “00100010”=>d:=“00000001”;when “00100011”=>d:=“00001000”;when “00100100”=>d:=“00001101”;when “00100101”=>d:=“00010011”;when “00100110”=>d:=“00011010”;when “00100111”=>d:=“00100010”;when “00101000”=>d:=“00101011”;when “00101001”=>d:=“00110101”;when “00101010”=>d:=“01000000”;when “00101011”=>d:=“01001011”;when “00101100”=>d:=“01010111”;when “00101101”=>d:=“01100011”;when “00101110”=>d:=“01100000”;when “00101111”=>d:=“01111100”;when “00110000”=>d:=“10001001”;when “00110001”=>d:=“10010110”;when “00110010”=>d:=“10100010”;when “00110011”=>d:=“10101110”;when “00110100”=>d:=“10111010”;when “00110101”=>d:=“11000101”;when “00110110”=>d:=“11011001”;when “00110111”=>d:=“11011001”;when “00111000”=>d:=“11100001”;when “00111001”=>d:=“11101001”;when “00111010”=>d:=“11101111”;when “00111011”=>d:=“11110101”;when “00111100”=>d:=“11111001”;when “00111101”=>d:=“11111100”;when “00111110”=>d:=“11111110”;when “00111111”=>d:=“11111111”;when others=>null;end case;end if;da<=d SRL 1;--幅度調(diào)整 end process;end behav; 頻率計(jì) 1、頻率產(chǎn)生器： library ieee;use ieee.std_logic_1164.all;library lpm;use lpm.lpm_components.all;entity lpm_counter0 is port(clock: in std_logic;q: out std_logic_vector(26 downto 0));end lpm_counter0;architecture syn of lpm_counter0 is signal sub_wire0 : std_logic_vector(26 downto 0);component lpm_counter generic（lpm_direction : string; lpm_port_updown : string;lpm_type : string;lpm_width : natural);port(clock : in std_logic; q : out std_logic_vector(26 downto 0));end component;begin q <= sub_wire0(26 downto 0);lpm_counter_component : lpm_counter generic map（lpm_direction => “up”，lpm_port_updown => “port_unused”，lpm_type => “l(fā)pm_counter”，lpm_width => 27)port map（clock => clock，q => sub_wire0);end syn; 2、測頻控制信號(hào)發(fā)生器 library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity testpl is port(clk:in std_logic;--1Hz信號(hào) tsten:out std_logic;--計(jì)數(shù)器使能信號(hào) clr_cnt:out std_logic;--計(jì)數(shù)器清零信號(hào) load:out std_logic);--鎖存器輸出控制信號(hào) end testpl;architecture art of testpl is signal div2clk:std_logic;begin process(clk)begin if clk'event and clk='1'then div2clk<=not div2clk;--div2clk為0.5Hz end if;end process;process(clk ,div2clk)begin if(clk='0'and div2clk='0')then clr_cnt<='1';--當(dāng)div2clk與clk同時(shí)為零時(shí)計(jì)數(shù)器清零 else clr_cnt<='0';--當(dāng)div2clk處于的高電平時(shí)計(jì)數(shù)器計(jì)數(shù) end if;end process;load<=not div2clk;--鎖存器輸出與計(jì)數(shù)器使能信號(hào)反相 tsten<=div2clk;end art; 3、有時(shí)鐘使能的十進(jìn)制計(jì)數(shù)器 library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt10 is port(clk,clr,en: in std_logic;--clk:計(jì)數(shù)器時(shí)鐘，clr:清零信號(hào),en:計(jì)數(shù)使能信號(hào) q: out std_logic_vector(3 downto 0);--q:4位計(jì)數(shù)結(jié)果輸出 c10: out std_logic);--計(jì)數(shù)進(jìn)位 end cnt10;architecture art of cnt10 is signal cqi: std_logic_vector(3 downto 0);begin process(clk,clr)begin if clr='1' then cqi<=“0000”;--當(dāng)輸入的clr_cnt為低電平1時(shí)清零 elsif clk'event and clk='1' then if en='1' then--當(dāng)輸入的tesen為高電平1時(shí)允許計(jì)數(shù) if(cqi<9)then cqi<=cqi+1;else cqi<=“0000”;--等于9則計(jì)數(shù)器清零 end if;--當(dāng)輸入的tesen為低電平0時(shí)禁止計(jì)數(shù)，鎖定計(jì)數(shù)值 end if;end if;end process;--產(chǎn)生進(jìn)位 process(cqi)begin if cqi=“1001” then c10<='1';--當(dāng)加的9時(shí)產(chǎn)生進(jìn)位輸出 else c10<='0';end if;end process;q<=cqi;end art;4、16位鎖存器 library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity reg16b is port(load: in std_logic;--輸出鎖存控制信號(hào) din: in std_logic_vector(15 downto 0);dout: out std_logic_vector(15 downto 0));end reg16b;architecture art of reg16b is begin process(load,din)begin if load'event and load='1'then--load為高電平時(shí)teten為低電平，計(jì)數(shù)器禁止 dout<=din;--鎖存輸入的數(shù)據(jù) end if;end process;end art; 5、數(shù)碼管控制器 library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity ledcom is port(clk:in std_logic;--數(shù)碼管掃描頻率 datain: in std_logic_vector(15 downto 0);--鎖存器輸入的16位信號(hào) dataout: out std_logic_vector(3 downto 0);-輸出至譯碼器的4位信號(hào) com: out std_logic_vector(3 downto 0));--輸出數(shù)碼管選擇信號(hào) end ledcom;architecture art of ledcom is signal comclk: std_logic_vector(1 downto 0);begin--comclk同掃描頻率clk循環(huán)變化 process(clk)begin if rising_edge(clk)then if comclk>=3 then comclk <=“00”; else comclk<=comclk+1;end if;end if;end process;--數(shù)碼管選擇 process(comclk)begin case comclk is when “00” => com<=“1000”;when “01” => com<=“0100”;when “10” => com<=“0010”;when “11” => com<=“0001”;when others =>NULL;end case;end process;--對(duì)應(yīng)數(shù)碼管的輸出 process(comclk,datain)begin case comclk is when “11”=> dataout<=datain(3 downto 0);when “10”=> dataout<=datain(7 downto 4);when “01”=> dataout<=datain(11 downto 8);when “00”=> dataout<=datain(15 downto 12);when others =>NULL;end case;end process;end art; 6、七段數(shù)碼管的譯碼器 library IEEE;use IEEE.std_logic_1164.all;entity ymq is port(d_in: in std_logic_vector(3 downto 0);--數(shù)碼管控制器輸入四位信號(hào) d_out: out std_logic_vector(7 downto 0));--輸出8位信號(hào) end ymq;--第8位d_out[7]為逗號(hào) architecture art of ymq is begin process(d_in)begin case d_in is--第8位為1高電平逗號(hào)不顯示 when “0000” => d_out<=“11000000”;--0 when “0001” => d_out<=“11111001”;--1 when “0010” => d_out<=“10100100”;--2 when “0011” => d_out<=“10110000”;--3 when “0100” => d_out<=“10011001”;--4 when “0101” => d_out<=“10010010”;--5 when “0110” => d_out<=“10000010”;--6 when “0111” => d_out<=“11111000”;--7 when “1000” => d_out<=“10000000”;--8 when “1001” => d_out<=“10010000”;--9 when others =>NULL;end case;end process;end art; 7、元件聲明及例化將各個(gè)元器件依據(jù)設(shè)計(jì)相連 library ieee;use ieee.std_logic_1164.all;entity lx is port(clk: in std_logic;led: out std_logic_vector(7 downto 0);ledc: out std_logic_vector(3 downto 0));end lx;architecture art of lx is component lpm_counter0--待調(diào)用的頻率生成器端口定義 PORT(clock: IN STD_LOGIC;q: OUT STD_LOGIC_VECTOR(26 DOWNTO 0));end component;--十進(jìn)制計(jì)數(shù)器 component cnt10--待調(diào)用的有時(shí)鐘使能的十進(jìn)制計(jì)數(shù)器端口定義 port(clk,clr,en: in std_logic;q: out std_logic_vector(3 downto 0);c10: out std_logic);end component;--16位鎖存器 component reg16b--待調(diào)用的32位鎖存器端口定義 port(load: in std_logic;din: in std_logic_vector(15 downto 0);dout: out std_logic_vector(15 downto 0));end component;--測頻控制器 component testpl--待調(diào)用的測頻控制信號(hào)發(fā)生器端口定義 port(clk:in std_logic;tsten:out std_logic;clr_cnt:out std_logic;load:out std_logic);end component;--數(shù)碼管選擇器 component ledcom--待調(diào)用的數(shù)碼管選擇器端口定義 port(clk:in std_logic;datain: in std_logic_vector(15 downto 0);dataout: out std_logic_vector(3 downto 0);com: out std_logic_vector(3 downto 0));end component;--譯碼器 component ymq--待調(diào)用的譯碼器端口定義 port(d_in: in std_logic_vector(3 downto 0);d_out: out std_logic_vector(7 downto 0));end component;signal clk1,clk2,clk3: std_logic;--clk1為1Hz信號(hào),clk2為被測信號(hào),clk3為數(shù)碼管掃描信號(hào) signal tsten,clr,load: std_logic;signal c1,c2,c3,c4: std_logic;signal qout,rout: std_logic_vector(15 downto 0);signal datao: std_logic_vector(3 downto 0);begin u0:testpl port map(clk1,tsten,clr,load);u1:cnt10 port map(clk2,clr,tsten,qout(3 downto 0),c1);u2:cnt10 port map(c1,clr,tsten,qout(7 downto 4),c2);u3:cnt10 port map(c2,clr,tsten,qout(11 downto 8),c3);u4:cnt10 port map(c3,clr,tsten,qout(15 downto 12),c4);u5:reg16b port map(load,qout(15 downto 0),rout);u6:ledcom port map(clk3,rout,datao,ledc);u8:ymq port map(datao,led);u9:lpm_counter0 port map(clk,q(25)=>clk1,q(15)=>clk2,q(17)=>clk3);end art; 6.結(jié)果顯示 7.實(shí)習(xí)心得 貴州師范大學(xué)學(xué)生 實(shí)習(xí)報(bào)告 科目：EDA實(shí)習(xí) 專業(yè): 電氣工程及其自動(dòng)化 班級(jí): 10電氣 姓名: 李啟應(yīng) 學(xué)號(hào): 101401010202 實(shí)驗(yàn)項(xiàng)目名稱：數(shù)字電子鐘的設(shè)計(jì) 實(shí)驗(yàn)項(xiàng)目性質(zhì)：普通試驗(yàn) 所屬課程名稱：VHDL程序設(shè)計(jì) 一、實(shí)驗(yàn)?zāi)康?學(xué)習(xí)VHDL語言的一些基本特點(diǎn)。2 掌握VHDL程序的基本結(jié)構(gòu)。3掌握VHDL程序設(shè)計(jì)方法。要能夠用vhdl語言讀懂并編寫eda程序，對(duì)eda設(shè)計(jì)的總體框架能有較好的把握，掌握各模塊的調(diào)用方式。 二、實(shí)驗(yàn)內(nèi)容和要求 設(shè)計(jì)一個(gè)數(shù)字時(shí)鐘，顯示時(shí)（2位），分（2位），秒（2位），具體要求是：具有時(shí)分秒計(jì)數(shù)顯示功能，以24小時(shí)循環(huán)計(jì)時(shí)；數(shù)碼管動(dòng)態(tài)顯示時(shí)，分，秒；具有清零功能。 在軟件工具平臺(tái)上，進(jìn)行VHDL語言的各模塊編程輸入、編譯實(shí)現(xiàn)和仿真驗(yàn)證。 三、實(shí)驗(yàn)主要儀器設(shè)備和材料 計(jì)算機(jī),開發(fā)環(huán)境MAX-PLUSII,ZY11EDA實(shí)驗(yàn)系統(tǒng)，VHDL語言。 四、實(shí)驗(yàn)方法、步驟及結(jié)果測試 1、設(shè)計(jì)思路： 數(shù)字鐘的主體是計(jì)數(shù)器，它記錄并顯示接收到的秒脈沖個(gè)數(shù)，其中秒和分位60進(jìn)制計(jì)數(shù)器，小時(shí)為24進(jìn)制計(jì)數(shù)器，分別產(chǎn)生3位BCD碼。BCD碼經(jīng)譯碼，驅(qū)動(dòng)后接數(shù)碼顯示電路。 根據(jù)實(shí)驗(yàn)要求，將設(shè)計(jì)分為5個(gè)主要部分，時(shí)功能模塊、分功能模塊、秒功能模塊、掃描儀功能模塊和7段LED功能模塊。在時(shí)、分、秒模塊中，包括復(fù)位和預(yù)置數(shù)，其主要思路如下： 秒鐘的模塊：設(shè)計(jì)一個(gè)60進(jìn)制的計(jì)數(shù)器，以clk為其時(shí)鐘信號(hào)，每60個(gè)clk后產(chǎn) 生一個(gè)進(jìn)位信號(hào)CF給分鐘模塊，作為分鐘進(jìn)程的響應(yīng)信號(hào)。秒鐘模塊VHDL程序見附錄1: 仿真波形如下： 封裝如下圖： 分鐘的模塊：同理于秒鐘的模塊，設(shè)計(jì)一個(gè)60進(jìn)制的計(jì)數(shù)器，以CFM為其時(shí)鐘信號(hào)，每60個(gè)CFM后產(chǎn)生一個(gè)進(jìn)位信號(hào)CFM給小時(shí)模塊，作為小時(shí)模塊進(jìn)程的響應(yīng)信號(hào)。分鐘模塊VHDL程序見附錄二: 仿真波形如下： 封裝如下圖： 小時(shí)的模塊：為24進(jìn)制計(jì)數(shù)器，在分的進(jìn)位信號(hào)CFM的激發(fā)下計(jì)數(shù)，從0到23的時(shí)候產(chǎn)生一個(gè)信號(hào)CFH，全部清0，重新開始計(jì)時(shí)。小時(shí)模塊VHDL程序見附錄三: 仿真波形如下： 封裝如下圖： 掃描儀模塊：在掃描儀內(nèi)部，有一個(gè)3-8譯碼器的片選信號(hào)，當(dāng)3-8譯碼器的片選信號(hào)為000時(shí)，片選信號(hào)選中7段LED模塊中的秒的個(gè)位，當(dāng)3-8譯碼器的片選信號(hào)為001時(shí)，片選信號(hào)選中7段LED模塊中的秒的十位，當(dāng)3-8譯碼器的片選信號(hào)為010時(shí)，片選信號(hào)選中7段LED模塊中的分的個(gè)位，當(dāng)3-8譯碼器的片選信號(hào)為011時(shí)，片選信號(hào)選中7段LED模塊中的分的十位，當(dāng)3-8譯碼器的片選信號(hào)為100時(shí)，片選信號(hào)選中7段LED模塊中的時(shí)的個(gè)位，當(dāng)3-8譯碼器的片選信號(hào)為101時(shí)，片選信號(hào)選中7段LED模塊中的時(shí)的十位，就這樣動(dòng)態(tài)掃描，當(dāng)輸入的時(shí)鐘信號(hào)頻率很高的時(shí)候，就形成了我們的時(shí)鐘。 掃描儀模塊VHDL程序見附錄四: 仿真波形如下： 封裝如下圖： 7段LED模塊：根據(jù)動(dòng)態(tài)掃描儀的片選信號(hào)來依次點(diǎn)亮我們所需的時(shí)間。7段LED模塊VHDL程序見附錄五: 仿真波形如下： 封裝如下圖： 綜合以上5大模塊，把它們用線連接起來就得到我們的總的電路圖：如下圖所示： 其工作原理為：掃描儀3-8譯碼器的片選信號(hào)根據(jù)時(shí)分秒的輸入選中7段LED模塊，然后再由時(shí)分秒中產(chǎn)生的3位BCD碼來輸出秒的個(gè)位，十位、時(shí)的個(gè)位，十位、小時(shí)的個(gè)位，十位。 4.總結(jié)： 在實(shí)驗(yàn)這兩周的時(shí)間里，我們做過DC觸發(fā)器、DQ觸發(fā)器、3-8譯碼器、二選一電路和四選一電路等，最后綜合做了數(shù)字時(shí)鐘電路，通過這次實(shí)習(xí)，我對(duì)用VHDL來編程有了更深的了解，在要編程的時(shí)候，我學(xué)會(huì)了分模塊進(jìn)行，因?yàn)橐婚_始的時(shí)候設(shè)計(jì)一個(gè)時(shí)鐘系統(tǒng)比較麻煩，沒有分模塊之前總是會(huì)有差錯(cuò)，而之后思路就會(huì)比較清晰，有明確的方案，在對(duì)照書本里的編程規(guī)則與語句，就完成了這次的設(shè)計(jì)，總之就是獲益良多。附錄1：秒鐘模塊VHDL程序 library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity second is port(clk,reset:in std_logic;cf:out std_logic;second1_out:out std_logic_vector(3 downto 0);second10_out:out std_logic_vector(2 downto 0));end entity second;architecture one of second is signal second1n:std_logic_vector(3 downto 0);signal second10n:std_logic_vector(2 downto 0);begin second1_out<=second1n;second10_out<=second10n;process(clk,reset)begin if(reset='1')then second1n<=“0000”;second10n<=“000”;elsif(clk' event and clk='1')then if(second1n=“1001”)then 7 second1n<=“0000”;if(second10n=“101”)then second10n<=“000”;cf<='1';else second10n<=second10n+1;end if;else second1n<=second1n+1;end if;end if;end process;end architecture one;附錄二：分鐘模塊VHDL程序 library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity minute is port(clk,reset:in std_logic;cf:out std_logic;minute1_out:out std_logic_vector(3 downto 0);minute10_out:out std_logic_vector(2 downto 0));end entity minute;architecture one of minute is signal minute1n:std_logic_vector(3 downto 0);signal minute10n:std_logic_vector(2 downto 0);begin minute1_out<=minute1n;minute10_out<=minute10n;process(clk,reset)begin if(reset='1')then minute1n<=“0000”;minute10n<=“000”;elsif(clk' event and clk='1')then if(minute1n=“1001”)then minute1n<=“0000”;if(minute10n=“101”)then minute10n<=“000”;cf<='1';else minute10n<=minute10n+1;end if;else minute1n<=minute1n+1;end if;end if;end process;end architecture one;附錄三：小時(shí)模塊VHDL程序 library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity hour is port(clk,reset:in std_logic;hour1_out:out std_logic_vector(3 downto 0);hour10_out:out std_logic_vector(1 downto 0));end entity hour;architecture one of hour is signal hour1n:std_logic_vector(3 downto 0);signal hour10n:std_logic_vector(1 downto 0);begin hour1_out<=hour1n;hour10_out<=hour10n;process(clk,reset)begin if(reset='1')then hour1n<=“0000”;hour10n<=“00”;elsif(clk' event and clk='1')then if(hour1n=“1001”or(hour1n=“0011”and hour10n=“0010”))then hour1n<=“0000”;if(hour10n=“10”)then hour10n<=“00”;else hour10n<=hour10n+1;end if;else hour1n<=hour1n+1;end if;end if;end process;end architecture one;附錄四：掃描儀模塊VHDL程序 library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity saomiaoyi is port(clk:in std_logic;reset:in std_logic;second1,minute1,hour1:in std_logic_vector(3 downto 0);second_10,minute_10:in std_logic_vector(2 downto 0);hour_10:in std_logic_vector(1 downto 0);dataout:out std_logic_vector(3 downto 0);sel:out std_logic_vector(2 downto 0));end entity saomiaoyi;architecture one of saomiaoyi is signal count:std_logic_vector(2 downto 0);begin sel<=count;process(clk,reset)begin if(reset='1')then dataout<=“0000”;elsif(clk'event and clk='1')then if count>=“101” then count<=“000”;else count<=count+1;end if;end if;case count is when“000”=>dataout<=second1;when“001”=>dataout<='0'& second_10;when“010”=>dataout<=minute1;when“011”=>dataout<='0'& minute_10;when“100”=>dataout<=hour1;when others =>dataout<=“00”& hour_10;end case;end process;end architecture one; 附錄五：7段LED模塊VHDL程序 LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY led_7 IS PORT(A:IN STD_LOGIC_VECTOR(3 DOWNTO 0);LED7S:OUT STD_LOGIC_VECTOR(6 DOWNTO 0));END entity led_7;ARCHITECTURE one OF led_7 IS BEGIN PROCESS(A)BEGIN CASE A(3 DOWNTO 0)IS WHEN “0000” => LED7S <= “0111111”;--X“3F” 0 WHEN “0001” => LED7S <= “0000110”;--X“06” 1 WHEN “0010” => LED7S <= “1011011”;--X“5B” 2 WHEN “0011” => LED7S <= “1001111”;--X“4F” 3 WHEN “0100” => LED7S <= “1100110”;--X“66” 4 WHEN “0101” => LED7S <= “1101101”;--X“6D” 5 WHEN “0110” => LED7S <= “1111101”;--X“7D” 6 WHEN “0111” => LED7S <= “0000111”;--X“07” 7 WHEN “1000” => LED7S <= “1111111”;--X“7F” 8 WHEN “1001” => LED7S <= “1101111”;--X“6F” 9 WHEN OTHERS => NULL;END CASE;END PROCESS;END ARCHITECTURE one; 電子設(shè)計(jì)自動(dòng)化技術(shù)EDA實(shí)習(xí)報(bào)告 目錄 引 言 （1）EDA簡介 （2）EDA的設(shè)計(jì)流程 第一章 實(shí)訓(xùn)目的 第二章 實(shí)訓(xùn)內(nèi)容 一、EDA 開發(fā)軟件Max+plus II 或Quartus II 1.1基本原理 1.2條件要求 1.3主要內(nèi)容 1.4實(shí)踐步驟與結(jié)果分析 （一）設(shè)計(jì)原理圖或VHDL源程序 1)原理圖 2）VHDL源程序 （二）器件及管腳邏分配圖 1）調(diào)試編譯與仿真波形 2）時(shí)序分析圖 1.5項(xiàng)目一的結(jié)論 二、4位全加器設(shè)計(jì) 2.1基本原理 2.2條件要求 2.3主要內(nèi)容 2.4方案及實(shí)現(xiàn)方法 2.5實(shí)踐步驟與結(jié)果分析 （一）設(shè)計(jì)1 位全加器 1)1 位全加器原理圖 2）1位全加器仿真波形 （二）四位全加器設(shè)計(jì) 1）四位全加器原理圖 2）器件及管腳邏分配圖 3）調(diào)試編譯與仿真波形 4）時(shí)序分析圖 （三）項(xiàng)目二的結(jié)論 三、8 線-3 線優(yōu)先編碼器 3.1基本原理 1、管腳 2、真值表 3.2條件要求 3.3主要內(nèi)容 3.4方案及實(shí)現(xiàn)方法 3.5實(shí)踐步驟與結(jié)果分析 （一）原理圖和VHDL程序 203130705岳慧慧 電子設(shè)計(jì)自動(dòng)化技術(shù)EDA實(shí)習(xí)報(bào)告 1)3-8譯碼器的原理圖 2）VHDL程序 （二）器件及管腳邏分配圖 （三）調(diào)試編譯與仿真波形 1、調(diào)試編譯 2、仿真波形 （四）時(shí)序分析圖 （五）項(xiàng)目三的結(jié)論 四、10 進(jìn)制計(jì)數(shù)器設(shè)計(jì) 4.1基本原理 1、管腳 2、真值表 4.2條件要求 4.3主要內(nèi)容 4.4方案及實(shí)現(xiàn)方法 4.5實(shí)踐步驟與結(jié)果分析 （一）原理圖和VHDL程序 1)10 進(jìn)制計(jì)數(shù)器 2）VHDL程序 （二）器件及管腳邏分配圖 （三）調(diào)試編譯與仿真波形 1、調(diào)試編譯 2、仿真波形 （四）時(shí)序分析圖 （五）項(xiàng)目四的結(jié)論 五、8 位循環(huán)移位寄存器 5.1基本原理 1、管腳 2、真值表 5.2條件要求 5.3主要內(nèi)容 5.4方案及實(shí)現(xiàn)方法 5.5實(shí)踐步驟與結(jié)果分析 （一）原理圖和VHDL程序 1)8 位循環(huán)移位寄存器 2）VHDL程序 （二）器件及管腳邏分配圖 （三）調(diào)試編譯與仿真波形 1、調(diào)試編譯 2、仿真波形 （四）時(shí)序分析圖 （五）項(xiàng)目三的結(jié)論 第三章 結(jié) 論 203130705岳慧慧 電子設(shè)計(jì)自動(dòng)化技術(shù)EDA實(shí)習(xí)報(bào)告 引 言 （1）EDA簡介 電子技術(shù)的迅猛發(fā)展，高新技術(shù)日新月異。傳統(tǒng)的電子技術(shù)設(shè)計(jì)方法，以不能幫助我們更好的、高效的完成設(shè)計(jì)任務(wù)。所以我們需要更好的工具來幫助我們完成設(shè)計(jì)任務(wù)。 EDA技術(shù)是指以計(jì)算機(jī)為工作平臺(tái)，融合應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、信息處理及智能化技術(shù)，進(jìn)行電子產(chǎn)品自動(dòng)化設(shè)計(jì)的一門新技術(shù)。 EDA技術(shù)作為現(xiàn)代電子設(shè)計(jì)技術(shù)的核心，依賴于計(jì)算機(jī)，在EDA工具軟件平臺(tái)上，對(duì)以硬件描述語言為邏輯描述手段完成設(shè)計(jì)文件，自動(dòng)地完成邏輯編譯、邏輯化簡、邏輯綜合、布局布線，以及邏輯優(yōu)化和仿真測試，直至實(shí)現(xiàn)既定的電子電路的功能。 在硬件方面，EDA技術(shù)融合了大規(guī)模集成電路制造技術(shù)、集成電路板圖設(shè)計(jì)技術(shù)、可編程器件編程技術(shù)、自動(dòng)測試技術(shù)等；在計(jì)算機(jī)輔助工程方面融合了計(jì)算機(jī)輔助設(shè)計(jì)、計(jì)算機(jī)輔助制造、計(jì)算機(jī)輔助測試、計(jì)算機(jī)輔助分析、計(jì)算機(jī)輔助工程技術(shù)以及多種計(jì)算機(jī)語言的設(shè)計(jì)概念；在現(xiàn)代電子學(xué)方面容納了諸如計(jì)算機(jī)設(shè)計(jì)技術(shù)、電子線路設(shè)計(jì)理論、數(shù)字信息處理技術(shù)、數(shù)字系統(tǒng)建模和優(yōu)化技術(shù)以及基于微波技術(shù)的長線技術(shù)理論。 可以說，EDA技術(shù)打破了軟件設(shè)計(jì)和硬件設(shè)計(jì)間的壁壘，是一門綜合性學(xué)科，一種多方位技能技術(shù)。它將設(shè)計(jì)效率和產(chǎn)品性能合二為一，代表了電子設(shè)計(jì)技術(shù)和電子應(yīng)用技術(shù)的發(fā)展方向。 （2）EDA的設(shè)計(jì)流程 ? 編輯輸入 1)文本輸入。在EDA工具軟件的文本編輯見面上，輸入用某種硬件語言表 述的電路設(shè)計(jì)文本。 2)原理圖輸入。在EDA工具軟件的圖形編輯界面上，繪制能完成預(yù)定功能的電路原理圖。 3)狀態(tài)圖輸入。依據(jù)電路的控制條件和狀態(tài)轉(zhuǎn)換的因果關(guān)系，在EDA工具軟件的狀態(tài)圖編輯界面上繪制時(shí)序電路的狀態(tài)流程圖。 ? 波形圖輸入 在EDA工具軟件的波形圖編輯界面上，繪制電路輸入輸出信號(hào)間的波形關(guān)系，然后由EDA編譯器據(jù)此完成電路設(shè)計(jì)。 ? 綜合 綜合是將由硬件描述語言表述的電路行為表述轉(zhuǎn)換為低級(jí)的、與可編程邏輯器件基本結(jié)構(gòu)相映射的網(wǎng)表文件或電路連接圖。 ? 適配 適配是為了將綜合器產(chǎn)生的網(wǎng)表文件裝配于指定的目標(biāo)器中，而產(chǎn)生最終的編程文件。 ? 功能仿真與時(shí)序仿真 1)功能仿真是指針對(duì)文本設(shè)計(jì)、原理圖設(shè)計(jì)及其它設(shè)計(jì)方法的邏輯功能進(jìn) 2)行測試模擬，以便了解所設(shè)計(jì)電路實(shí)現(xiàn)的功能是否符合要求。 3)時(shí)序仿真的結(jié)果接近真實(shí)器件的運(yùn)行特性。 ? 編程下載 把適配后生成的編程文件通過編程器或編程電纜載入目標(biāo)可編程邏輯器件，以便進(jìn)行硬件驗(yàn)證。 ? 硬件測試 對(duì)含有載入了編程文件的可編程邏輯器件的硬件系統(tǒng)進(jìn)行統(tǒng)一的測試。 203130705岳慧慧 電子設(shè)計(jì)自動(dòng)化技術(shù)EDA實(shí)習(xí)報(bào)告 第一章 實(shí)訓(xùn)目的 1)掌握MAX+PLUSⅡ或Quartus II 的安裝與使用方法，EDA 的開發(fā)流程及相關(guān)分析綜合方法。2)復(fù)習(xí)加法器的原理，掌握加法器的設(shè)計(jì)實(shí)現(xiàn)方法，設(shè)計(jì)實(shí)現(xiàn)數(shù)字系統(tǒng)設(shè)計(jì)中常用的4位全加器，在此基礎(chǔ)上進(jìn)一步熟悉MAX+PLUSⅡ或Quartus II 軟件的使用方法，熟練掌握EDA的圖形編程方法、開發(fā)流程、以及組合邏輯電路的設(shè)計(jì)、分析、綜合、仿真方法。 3)復(fù)習(xí)編碼器的原理，掌握編碼器的設(shè)計(jì)實(shí)現(xiàn)方法，設(shè)計(jì)實(shí)現(xiàn)數(shù)字系統(tǒng)設(shè)計(jì)中常用的8線-3 線優(yōu)先編碼器，逐步學(xué)會(huì)熟練運(yùn)用MAX+PLUSⅡ或Quartus II 軟件，熟悉EDA 的VHDL程序設(shè)計(jì)方法、學(xué)習(xí)掌握組合邏輯電路的VHDL 描述方法，進(jìn)一步掌握應(yīng)用EDA 常用工具進(jìn)行組合邏輯電路的設(shè)計(jì)、分析、綜合、仿真等的技巧。 4)復(fù)習(xí)計(jì)數(shù)器的原理，掌握計(jì)數(shù)器的設(shè)計(jì)實(shí)現(xiàn)方法，設(shè)計(jì)實(shí)現(xiàn)數(shù)字系統(tǒng)設(shè)計(jì)中常用的10進(jìn)制計(jì)數(shù)器，逐步學(xué)會(huì)熟練運(yùn)用MAX+PLUSⅡ或Quartus II 軟件，熟悉EDA 的VHDL 程序設(shè)計(jì)方法、學(xué)會(huì)使用信號(hào)升沿、降沿、VHDL 的敏感量表等內(nèi)容，掌握時(shí)序邏輯電路的VHDL描述方法，步掌握應(yīng)用EDA 常用工具軟件進(jìn)行時(shí)序邏輯電路的設(shè)計(jì)、分析、綜合、仿真等的方法與技巧。 5)復(fù)習(xí)循環(huán)移位寄存器的原理與功能，學(xué)習(xí)掌握循環(huán)移位寄存器的設(shè)計(jì)實(shí)現(xiàn)方法，設(shè)計(jì)實(shí)現(xiàn)數(shù)字系統(tǒng)設(shè)計(jì)中常用的8 位循環(huán)移位寄存器，逐步學(xué)會(huì)熟練運(yùn)用MAX+PLUSⅡ或QuartusII 軟件，熟悉EDA 的VHDL 程序設(shè)計(jì)方法、學(xué)會(huì)使用信號(hào)升沿、降沿、VHDL 的敏感量表等內(nèi)容，掌握時(shí)序邏輯電路的VHDL 描述方法，掌握應(yīng)用EDA 常用工具軟件進(jìn)行時(shí)序邏輯電路的設(shè)計(jì)、分析、綜合、仿真等的方法與技巧。 6)初步掌握VHDL語言和原理圖的設(shè)計(jì)輸入，編譯，仿真和調(diào)試過程，理解VHDL語言的基本特點(diǎn)包括結(jié)構(gòu)、語法、數(shù)據(jù)類型等。 第二章 實(shí)訓(xùn)內(nèi)容 一、EDA 開發(fā)軟件Max+plus II 或Quartus II 1.1基本原理 根據(jù)EDA 的設(shè)計(jì)流程：設(shè)計(jì)輸入→編譯→器件選擇→管腳分配→設(shè)計(jì)仿真→時(shí)序分析→編程下載，在熟悉EDA 開發(fā)軟件Max＋plus II 或Quartus II 界面操作基礎(chǔ)上，使用軟件提供的編輯、編譯、仿真等工具，分析所設(shè)計(jì)的系統(tǒng)。 1.2條件要求 1)計(jì)算機(jī)及操作系統(tǒng) 2)MAX+Plus II 或Quartus II 軟件 3)編程電纜（可選） 1.3主要內(nèi)容 1.設(shè)計(jì)輸入方法，包括圖形輸入、文本輸入等 2.設(shè)計(jì)編譯 3.器件選擇及管腳分配 4.設(shè)計(jì)仿真 5.時(shí)序分析 6.編程下載 1.4實(shí)踐步驟與結(jié)果分析 （一）設(shè)計(jì)原理圖或VHDL源程序 203130705岳慧慧 電子設(shè)計(jì)自動(dòng)化技術(shù)EDA實(shí)習(xí)報(bào)告 1)原理圖 我設(shè)計(jì)了一個(gè)半加器，A和B是輸入端，C是進(jìn)位輸出，D是加法輸出 以上為采用圖形輸入法完成的一個(gè)二輸入半加器電路 2）VHDL源程序 O<=A XOR B；//A與B異或 C<=A AND B；//A與B相與 （二）器件及管腳邏分配圖203130705岳慧慧 5 電子設(shè)計(jì)自動(dòng)化技術(shù)EDA實(shí)習(xí)報(bào)告 與門的兩個(gè)輸入A 和B 分配給管腳3 與2，輸出C分配給管腳44，輸出O分配給管腳43，所選器件為EPM3032ALC44-4。 （三）調(diào)試編譯與仿真波形 1）調(diào)試編譯 203130705岳慧慧 6 電子設(shè)計(jì)自動(dòng)化技術(shù)EDA實(shí)習(xí)報(bào)告 編譯結(jié)果正確，無錯(cuò)誤，但是有一個(gè)警告。 2）仿真波形 此處，我設(shè)計(jì)A輸入信號(hào)為100ns/每格的時(shí)鐘脈沖，B輸入信號(hào)為300ns/每格的時(shí)鐘脈沖。 仿真波形如下圖所示： 從仿真波形可以看出，輸入輸出結(jié)果滿足表達(dá)式O=A XOR B、C=A AND B，亦即所設(shè)203130705岳慧慧 電子設(shè)計(jì)自動(dòng)化技術(shù)EDA實(shí)習(xí)報(bào)告 計(jì)電路功能達(dá)到設(shè)計(jì)要求。 （四）時(shí)序分析圖 此處，我進(jìn)行Classic Timing Analyzer 時(shí)序分析，可以得到A、B、C、D四個(gè)波形的信號(hào)到達(dá)時(shí)間都是3.5ns，所以仿真波形圖上不存在毛刺，很完美。 1.5項(xiàng)目一的結(jié)論 我掌握了MAX+PLUSⅡ或Quartus II 的安裝與使用方法，EDA 的開發(fā)流程及相關(guān)分析綜合方法，在此基礎(chǔ)上進(jìn)一步熟悉MAX+PLUSⅡ或Quartus II 軟件的使用方法，熟練掌握EDA的圖形編程方法、開發(fā)流程、以及組合邏輯電路的設(shè)計(jì)、分析、綜合、仿真方法。同時(shí)復(fù)習(xí)加法器的原理，掌握加法器的設(shè)計(jì)實(shí)現(xiàn)方法，我完成的主要工作是設(shè)計(jì)了數(shù)字系統(tǒng)設(shè)計(jì)中常用的一個(gè)半加器。A和B是半加器輸入，C是半加器的進(jìn)位輸出，D是Ａ加Ｂ的結(jié)果輸出，并且利用波形仿真驗(yàn)證ＶＨＤＬ程序和原理圖的正確性。得出的結(jié)論是根據(jù)波形圖結(jié)果，波形符合邏輯關(guān)系，無毛刺，十分完美地實(shí)現(xiàn)二輸入半加器。 二、4位全加器設(shè)計(jì) 2.1基本原理 位全加器的管腳如下圖所示： 其中CIN 表示輸入進(jìn)位位，COUT 表示輸出進(jìn)位位，輸入A 和B 分別表示加數(shù)和被加數(shù)。輸出SUM＝A＋B＋CIN，當(dāng)SUM 大于255 時(shí)，COUT 置‘1’。 4位全加器可以看做四個(gè)1位全加器級(jí)聯(lián)而成，首先采用基本邏輯門設(shè)計(jì)一位全加器，而后通過多個(gè)1位全加器級(jí)聯(lián)實(shí)現(xiàn)4位全加器。其中，其中C1表示輸入進(jìn)位位，C0表示輸出進(jìn)位位，輸入A和B分別表示加數(shù)和被加數(shù)。S為輸出和，其功能可用布爾代數(shù)式表示為： S=A+B+C1 203130705岳慧慧 電子設(shè)計(jì)自動(dòng)化技術(shù)EDA實(shí)習(xí)報(bào)告 首先根據(jù)一位全加器的布爾代數(shù)式應(yīng)用基本邏輯門設(shè)計(jì)一位全加器，而后仿真驗(yàn)證一位全加器設(shè)計(jì)，準(zhǔn)確無誤后生成元件，供4位全加器設(shè)計(jì)用。將4個(gè)1位全加器級(jí)聯(lián)構(gòu)成四位全加器。 2.2條件要求 1．計(jì)算機(jī)及操作系統(tǒng) 2．MAX+Plus II 或Quartus II 軟件 3．編程電纜（可選） 2.3主要內(nèi)容 根據(jù)所學(xué)相關(guān)知識(shí)，運(yùn)用MAX+PLUS II 或Quartus II 軟件的圖形輸入方法，實(shí)現(xiàn)4位全加器設(shè)計(jì)。首先給出設(shè)計(jì)原理并提出實(shí)現(xiàn)方案，經(jīng)指導(dǎo)教師同意后，通過設(shè)計(jì)輸入、編譯綜合、仿真驗(yàn)證等過程完成并驗(yàn)證設(shè)計(jì)。 1.設(shè)計(jì)輸入方法，包括圖形輸入、文本輸入等 2.設(shè)計(jì)編譯 3.器件選擇及管腳分配 4.設(shè)計(jì)仿真 5.時(shí)序分析 6.編程下載 2.4方案及實(shí)現(xiàn)方法 設(shè)計(jì)過程中可以首先采用基本邏輯門設(shè)計(jì)1 位全加器，而后通過多個(gè)1 位全加器級(jí)聯(lián)實(shí)現(xiàn)4 位全加器，也可以根據(jù)輸出與輸入的邏輯關(guān)系寫出其布爾代數(shù)式，根據(jù)布爾代數(shù)式用基本邏輯門實(shí)現(xiàn)全加器。 2.5實(shí)踐步驟與結(jié)果分析 （一）設(shè)計(jì)1 位全加器 1)1 位全加器原理圖 我設(shè)計(jì)了一位全加器，A和B是輸入端，C1是進(jìn)位輸入端，C0是進(jìn)位輸出端，S是全加器輸出端。 203130705岳慧慧 電子設(shè)計(jì)自動(dòng)化技術(shù)EDA實(shí)習(xí)報(bào)告 以上為采用圖形輸入法完成的一個(gè)一位全加器電路。 2）1位全加器仿真波形 仿真結(jié)果如圖，1位全加器設(shè)計(jì)成功。 （二）四位全加器設(shè)計(jì) 與門的兩個(gè)輸入A 和B 分配給管腳3 與2，輸出C分配給管腳44，輸出O分配給管腳43，所選器件為EPM3032ALC44-4。 1）四位全加器原理圖 203130705岳慧慧 電子設(shè)計(jì)自動(dòng)化技術(shù)EDA實(shí)習(xí)報(bào)告 2）器件及管腳邏分配圖 203130705岳慧慧 電子設(shè)計(jì)自動(dòng)化技術(shù)EDA實(shí)習(xí)報(bào)告 管腳分配情況如圖，所選器件為EPM3032ALC44-4。 3）調(diào)試編譯與仿真波形 1．調(diào)試編譯 編譯結(jié)果正確，無錯(cuò)誤，但是有一個(gè)警告。 分析可得，通過二輸入與門，非門，或門，輸出的S為兩者之和，C0為輸出進(jìn)位。仿真結(jié)果與全加器真值表相同，四位全加器設(shè)計(jì)成功。 2．仿真波形 仿真波形如下圖所示： 203130705岳慧慧 電子設(shè)計(jì)自動(dòng)化技術(shù)EDA實(shí)習(xí)報(bào)告 當(dāng)A3A2A1A0=0000，B3B2B1B0=0000時(shí)，S3S2S1S0=0000 ；當(dāng)A3A2A1A0=0101，B3B2B1B0=1100時(shí)，S3S2S1S0=0001，其他時(shí)刻波形也與全加器功能相符，全加器設(shè)計(jì)成功。 從仿真波形可以看出，輸入輸出結(jié)果滿足表達(dá)式O=A XOR B、C=A AND B，亦即所設(shè)計(jì)電路功能達(dá)到設(shè)計(jì)要求。 4）時(shí)序分析圖 203130705岳慧慧 電子設(shè)計(jì)自動(dòng)化技術(shù)EDA實(shí)習(xí)報(bào)告 此處，我進(jìn)行Classic Timing Analyzer 時(shí)序分析，可以得到A、B、C1、C0、S五個(gè)端口的信號(hào)到達(dá)時(shí)間，同步邏輯性能分析后可知仿真波形圖上不存在毛刺，滿足四位全加器的設(shè)計(jì)要求。 （三）項(xiàng)目二的結(jié)論 我掌握了EDA 的開發(fā)流程及相關(guān)分析綜合方法，在此基礎(chǔ)上進(jìn)一步熟悉MAX+PLUSⅡ或Quartus II 軟件的使用方法，熟練掌握EDA的圖形編程方法、開發(fā)流程、以及組合邏輯電路的設(shè)計(jì)、分析、綜合、仿真方法。同時(shí)復(fù)習(xí)加法器的原理，掌握加法器的設(shè)計(jì)實(shí)現(xiàn)方法，我完成的主要工作是設(shè)計(jì)了數(shù)字系統(tǒng)設(shè)計(jì)中常用的一個(gè)半加器。A和B是全加器加數(shù)和被加數(shù)，C1是全加器的進(jìn)位輸入，C0是全加器的進(jìn)位輸出，S是A加B的結(jié)果輸出，并且利用波形仿真驗(yàn)證原理圖的正確性。得出的結(jié)論是根據(jù)波形圖結(jié)果，波形符合邏輯關(guān)系，無毛刺，十分完美地實(shí)現(xiàn)一位全加器。 三、8 線-3 線優(yōu)先編碼器 3.1基本原理 1、管腳 線-3 線優(yōu)先編碼器的管腳如圖： 其中IN 表示輸入編碼位，Sel 為片選信號(hào)，Y 表示輸出編碼值，YS 與YEX 表示器件狀態(tài)，“11”表示器件未選中，“01”表示無鍵按下，“10”表示器件工作態(tài)。 2、真值表 8-3 編碼器的真值表如下： 3.2條件要求 1.計(jì)算機(jī)及操作系統(tǒng) 2.MAX+Plus II 或Quartus II 軟件 3.編程電纜（可選） 203130705岳慧慧 電子設(shè)計(jì)自動(dòng)化技術(shù)EDA實(shí)習(xí)報(bào)告 3.3主要內(nèi)容 1．根據(jù)所學(xué)相關(guān)知識(shí)，運(yùn)用MAX+PLUS II 或Quartus II 軟件的文本文件輸入方法，編寫VHDL 程序，實(shí)現(xiàn)8-3 優(yōu)先編碼器的設(shè)計(jì)。首先給出設(shè)計(jì)原理并提出實(shí)現(xiàn)方案論證，經(jīng)指導(dǎo)教師同意后，通過設(shè)計(jì)輸入、編譯綜合、仿真驗(yàn)證等過程完成并驗(yàn)證設(shè)計(jì)。設(shè)計(jì)輸入方法，包括圖形輸入、文本輸入等 2．設(shè)計(jì)編譯 3．器件選擇及管腳分配 4．設(shè)計(jì)仿真 5．時(shí)序分析 6．編程下載 3.4方案及實(shí)現(xiàn)方法 8-3 優(yōu)先編碼器的VHDL 描述有多種方法，設(shè)計(jì)過程中可以根據(jù)真值表采用case?when語句、with?select 語句、if?then 結(jié)構(gòu)等多種手段實(shí)現(xiàn)，也可以根據(jù)真值表分析輸入輸出間的邏輯關(guān)系，根據(jù)邏輯關(guān)系寫出其布爾表達(dá)式，根據(jù)布爾代數(shù)式調(diào)用基本邏輯門元件實(shí)現(xiàn)8-3 優(yōu)先編碼器，詳細(xì)方案與方法略。 3.5實(shí)踐步驟與結(jié)果分析 （一）原理圖和VHDL程序 1)3-8譯碼器的原理圖 203130705岳慧慧 電子設(shè)計(jì)自動(dòng)化技術(shù)EDA實(shí)習(xí)報(bào)告 以上為采用圖形輸入法完成的一個(gè)3-8優(yōu)先譯碼器。 2）VHDL程序 8-3優(yōu)先編碼器的VHDL描述有多種方法，設(shè)計(jì)過程中可以根據(jù)真值表采用case?when語句、with?select語句、if?then結(jié)構(gòu)等多種手段實(shí)現(xiàn)，也可以根據(jù)真值表分析輸入輸出間的邏輯關(guān)系，根據(jù)邏輯關(guān)系寫出其布爾表達(dá)式，根據(jù)布爾代數(shù)式調(diào)用基本邏輯門元件實(shí)現(xiàn)8-3優(yōu)先編碼器。本實(shí)驗(yàn)中，我根據(jù)真值表用if-then結(jié)構(gòu)實(shí)現(xiàn)8-3優(yōu)先編碼器。 203130705岳慧慧 電子設(shè)計(jì)自動(dòng)化技術(shù)EDA實(shí)習(xí)報(bào)告 （二）器件及管腳邏分配圖 管腳分配情況如圖，所選器件為EPM3032ALC44-4。 （三）調(diào)試編譯與仿真波形 1、調(diào)試編譯 編譯結(jié)果正確，無錯(cuò)誤，但是有兩個(gè)警告。 203130705岳慧慧 電子設(shè)計(jì)自動(dòng)化技術(shù)EDA實(shí)習(xí)報(bào)告 2、仿真波形 8線-3線優(yōu)先編碼器的仿真波形如下圖所示： 當(dāng)3-8譯碼器的片選信號(hào)為000時(shí)，片選信號(hào)選中輸出的個(gè)位，當(dāng)3-8譯碼器的片選信號(hào)為001時(shí)，片選信號(hào)選中輸出的十位，當(dāng)3-8譯碼器的片選信號(hào)為010時(shí)，片選信號(hào)選中輸出的個(gè)位，當(dāng)3-8譯碼器的片選信號(hào)為011時(shí)，片選信號(hào)選中輸出的十位，當(dāng)3-8譯碼器的片選信號(hào)為100時(shí)，片選信號(hào)選中輸出的個(gè)位，當(dāng)3-8譯碼器的片選信號(hào)為101時(shí)，片選信號(hào)選中輸出的十位，就這樣動(dòng)態(tài)掃描，當(dāng)輸入的時(shí)鐘信號(hào)頻率很高的時(shí)候，就形成了我們的時(shí)鐘。 從仿真波形可以看出，輸入輸出結(jié)果滿足所設(shè)計(jì)電路功能，符合前文真值表，3-8優(yōu)先編碼器達(dá)到設(shè)計(jì)要求。 （四）時(shí)序分析圖 203130705岳慧慧 18 電子設(shè)計(jì)自動(dòng)化技術(shù)EDA實(shí)習(xí)報(bào)告 此處，我進(jìn)行Classic Timing Analyzer 時(shí)序分析，可以得到輸入輸出端口的信號(hào)到達(dá)時(shí)間都是4.5ns，同步邏輯性能分析后可知仿真波形圖上不存在毛刺，滿足3-8優(yōu)先編碼器的設(shè)計(jì)要求。 （五）項(xiàng)目三的結(jié)論 我掌握了EDA 的開發(fā)流程及相關(guān)分析綜合方法，在此基礎(chǔ)上進(jìn)一步熟悉MAX+PLUSⅡ或Quartus II 軟件的使用方法，熟練掌握EDA的圖形編程方法、開發(fā)流程、以及組合邏輯電路的設(shè)計(jì)、分析、綜合、仿真方法。同時(shí)復(fù)習(xí)加法器的原理，掌握加法器的設(shè)計(jì)實(shí)現(xiàn)方法，我完成的主要工作是設(shè)計(jì)了數(shù)字系統(tǒng)設(shè)計(jì)中常用的一個(gè)3-8優(yōu)先編碼器，并且利用波形仿真驗(yàn)證ＶＨＤＬ程序和原理圖的正確性。得出的結(jié)論是根據(jù)波形圖結(jié)果，波形符合邏輯關(guān)系，無毛刺，十分完美地實(shí)現(xiàn)3-8優(yōu)先編碼器的功能。 我發(fā)現(xiàn)用VHDL硬件描述語言的形式來進(jìn)行數(shù)字系統(tǒng)的設(shè)計(jì)方便靈活，利用EDA軟件進(jìn)行編譯優(yōu)化仿真極大地減少了電路設(shè)計(jì)時(shí)間和可能發(fā)生的錯(cuò)誤，降低了開發(fā)成本，這種設(shè)計(jì)方法必將在未來的數(shù)字系統(tǒng)設(shè)計(jì)中發(fā)揮越來越重要的作用。 附：參考程序 LIBRARY IEEE;ENTITY ENCODER IS USE IEEE.STD_LOGIC_1164.ALL;PORT(I:IN STD_LOGIC_VECTOR(7 USE IEEE.STD_LOGIC_UNSIGNED.ALL;DOWNTO 0);203130705岳慧慧 電子設(shè)計(jì)自動(dòng)化技術(shù)EDA實(shí)習(xí)報(bào)告 SEL: IN STD_LOGIC;Y : OUT STD_LOGIC_VECTOR(2 DOWNTO 0);YS,YEX : INOUT STD_LOGIC);END ENCODER;ARCHITECTURE sample OF ENCODER IS BEGIN P1:PROCESS(I,SEL)BEGIN if SEL='1' then Y <=“111”;YS <='1';YEX<='1';elsif I(7)='0' then Y <=“000”;YS <='1';YEX<='0';elsif I(6)='0' then Y<=“001”;YS <='1';YEX<='0';elsif I(5)='0' then Y<=“010”;YS <='1';YEX<='0';elsif I(4)='0' then Y<=“011”; YS <='1';YEX<='0'; elsif I(3)='0' then Y<=“100”;YS <='1';YEX<='0'; elsif I(2)='0' then Y<=“101”;YS <='1';YEX<='0'; elsif I(1)='0' then Y<=“110”;YS <='1';YEX<='0'; elsif I(0)='0' then Y<=“111”;YS <='1';YEX<='0'; elsif I=“11111111” then Y<=“111”;YS <='0';YEX<='1';else Y<=“ZZZ”;end if; END PROCESS P1;END sample; 四、10 進(jìn)制計(jì)數(shù)器設(shè)計(jì) 4.1基本原理 1、管腳 進(jìn)制計(jì)數(shù)器的管腳如圖： 其中IN 表示輸入編碼位，Sel 為片選信號(hào)，Y 表示輸出編碼值，YS 與YEX 表示器件狀態(tài)，“11”表示器件未選中，“01”表示無鍵按下，“10”表示器件工作態(tài)。 2、真值表 203130705岳慧慧 電子設(shè)計(jì)自動(dòng)化技術(shù)EDA實(shí)習(xí)報(bào)告 進(jìn)制計(jì)數(shù)器的真值表如下： 計(jì)數(shù)開始，計(jì)數(shù)器從計(jì)數(shù)初值開始做加計(jì)數(shù)或減計(jì)數(shù)。加計(jì)數(shù)時(shí)，計(jì)數(shù)到‘9’后，再來一個(gè)計(jì)數(shù)脈沖，計(jì)數(shù)器從‘0’開始。重新啟動(dòng)加計(jì)數(shù)；減計(jì)數(shù)時(shí)，計(jì)數(shù)到‘0’后，再來一個(gè)計(jì)數(shù)脈沖，計(jì)數(shù)器從‘10’開始，重新啟動(dòng)減計(jì)數(shù)。 4.2條件要求 1．計(jì)算機(jī)及操作系統(tǒng) 2．MAX+Plus II 或Quartus II 軟件 3．編程電纜（可選） 4.3主要內(nèi)容 ① 根據(jù)所學(xué)相關(guān)知識(shí)，運(yùn)用MAX+PLUS II 或Quartus II 軟件的文本文件輸入方法，編寫VHDL 程序，實(shí)現(xiàn)10 進(jìn)制計(jì)數(shù)器的設(shè)計(jì)。首先給出設(shè)計(jì)原理并提出實(shí)現(xiàn)方案論證，經(jīng)指導(dǎo)教師同意后，通過設(shè)計(jì)輸入、編譯綜合、仿真驗(yàn)證等過程完成并驗(yàn)證設(shè)計(jì)。設(shè)計(jì)編譯 ② 器件選擇及管腳分配 ③ 設(shè)計(jì)仿真 ④ 時(shí)序分析 ⑤ 編程下載 4.4方案及實(shí)現(xiàn)方法 進(jìn)制計(jì)數(shù)器的VHDL 描述有多種方法，設(shè)計(jì)過程中可以采用計(jì)數(shù)脈沖CP 作為敏感量，CP 的每個(gè)上升沿，計(jì)數(shù)值Q 加‘1’或減‘1’，加到‘9’后回‘0’或減到‘0’后回‘9’，語句可采用case?when、with?select、if?then 以及加減運(yùn)算等多種結(jié)構(gòu)實(shí)現(xiàn)。也可以首先設(shè)計(jì)基本的觸發(fā)器、鎖存器等元件，而后通過元件的互聯(lián)實(shí)現(xiàn)，詳細(xì)方案與方法略。 4.5實(shí)踐步驟與結(jié)果分析 （一）原理圖和VHDL程序 1)10 進(jìn)制計(jì)數(shù)器 203130705岳慧慧 電子設(shè)計(jì)自動(dòng)化技術(shù)EDA實(shí)習(xí)報(bào)告 以上為采用圖形輸入法完成的一個(gè)3-8優(yōu)先譯碼器。 2）VHDL程序 8-3優(yōu)先編碼器的VHDL描述有多種方法，設(shè)計(jì)過程中可以根據(jù)真值表采用case?when語句、with?select語句、if?then結(jié)構(gòu)等多種手段實(shí)現(xiàn)，也可以根據(jù)真值表分析輸入輸出間的邏輯關(guān)系，根據(jù)邏輯關(guān)系寫出其布爾表達(dá)式，根據(jù)布爾代數(shù)式調(diào)用基本邏輯門元件實(shí)現(xiàn)8-3優(yōu)先編碼器。本實(shí)驗(yàn)中，我根據(jù)真值表用if-then結(jié)構(gòu)實(shí)現(xiàn)8-3優(yōu)先編碼器。 203130705岳慧慧 電子設(shè)計(jì)自動(dòng)化技術(shù)EDA實(shí)習(xí)報(bào)告 （二）器件及管腳邏分配圖 管腳分配情況如圖，所選器件為EPM3032ALC44-4。 （三）調(diào)試編譯與仿真波形 1、調(diào)試編譯 203130705岳慧慧 電子設(shè)計(jì)自動(dòng)化技術(shù)EDA實(shí)習(xí)報(bào)告 編譯結(jié)果正確，無錯(cuò)誤，但是有一個(gè)警告。 2、仿真波形 進(jìn)制計(jì)數(shù)器的仿真波形如下圖所示： 從仿真波形可以看出，輸入輸出結(jié)果滿足所設(shè)計(jì)電路功能，符合前文真值表，10 進(jìn)制計(jì)數(shù)器達(dá)到設(shè)計(jì)要求。 （四）時(shí)序分析圖 203130705岳慧慧 電子設(shè)計(jì)自動(dòng)化技術(shù)EDA實(shí)習(xí)報(bào)告 203130705岳慧慧 電子設(shè)計(jì)自動(dòng)化技術(shù)EDA實(shí)習(xí)報(bào)告 此處，我進(jìn)行Classic Timing Analyzer 時(shí)序分析，可以得到輸入輸出端口的信號(hào)到達(dá)時(shí)間都是3.0ns，同步邏輯性能分析后可知仿真波形圖上不存在毛刺，滿足10 進(jìn)制計(jì)數(shù)器的設(shè)計(jì)要求。 （五）項(xiàng)目四的結(jié)論 我熟練掌握了EDA的圖形編程方法、開發(fā)流程、以及組合邏輯電路的設(shè)計(jì)、分析、綜合、仿真方法。我完成的主要工作是設(shè)計(jì)了數(shù)字系統(tǒng)設(shè)計(jì)中常用的一個(gè)10 進(jìn)制計(jì)數(shù)器，并且利用波形仿真驗(yàn)證ＶＨＤＬ程序和原理圖的正確性。得出的結(jié)論是根據(jù)波形圖結(jié)果，波形符合邏輯關(guān)系，無毛刺，十分完美地實(shí)現(xiàn)10 進(jìn)制計(jì)數(shù)器的功能。 我發(fā)現(xiàn)用VHDL硬件描述語言的形式來進(jìn)行數(shù)字系統(tǒng)的設(shè)計(jì)方便靈活，利用EDA軟件進(jìn)行編譯優(yōu)化仿真極大地減少了電路設(shè)計(jì)時(shí)間和可能發(fā)生的錯(cuò)誤，降低了開發(fā)成本，這種設(shè)計(jì)方法必將在未來的數(shù)字系統(tǒng)設(shè)計(jì)中發(fā)揮越來越重要的作用。 附：參考程序 LIBRARY IEEE;if UD='0' then USE IEEE.STD_LOGIC_1164.ALL;if TMP=“1001” then USE IEEE.STD_LOGIC_UNSIGNED.ALL;TMP<=“0000”;ENTITY counter IS c<='1';PORT(D : IN STD_LOGIC_VECTOR(3 else DOWNTO 0);TMP<=TMP+1;UD : IN STD_LOGIC;c<='0';LD : IN STD_LOGIC;end if;CP : IN STD_LOGIC;elsif UD='1' then STA: IN STD_LOGIC;if TMP=“0000” then C : OUT STD_LOGIC;TMP<=“1001”;Q : OUT STD_LOGIC_VECTOR(3 DOWNTO c<='1';0));else END counter;TMP<=TMP-1;ARCHITECTURE sample OF counter IS c<='0';SIGNAL TMP:STD_LOGIC_VECTOR(3 end if;DOWNTO 0);end if;BEGIN elsif STA='1' then P1:PROCESS(CP,STA,LD,UD)TMP<=TMP;BEGIN end if;if LD='0' then end if;TMP<=D;END PROCESS P1;elsif CP'EVENT AND CP='0' then Q<=TMP;if STA='0' then END sample; 五、8 位循環(huán)移位寄存器 5.1基本原理 1、管腳 位循環(huán)移位寄存器的管腳如圖： 203130705岳慧慧 電子設(shè)計(jì)自動(dòng)化技術(shù)EDA實(shí)習(xí)報(bào)告 其中D 表示輸入的初始值，Sta 為開始移位信號(hào)，DOUT 表示當(dāng)前數(shù)值；LD 表示預(yù)設(shè)計(jì)數(shù)值，LD 為“1”，初始計(jì)數(shù)值打入器件；LR 表示移位方向，LR 為‘0’，循環(huán)右移位，LR 為‘1’，循環(huán)左移位；CP 為移位脈沖。 2、真值表 位循環(huán)移位寄存器的真值表如下： 移位開始，循環(huán)左移時(shí)，CP 上每來一個(gè)脈沖升沿，寄存器從輸出從低位開始依次左移一位，同時(shí)最高位給最低位。相反，循環(huán)右移時(shí)，從高位開始依次右移一位，同時(shí)最低位給最高位。 5.2條件要求 1．計(jì)算機(jī)及操作系統(tǒng) 2．MAX+Plus II 或Quartus II 軟件 3．編程電纜（可選） 5.3主要內(nèi)容 ① 根據(jù)所學(xué)相關(guān)知識(shí)，運(yùn)用MAX+PLUS II 或Quartus II 軟件的文本文件輸入方法，編寫VHDL 程序，實(shí)現(xiàn)8 位循環(huán)移位寄存器的設(shè)計(jì)。首先給出設(shè)計(jì)原理并提出實(shí)現(xiàn)方案論證，經(jīng)指導(dǎo)教師同意后，通過設(shè)計(jì)輸入、編譯綜合、仿真驗(yàn)證等過程完成并驗(yàn)證設(shè)計(jì)。 ② 器件選擇及管腳分配 ③ 設(shè)計(jì)仿真 ④ 時(shí)序分析 ⑤ 編程下載 5.4方案及實(shí)現(xiàn)方法 位循環(huán)移位寄存器的VHDL 描述有多種方法，設(shè)計(jì)過程中可以首先設(shè)計(jì)D 觸發(fā)器，而后通過D 觸發(fā)器的互聯(lián)實(shí)現(xiàn)8 位循環(huán)移位寄存器；也可采用計(jì)數(shù)脈沖CP 作為敏感量，CP 的每個(gè)上升沿，輸出量Q 的每一位賦給左邊一位或右邊一位。同時(shí)循環(huán)左移時(shí)，最高位賦給最低位，循環(huán)右移時(shí)，最低位賦給最高位，語句可采用case?when、with?select、if?then以及加減運(yùn)算等多種結(jié)構(gòu)實(shí)現(xiàn)，詳細(xì)方案與方法略。 5.5實(shí)踐步驟與結(jié)果分析 203130705岳慧慧 電子設(shè)計(jì)自動(dòng)化技術(shù)EDA實(shí)習(xí)報(bào)告 （一）原理圖和VHDL程序 1)8 位循環(huán)移位寄存器 以上為采用圖形輸入法完成的一個(gè)8 位循環(huán)移位寄存器 2）VHDL程序 位循環(huán)移位寄存器的VHDL描述有多種方法，設(shè)計(jì)過程中可以根據(jù)真值表采用case?when、with?select、if?then以及加減運(yùn)算等多種結(jié)構(gòu)實(shí)現(xiàn)，也可以根據(jù)真值表分析輸入輸出間的邏輯關(guān)系，根據(jù)邏輯關(guān)系寫出其布爾表達(dá)式，根據(jù)布爾代數(shù)式調(diào)用基本邏輯門元件實(shí)現(xiàn)8 位循環(huán)移位寄存器。 本實(shí)驗(yàn)中根據(jù)真值表，通過VHDL語言的if-then結(jié)構(gòu)實(shí)現(xiàn)8位循環(huán)移位寄存器。首先根據(jù)前文所述，對(duì)照真值表203130705岳慧慧 電子設(shè)計(jì)自動(dòng)化技術(shù)EDA實(shí)習(xí)報(bào)告 的列出的不同輸入邏輯狀態(tài)，分情況依次輸出于輸入的對(duì)應(yīng)關(guān)系，而后編譯綜合，由開發(fā)系統(tǒng)自行實(shí)現(xiàn)電路功能。 （二）器件及管腳邏分配圖 管腳分配情況如圖，所選器件為EPM3032ALC44-4。 203130705岳慧慧 電子設(shè)計(jì)自動(dòng)化技術(shù)EDA實(shí)習(xí)報(bào)告 （三）調(diào)試編譯與仿真波形 1、調(diào)試編譯 編譯結(jié)果正確，無錯(cuò)誤，但是有一個(gè)警告。 2、仿真波形 位循環(huán)移位寄存器的仿真波形如下圖所示： 203130705岳慧慧 30 電子設(shè)計(jì)自動(dòng)化技術(shù)EDA實(shí)習(xí)報(bào)告 從仿真波形可以看出，輸入輸出結(jié)果滿足所設(shè)計(jì)電路功能，符合前文真值表，8 位循環(huán)移位寄存器達(dá)到設(shè)計(jì)要求。 （四）時(shí)序分析圖 203130705岳慧慧 電子設(shè)計(jì)自動(dòng)化技術(shù)EDA實(shí)習(xí)報(bào)告 上述時(shí)間分析可以得到，輸出信號(hào)存在的時(shí)間延遲，它主要與器件速度、表達(dá)邏輯的合理性有關(guān)，選用速度更高器件、優(yōu)化設(shè)計(jì)可以使該值降低。 此處，我進(jìn)行Classic Timing Analyzer 時(shí)序分析，可以得到輸入輸出端口的信號(hào)到達(dá)時(shí)間都是3.0ns，同步邏輯性能分析后可知仿真波形圖上不存在毛刺，滿足8 位循環(huán)移位寄存器的設(shè)計(jì)要求。 （五）項(xiàng)目五的結(jié)論 本次實(shí)驗(yàn)我收獲到了很多移位寄存器的相關(guān)知識(shí)，雖然期間我遇到了很多無法解決的問題，但最終都通過查閱資料，詢問同學(xué)，一一得到了解決。實(shí)驗(yàn)中我們完成了1個(gè)器件的編寫：我使用了VHDL代碼的方法。通過資料我知道了74HC164是8位移位寄存器，當(dāng)其中一個(gè)（或二個(gè)）選通串行輸入端的低電平禁止進(jìn)入新數(shù)據(jù)，并把第一個(gè)觸發(fā)器在下一個(gè)時(shí)鐘脈沖來后復(fù)位到低電平時(shí)，門控串行輸入端（A 和B）可完全控制輸入數(shù)據(jù)。一個(gè)高電平輸入后就使另一個(gè)輸入端賦能，這個(gè)輸入就決定了第一個(gè)觸發(fā)器的狀態(tài)。雖然不管時(shí)鐘處于高電平或低電平時(shí)，串行輸入端的數(shù)據(jù)都可以被改變，但只有滿足建立條件203130705岳慧慧 電子設(shè)計(jì)自動(dòng)化技術(shù)EDA實(shí)習(xí)報(bào)告 的信息才能被輸入。時(shí)鐘控制發(fā)生在時(shí)鐘輸入由低電平到高電平的躍變上。為了減小傳輸線效應(yīng)，所有輸入端均采用二極管鉗位。每組實(shí)驗(yàn)我們都編寫了他們的源代碼，并且通過時(shí)序仿真和功能仿真不同的仿真方式讓我對(duì)加法器這個(gè)邏輯學(xué)電子元件有了更深層次的了解。很多問題最終在老師同學(xué)和自己的不懈努力中得以解決。其中我遇到了一些代碼上的書寫錯(cuò)誤問題，編譯無法運(yùn)行問題，以及時(shí)序仿真時(shí)出現(xiàn)的問題。不過最后在查閱相關(guān)資料后明白了自己是少了一些過程。 我發(fā)現(xiàn)用VHDL硬件描述語言的形式來進(jìn)行數(shù)字系統(tǒng)的設(shè)計(jì)方便靈活，利用EDA軟件進(jìn)行編譯優(yōu)化仿真極大地減少了電路設(shè)計(jì)時(shí)間和可能發(fā)生的錯(cuò)誤，降低了開發(fā)成本，這種設(shè)計(jì)方法必將在未來的數(shù)字系統(tǒng)設(shè)計(jì)中發(fā)揮越來越重要的作用。 我采用圖形編程法實(shí)現(xiàn)了8位循環(huán)移位寄存器的設(shè)計(jì)，并完成了電路的設(shè)計(jì)編譯、綜合、邏輯仿真、時(shí)間分析，結(jié)果表明采用ALTRA的CPLD器件設(shè)計(jì)的8位循環(huán)移位寄存器，時(shí)間延遲為3ns。 附：參考程序 LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY cyreg IS PORT(D : IN STD_LOGIC_VECTOR(7 DOWNTO 0);LD : IN STD_LOGIC;LR : IN STD_LOGIC;CP : IN STD_LOGIC;DOUT: BUFFER STD_LOGIC_VECTOR(7 DOWNTO 0));END cyreg;ARCHITECTURE sample OF cyreg IS BEGIN P1:PROCESS(CP,LD)BEGIN if LD='0' then DOUT<=D;elsif CP'EVENT AND CP='0' then if LR='1' then DOUT<=DOUT(6 DOWNTO 0)&DOUT(7);elsif LR='0' then DOUT<=DOUT(0)&DOUT(7 DOWNTO 1);end if;end if;END PROCESS P1;END sample; 203130705岳慧慧 電子設(shè)計(jì)自動(dòng)化技術(shù)EDA實(shí)習(xí)報(bào)告 第三章 結(jié) 論 首先，通過對(duì)這門課程相關(guān)理論的學(xué)習(xí)，我掌握EDA的一些基本的的知識(shí)，現(xiàn)代電子產(chǎn)品的性能越來越高，復(fù)雜度越來越大，更新步伐也越來越快。實(shí)現(xiàn)這種進(jìn)步的主要原因就是微電子技術(shù)和電子技術(shù)的發(fā)展。前者以微細(xì)加工技術(shù)為代表，目前已進(jìn)入超深亞微米階段，可以在幾平方厘米的芯片上集成幾千萬個(gè)晶體管；后者的核心就是電子設(shè)計(jì)自動(dòng)化EDA（lectronic Design Automatic）技術(shù)。EDA是指以計(jì)算機(jī)為工作平臺(tái)，融合了應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、智能化技術(shù)的最新成果而開發(fā)出的電子CAD通用軟件包，它根據(jù)硬件描述語言HDL完成的設(shè)計(jì)文件，自動(dòng)完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局布線及仿真，直至完成對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。EDA技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計(jì)的效率和可操作性，減輕了設(shè)計(jì)者的勞動(dòng)強(qiáng)度。 其次，通過對(duì)課程的實(shí)驗(yàn)的學(xué)習(xí)，讓我感覺收獲頗多，我對(duì)EDA的學(xué)習(xí)和理解有了更深刻的認(rèn)識(shí)和體會(huì),對(duì)數(shù)字邏輯與數(shù)字電路有初步的了解，而EDA是在數(shù)字電路發(fā)展到一定階段的產(chǎn)物，因此學(xué)習(xí)起來也很費(fèi)力。在這一周的實(shí)訓(xùn)中我們不僅鞏固了以前學(xué)過的知識(shí)，而且還學(xué)到了怎樣運(yùn)用ＥＤＡ設(shè)計(jì)VHDL程序、電路、波形的整個(gè)過程和思路，更加強(qiáng)了我們動(dòng)手能力，同時(shí)也提高了我們的思考能力的鍛煉，我們?cè)趯懗绦虻耐瑫r(shí)還要學(xué)會(huì)要改程序，根據(jù)錯(cuò)誤的地方去修改程序。 在此次實(shí)訓(xùn)的過程中，我了解到，我們需要加強(qiáng)培養(yǎng)動(dòng)手能力，要明白理論與實(shí)踐結(jié)合的重要性，只有理論知識(shí)也是不夠的，只有把所學(xué)的理論知識(shí)和實(shí)踐相結(jié)合，才能真正提高我們的實(shí)際動(dòng)手能力與獨(dú)立思考的能力。 我雖然碰到了很多困難和問題,到最后還是靠自己的努力與堅(jiān)持獨(dú)立的完成了任務(wù)。當(dāng)遇到了自己無法解決的困難與問題的時(shí)候，要有耐心，要學(xué)會(huì)一步步的去找問題的根源，才能解決問題，還請(qǐng)教老師給予指導(dǎo)和幫助。這次實(shí)訓(xùn)給我最深的印象就是擴(kuò)大自己的知識(shí)面，知道要培養(yǎng)哪些技能對(duì)我們的專業(yè)很重要。最終我成功地完成了這次的實(shí)踐課程，包括時(shí)序仿真和 硬件測試仿真，都取得了較好地效果。還要在今后的課本理論知識(shí)學(xué)習(xí)過程中要一步一個(gè)腳印的扎實(shí)學(xué)習(xí)，靈活的掌握和運(yùn)用專業(yè)理論知識(shí)這樣才能在以后工作的實(shí)踐過程中有所成果。 通過這次課程設(shè)計(jì)，我進(jìn)一步熟悉了verilog hdl語言的結(jié)構(gòu)，語言規(guī)則和語言類型。對(duì)編程軟件的界面及操作有了更好的熟悉。在編程過程中，我們雖然碰到了很多困難和問題,到最后還是靠自己的努力與堅(jiān)持獨(dú)立的完成了任務(wù)。當(dāng)遇到了自己無法解決的困難與問題的時(shí)候，要有耐心，要學(xué)會(huì)一步步的去找問題的根源，才能解決問題，還請(qǐng)教老師給予指導(dǎo)和幫助。這次實(shí)訓(xùn)給我最深的印象就是擴(kuò)大自己的知識(shí)面，知道要培養(yǎng)哪些技能對(duì)我們的專業(yè)很重要。通過這次課程設(shè)計(jì)，培養(yǎng)了我們共同合作的能力。但是此次設(shè)計(jì)中參考了其他程序段實(shí)際思想，顯示出我們?cè)诔绦蛟O(shè)計(jì)方面還有不足之處。 在此次實(shí)訓(xùn)的過程中，我了解到了要加強(qiáng)培養(yǎng)動(dòng)手能力，要明白理論與實(shí)踐結(jié)合的重要性，只有理論知識(shí)也是不夠的，只有把理論知識(shí)和實(shí)踐相結(jié)合，才能真正提高我們的實(shí)際動(dòng)手能力與獨(dú)立思考的能力。通過用VHDL語言設(shè)計(jì)，統(tǒng)領(lǐng)整個(gè)教學(xué)內(nèi)容，讓我們?cè)趯W(xué)習(xí)過程中得到反復(fù)性的思維訓(xùn)練，加深了對(duì)教學(xué)內(nèi)容的理解和運(yùn)用，增強(qiáng)了我們對(duì)EDA技術(shù)應(yīng)用性的熟悉和理解。 致 謝 非常感謝張老師這一學(xué)期來的指導(dǎo)與教誨，感謝老師在學(xué)習(xí)上給予的指導(dǎo)，老師平常的工作也很忙，但是在我們學(xué)習(xí)的過程中，從來沒有耽擱過，我們遇到問題問他，他重來都是很有耐心，不管問的學(xué)生有多少，他都細(xì)心的為每個(gè)學(xué)生講解，學(xué)生們遇到的不能解決的，他都配合同學(xué)極力解決。 感謝學(xué)院給我們提供這次實(shí)訓(xùn)的機(jī)會(huì)，感謝張老師對(duì)我們的指導(dǎo)，他是為了教會(huì)我們?nèi)绾芜\(yùn)用所學(xué)的知識(shí)去解決實(shí)際的問題，此外，還得出一個(gè)結(jié)論：知識(shí)必須通過應(yīng)用才能實(shí)現(xiàn)其價(jià)值！有些東西以為學(xué)會(huì)了，但真正到用的時(shí)候才發(fā)現(xiàn)是兩回事，所以我認(rèn)為只有到真正會(huì)用的時(shí)候才是真的學(xué)會(huì)了。 本次設(shè)計(jì)過程中得到我們老師們的悉心指導(dǎo)。屈老師多次詢問設(shè)計(jì)進(jìn)程，并為我們指點(diǎn)迷津，幫助我們理順設(shè)計(jì)思路，精心點(diǎn)撥、熱忱鼓勵(lì)。老師一絲不茍的作風(fēng)，嚴(yán)謹(jǐn)求實(shí)的態(tài)度，踏踏實(shí)實(shí)的精神，不僅授我以文，并將積極影響我今后的學(xué)習(xí)和工作。在此誠摯地向老師們致謝，祝愿們老師身體健康，203130705岳慧慧 電子設(shè)計(jì)自動(dòng)化技術(shù)EDA實(shí)習(xí)報(bào)告 全家幸福。 參考文獻(xiàn) [1]黃正瑾.CPLD系統(tǒng)設(shè)計(jì)技術(shù)入門與應(yīng)用.北京:電子工業(yè)出版社，2003 [2]宋萬杰，羅豐等.CPLD技術(shù)及其應(yīng)用.西安：西安電子科技大學(xué)出版社，1999 [3]新編數(shù)字邏輯電路.北京郵電大學(xué)出版社.江國強(qiáng).2006.12 [4]EDA技術(shù)與應(yīng)用.電子工業(yè)出版社.江國強(qiáng).2010.4 [5]數(shù)字電路EDA入門---VHDL程序?qū)嵗?北京郵電大學(xué)出版社.張亦華 [6]譚會(huì)生,張昌凡.EDA技術(shù)及應(yīng)用[M].西安：西安電子科技大學(xué)出版社,2012.6 [7]潘松,黃繼業(yè).EDA技術(shù)實(shí)用教程[M].北京：科學(xué)出版社,2008.8 203130705岳慧慧 35 主審：鄭 瑛 副主審：周保銀 向正文 武漢軟件工程職業(yè)學(xué)院圖書館編 2013年第13期（總第49期） 本 期 目 錄 ★政策信息動(dòng)態(tài) ——?jiǎng)⒀訓(xùn)|出席聯(lián)合國教科文組織首屆國際學(xué)習(xí)型城市大會(huì) ——中國教育國際交流協(xié)會(huì)職業(yè)技術(shù)教育國際交流分會(huì)成立 ——中國職業(yè)技術(shù)教育產(chǎn)業(yè)文化育人聯(lián)盟在寧波職業(yè)技術(shù)學(xué)院成立 ★院校管理探討 ——法國教育部長提出加強(qiáng)職高教育新舉措 ——浙江寧波打造職業(yè)教育校企合作公共服務(wù)新平臺(tái) ——天津：高職院校來了留學(xué)生 ★專業(yè)教學(xué)參考 ——北大校長：北大不培養(yǎng)技術(shù)專精而格調(diào)低下人物 ★學(xué)術(shù)科研前沿 ——“神器”谷歌眼鏡亮相武漢光博會(huì) ——報(bào)告稱霧霾影響生殖能力改變?nèi)梭w免疫結(jié)構(gòu) ——柳葉刀：誰還愿做中國的醫(yī)生？ ——日開發(fā)“呼氣鼠標(biāo)”可助殘障者操作電腦 ★科研輔助工具 ——什么是影響因子 圖情信息參考 ★政策信息動(dòng)態(tài) 劉延?xùn)|出席聯(lián)合國教科文組織首屆國際學(xué)習(xí)型城市大會(huì) 新華社北京10月21日電 聯(lián)合國教科文組織首屆國際學(xué)習(xí)型城市大會(huì)21日在京召開，國務(wù)院副總理劉延?xùn)|出席會(huì)議開幕式并致辭。 劉延?xùn)|祝賀會(huì)議的召開。她指出，本次大會(huì)以“全民終身學(xué)習(xí)：城市的包容、繁榮和可持續(xù)發(fā)展”為主題，對(duì)于推進(jìn)公平正義、促進(jìn)社會(huì)和諧、增進(jìn)民眾福祉、創(chuàng)造美好未來很有意義。中國政府高度重視全民學(xué)習(xí)、終身學(xué)習(xí)，把建設(shè)學(xué)習(xí)型城市 作為實(shí)現(xiàn)“中國夢”的重要內(nèi)容，注重與經(jīng)濟(jì)發(fā)展、社會(huì)進(jìn)步特別是新型城鎮(zhèn)化進(jìn)程緊密結(jié)合，推動(dòng)學(xué)習(xí)型組織競相涌現(xiàn)，促進(jìn)學(xué)歷與非學(xué)歷教育、職業(yè)與普通教 育、職前職后教育銜接發(fā)展，打造社區(qū)教育、行業(yè)企業(yè)培訓(xùn)、在線學(xué)習(xí)、開放教育、遠(yuǎn)程教育等公共服務(wù)平臺(tái)，使終身學(xué)習(xí)成為全民的一種精神狀態(tài)和生活方式。 劉延?xùn)|倡議，各國應(yīng)堅(jiān)持以人為本，滿足城市不同群體的學(xué)習(xí)需求，建設(shè)學(xué)習(xí)型 社會(huì);激發(fā)創(chuàng)造潛能，促進(jìn)城市經(jīng)濟(jì)、政治、文化、社會(huì)和生態(tài)文明協(xié)調(diào)發(fā)展;營造學(xué)習(xí)氛圍，促進(jìn)不同文化、民族、階層之間的交流溝通、理解互信、文化認(rèn)同;加強(qiáng)國際合作，推進(jìn)交流互鑒，使學(xué)習(xí)型城市建設(shè)多姿多彩。中國政府將一如既往支持聯(lián)合國教科文組織相關(guān)工作，為國際社會(huì)貢獻(xiàn)中國智慧和力量。 聯(lián)合國教科文組織總干事博科娃出席開幕式并致辭。來自聯(lián)合國教科文組織102個(gè)成員國500多名代表參加會(huì)議。 中國教育國際交流協(xié)會(huì)職業(yè)技術(shù)教育國際交流分會(huì)成立 11月1日，中國教育國際交流協(xié)會(huì)職業(yè)技術(shù)教育國際交流分會(huì)成立大會(huì)暨高職院校領(lǐng)導(dǎo)海外培訓(xùn)項(xiàng)目成果推廣會(huì)在北京召開。教育部副部長魯昕出席會(huì)議并講話。 魯昕站在產(chǎn)業(yè)結(jié)構(gòu)升級(jí)及轉(zhuǎn)變經(jīng)濟(jì)發(fā)展方式全局的高度，全面分析了加快發(fā)展現(xiàn)代職業(yè)教育的內(nèi)涵及重要意義，充分肯定了高職院校領(lǐng)導(dǎo)海外培訓(xùn)項(xiàng)目所取得的成績，明確了職業(yè)院校改革創(chuàng)新及國際化發(fā)展的目標(biāo)和任務(wù)。 據(jù)介紹，高職院校領(lǐng)導(dǎo)海外培訓(xùn)項(xiàng)目實(shí)施5年來，共組派26個(gè)境外培訓(xùn)團(tuán)組，選派來自95所國家示范性高職院校、66所骨干高職院校及71所省屬重點(diǎn)高職院校的領(lǐng)導(dǎo)和后備干部共計(jì)556人，分別赴美國、德國、澳大利亞、加拿大、英國、新加坡、韓國等國接受培訓(xùn)。 此次成立的中國教育國際交流協(xié)會(huì)職業(yè)技術(shù)教育國際交流分會(huì)在做好“高職院校領(lǐng)導(dǎo)海外培訓(xùn)項(xiàng)目”的同時(shí)，將開展更寬領(lǐng)域、更高層次的對(duì)外合作與交流活動(dòng)，助力我國職業(yè)院校的國際化進(jìn)程和中國特色、世界水準(zhǔn)現(xiàn)代職業(yè)教育體系的構(gòu)建。 中國職業(yè)技術(shù)教育產(chǎn)業(yè)文化育人聯(lián)盟在寧波職業(yè)技術(shù)學(xué)院成立 10月25日上午，中國職業(yè)技術(shù)教育產(chǎn)業(yè)文化育人聯(lián)盟（以下簡稱聯(lián)盟）在寧波職業(yè)技術(shù)學(xué)院成立，在成立儀式上還舉辦了題為“產(chǎn)業(yè)文化育人”的學(xué)術(shù)論壇。中國職業(yè)技術(shù)教育學(xué)會(huì)常務(wù)副會(huì)長劉占山、副會(huì)長余祖光，中華職教社代表馮大軍，高等教育出版社副社長陳健華，中國機(jī)械工程協(xié)會(huì)模具專業(yè)委員會(huì)副主任、天正模具有限公司董事長張小巖，寧波職業(yè)技術(shù)學(xué)院黨委書記蘇志剛、常務(wù)副院長張慧波等出席了會(huì)議。全國物流職業(yè)教育教學(xué)指導(dǎo)委員會(huì)發(fā)來賀信，祝賀聯(lián)盟的成立。 教育部部長袁貴仁曾說：“所謂教書育人、管理育人、服務(wù)育人、環(huán)境育人，說到底都是文化育人。”在文化育人的大背景下，中國職業(yè)技術(shù)教育學(xué)會(huì)、中華職業(yè)教育社和教育部職業(yè)教育中心研究所針對(duì)職業(yè)教育的育人特色，提出了“產(chǎn)業(yè)文化育人”的研究課題。 產(chǎn)業(yè)文化育人的作用，就是在培養(yǎng)職業(yè)教育人才的過程中，通過熏陶、嵌入、滲透等方式把科技與文化、認(rèn)知與情感、做人與做事融為一體，培養(yǎng)既有職業(yè)知識(shí)技能又有符合當(dāng)代 第2頁 圖情信息參考 產(chǎn)業(yè)體系所需要的文化素養(yǎng)的高素質(zhì)技術(shù)技能人才，從而更有效地促進(jìn)現(xiàn)代產(chǎn)業(yè)體系的發(fā)展。 為貫徹落實(shí)教育部領(lǐng)導(dǎo)有關(guān)堅(jiān)持育人為本、德育為先，以高度文化自覺自信推進(jìn)文化育人，展示職業(yè)院校校園文化建設(shè)成果和職業(yè)院校學(xué)生良好的精神風(fēng)貌，用創(chuàng)新精神進(jìn)一步做好職業(yè)院校德育工作的講話精神，中國職教學(xué)會(huì)科研工作委員會(huì)決定成立該聯(lián)盟。 聯(lián)盟將以“整合各方資源，構(gòu)建職業(yè)院校與行業(yè)企業(yè)、社會(huì)團(tuán)體組成的產(chǎn)業(yè)文化育人工作交流平臺(tái)，探索職業(yè)教育產(chǎn)業(yè)文化育人的途徑與方法，推廣院校產(chǎn)業(yè)文化育人優(yōu)秀成果，創(chuàng)新院校產(chǎn)業(yè)文化育人機(jī)制，推進(jìn)全國職業(yè)院校產(chǎn)業(yè)文化育人工作，提高人才培養(yǎng)質(zhì)量”為宗旨，重點(diǎn)推進(jìn)和發(fā)揮產(chǎn)業(yè)文化育人在職業(yè)院校校園文化建設(shè)、學(xué)生實(shí)習(xí)實(shí)訓(xùn)以及教師產(chǎn)業(yè)文化素養(yǎng)提升等方面的作用，從教產(chǎn)融合、校企合作、工學(xué)結(jié)合的高度，明確產(chǎn)業(yè)文化育人的目標(biāo)和任務(wù)。推動(dòng)優(yōu)秀企業(yè)文化精華融入校園文化，傳承、推進(jìn)和傳播先進(jìn)企業(yè)文化；認(rèn)真研究和充分利用校企合作對(duì)提升教師產(chǎn)業(yè)文化素養(yǎng)帶來的挑戰(zhàn)和機(jī)遇；通過物質(zhì)文化、行為文化和制度文化對(duì)學(xué)生的行為習(xí)慣進(jìn)行養(yǎng)成訓(xùn)練，真正實(shí)現(xiàn)職業(yè)院校畢業(yè)生“進(jìn)得去、留得住、用得好、成才快”的目標(biāo)。具體開展產(chǎn)業(yè)文化育人工作經(jīng)驗(yàn)交流與各類項(xiàng)目協(xié)作活動(dòng)，宣傳和推廣產(chǎn)業(yè)文化育人成果，為職業(yè)院校、地方政府提供咨詢和建議等工作。 在成立儀式上，通過了聯(lián)盟工作辦法和第一屆理事單位和理事成員名單。中國職教學(xué)會(huì)副會(huì)長、科研工作委員會(huì)主任余祖光教授為聯(lián)盟榮譽(yù)理事長，寧波職業(yè)技術(shù)學(xué)院黨委書記蘇志剛為理事長。寧波職業(yè)技術(shù)學(xué)院、武漢職業(yè)技術(shù)學(xué)院、上海海事職業(yè)技術(shù)學(xué)院、株洲市中等職業(yè)學(xué)校等全國各地區(qū)27家中、高職院校為聯(lián)盟理事單位。 會(huì)后，余祖光教授以“職業(yè)教育產(chǎn)業(yè)文化育人理論與實(shí)踐”為題做了學(xué)術(shù)報(bào)告。參會(huì)人員參觀了寧波職業(yè)技術(shù)學(xué)院海天學(xué)院、區(qū)校共建的圖書館、數(shù)字科技園、區(qū)人力資源服務(wù)基地、大學(xué)生創(chuàng)業(yè)園，就學(xué)院“院園融合”育人模式進(jìn)行了深入交流。 寧波職業(yè)技術(shù)學(xué)院自辦學(xué)以來，緊緊扎根區(qū)域，建立了專業(yè)對(duì)接產(chǎn)業(yè)的動(dòng)態(tài)適應(yīng)機(jī)制，在培養(yǎng)模式、育人標(biāo)準(zhǔn)、人才評(píng)價(jià)機(jī)制、教學(xué)項(xiàng)目、教學(xué)模式等各方面與企業(yè)系統(tǒng)對(duì)接，使企業(yè)文化、行業(yè)文化、產(chǎn)業(yè)文化逐步滲透教育教學(xué)工作。學(xué)院多方位地開展“產(chǎn)業(yè)文化育人”的實(shí)踐，其中，與寧波經(jīng)濟(jì)技術(shù)開發(fā)區(qū)和寧波市經(jīng)信委三方共建數(shù)字科技園，已經(jīng)形成了“院園融合”的育人模式。目前，數(shù)字科技園已有注冊(cè)企業(yè)185家，有區(qū)校或校企合作共建的科研機(jī)構(gòu)、研究所、工作室、企業(yè)研發(fā)中心等40多家，并搭建有科技創(chuàng)新服務(wù)中心、工業(yè)設(shè)計(jì)促進(jìn)中心、模具產(chǎn)業(yè)公共技術(shù)服務(wù)中心、人力資源開發(fā)服務(wù)基地、勞模（技師）創(chuàng)新工作站、大學(xué)生創(chuàng)業(yè)園等公共服務(wù)平臺(tái)。校內(nèi)有32個(gè)專業(yè)參與園區(qū)的產(chǎn)學(xué)合作，為3435人次學(xué)生提供了實(shí)訓(xùn)實(shí)習(xí)崗位；園區(qū)的大學(xué)生創(chuàng)業(yè)園已產(chǎn)生51家大學(xué)生創(chuàng)業(yè)企業(yè)。學(xué)院開展“職場化素質(zhì)訓(xùn)練”、7S管理等，將誠信、責(zé)任、團(tuán)隊(duì)合作等現(xiàn)代企業(yè)對(duì)人才的要求納入專業(yè)教學(xué)內(nèi)容，提高人才培養(yǎng)的適用性。同時(shí)，由寧波經(jīng)濟(jì)技術(shù)開發(fā)區(qū)管委會(huì)、寧波市教育局、寧波市經(jīng)濟(jì)和信息化委員會(huì)、寧波市總工會(huì)、企業(yè)代表等組成的理事會(huì)，為學(xué)院的產(chǎn)業(yè)文化育人提供了制度上的保障。 責(zé)任編輯：王林琳 ★院校管理探討 法國教育部長提出加強(qiáng)職高教育新舉措 據(jù)法國世界報(bào)網(wǎng)站近日?qǐng)?bào)道，法國國民教育部同產(chǎn)業(yè)復(fù)興部將共建“職業(yè)與資格校園”，并把職業(yè)高中歸并于其中。這是政府為職業(yè)教育“重新鍍金”的又一嘗試。法國教育部長樊尚·佩永和產(chǎn)業(yè)復(fù)興部長蒙泰布爾格日前聯(lián)合宣布了12所第一批“職業(yè)與資格校園”名單，并表示希望至少先在一個(gè)地區(qū)順利試行。 與往常被冠以職業(yè)高中“一種落后和失敗的教育選擇之路”的負(fù)面形象不同，“職業(yè)與資格校園”為職高貼上了一個(gè)更為現(xiàn)代、更充滿活力的標(biāo)簽。據(jù)悉，這些“校園”將建于同一地區(qū)或同一個(gè)網(wǎng)絡(luò)中，不僅聯(lián)合職業(yè)教育領(lǐng)域的各行動(dòng)者——職業(yè)高中、學(xué)徒培訓(xùn)中心、大學(xué)技術(shù)學(xué)院、法國高級(jí)技師文憑均包括在內(nèi)，也要圍繞相關(guān)工業(yè)爭論點(diǎn)聯(lián)合各企業(yè)和研究實(shí)驗(yàn)室。這12所被認(rèn)可的“校園”會(huì)集中在經(jīng)濟(jì)領(lǐng)域創(chuàng)設(shè)新崗位，如航空、公共工程、冶金、塑料及能量等方面。 第3頁 圖情信息參考 浙江寧波打造職業(yè)教育校企合作公共服務(wù)新平臺(tái) 前不久，寧波市職業(yè)教育校企合作公共服務(wù)平臺(tái)（簡稱“校企通”）舉辦了首場網(wǎng)絡(luò)招聘會(huì)，招聘會(huì)開始以來短短5天，注冊(cè)人數(shù)就超過了400人，已經(jīng)有200多家知名企業(yè)發(fā)布招聘信息，提供了近600個(gè)崗位，已有近百人達(dá)成就業(yè)意向。 校企通平臺(tái)由寧波市教育局主辦，寧波市人力資源和社會(huì)保障局及寧波市工商局共同聯(lián)辦，為學(xué)生找工作、找培訓(xùn)、找實(shí)習(xí)，企業(yè)找服務(wù)、找人才、找技術(shù)等提供對(duì)接服務(wù)。目前數(shù)據(jù)庫囊括了寧波72所院校、50多個(gè)行業(yè)協(xié)會(huì)以及200多個(gè)培訓(xùn)機(jī)構(gòu)信息，共有注冊(cè)學(xué)生9000余名，注冊(cè)企業(yè)8709家，發(fā)布了20543條崗位信息。 點(diǎn)對(duì)點(diǎn)找工作，人才供需高效配置 由于市場資源稀缺，企業(yè)和學(xué)校之間資源共享不對(duì)等，這就影響了校企之間的人才對(duì)接，這時(shí)市場就急需一個(gè)把兩頭連接起來的平臺(tái)。“我們很早就開始籌劃建立一個(gè)溝通學(xué)校與企業(yè)的平臺(tái)，網(wǎng)絡(luò)時(shí)代政府職能部門也要善于運(yùn)用網(wǎng)絡(luò)大力促進(jìn)就業(yè)。”寧波市職業(yè)教育校企合作促進(jìn)會(huì)會(huì)長陳守義告訴記者，校企通的建立正是順應(yīng)了市場的這種需求。 記者打開校企通網(wǎng)站，首頁上醒目地標(biāo)示著個(gè)人服務(wù)區(qū)、企業(yè)服務(wù)區(qū)和院校服務(wù)區(qū)。記者打開個(gè)人服務(wù)區(qū)，有找工作、找實(shí)習(xí)等子欄目，點(diǎn)擊找工作一欄，輸入關(guān)鍵詞，按待遇水平等進(jìn)行選擇，就會(huì)出現(xiàn)具體的公司和職位。記者打開企業(yè)服務(wù)區(qū)，出現(xiàn)了找人才、找技術(shù)等子欄目，點(diǎn)擊找人才一欄，就出現(xiàn)了所登記人才的相關(guān)數(shù)據(jù)。校企通還具有實(shí)時(shí)統(tǒng)計(jì)功能，在個(gè)人服務(wù)區(qū)頁面上顯示著過去24小時(shí)內(nèi)用戶查找次數(shù)、咨詢次數(shù)和累計(jì)簽約人數(shù)。 浙江工商職業(yè)技術(shù)學(xué)院計(jì)算機(jī)網(wǎng)絡(luò)技術(shù)專業(yè)學(xué)生鄭建告訴記者，同學(xué)都說校企通找工作效果好，她也通過該平臺(tái)找到了一份市場推廣方面的工作。鄭建興奮地說，校企通平臺(tái)推出的崗位針對(duì)性強(qiáng)，很適合畢業(yè)生，她對(duì)現(xiàn)在的工作很滿意，要感謝校企通幫助自己順利就業(yè)。 “跟別的人才網(wǎng)站不同，作為公共服務(wù)平臺(tái)，我們對(duì)于院校和企業(yè)雙方都實(shí)行免費(fèi)信息登記。”校企通平臺(tái)有關(guān)負(fù)責(zé)人說，對(duì)校企通來說，準(zhǔn)確的信息是最大的資源。 面對(duì)面找專家，校企合作無縫對(duì)接近日，某公司的人事經(jīng)理虞海峰找到浙江工商職業(yè)技術(shù)學(xué)院的徐生副教授，就數(shù)控專業(yè)學(xué)生定期到企業(yè)實(shí)習(xí)一事進(jìn)行了商談。“我們需要的是有一定數(shù)控專業(yè)技術(shù)以及知識(shí)儲(chǔ)備的技術(shù)工人，一直想找一所職業(yè)院校合作。”通過校企通網(wǎng)站，可以和學(xué)校面對(duì)面談需求，能順利、精準(zhǔn)地找到學(xué)校和學(xué)生，緩解了目前的人才儲(chǔ)備困局，虞海峰告訴記者。 “教學(xué)與實(shí)習(xí)相長，我們學(xué)校也希望學(xué)生能得到更多的實(shí)習(xí)機(jī)會(huì)。”徐生表示，以往學(xué)校對(duì)企業(yè)缺乏了解，不太放心學(xué)生的實(shí)習(xí)過程，現(xiàn)在通過校企通的前期考察，校企合作就能放心開展了。 “說到招人，我們確實(shí)非常需要那種能一眼就認(rèn)出什么是棉、什么是麻、什么是合成面料的實(shí)用人才。”寧波斯蒂科家居服飾有限公司總經(jīng)理吳志峰為了找到合適的學(xué)生，經(jīng)常跑去高職院校給相關(guān)專業(yè)的學(xué)生上課。“如今有了校企通，我就可以通過這一平臺(tái)找到想要的人才，或者提前進(jìn)學(xué)校進(jìn)行訂單式培訓(xùn)。”吳志峰說。 校企通平臺(tái)有關(guān)負(fù)責(zé)人告訴記者，通過校企通，企業(yè)也可以順利找到對(duì)應(yīng)專業(yè)的教授出謀劃策，不僅可以就企業(yè)在實(shí)際發(fā)展過程中遇到的問題出謀劃策，還可以將其作為科研項(xiàng)目課題，在理論上推動(dòng)產(chǎn)業(yè)發(fā)展。 線上線下聯(lián)動(dòng)，拓寬學(xué)生就業(yè)渠道 校企通不但在網(wǎng)站上發(fā)布大量的對(duì)接信息以及各類求職、崗位信息，還在線下舉辦了多場次的行業(yè)、人才專場招聘會(huì)和校企合作產(chǎn)業(yè)對(duì)接會(huì)，拓寬學(xué)生的就業(yè)渠道。 根據(jù)行業(yè)需求，校企通在線下推出了物流、文化創(chuàng)意等寧波緊缺型行業(yè)人才的直通車訂單班項(xiàng)目，為企業(yè)和學(xué)校提供有效對(duì)接服務(wù)，先后參加了寧波市“百校千企”系列活動(dòng)，鄞州與駐鄞區(qū)高校人才科技合作活動(dòng)等。同時(shí)，還與寧波團(tuán)市委合作推出大學(xué)生創(chuàng)業(yè)活動(dòng)，開展大學(xué)生創(chuàng)業(yè)孵化項(xiàng)目。 “在校企通注冊(cè)的企業(yè)都是寧波市民營企業(yè)協(xié)會(huì)推薦過來的，確保企業(yè)提供的信息真實(shí)、可靠。”校企通平臺(tái)有關(guān)負(fù)責(zé)人說，校企通下一步將對(duì)學(xué)生實(shí)習(xí)就業(yè)進(jìn)行跟蹤管理，做到對(duì)學(xué)生負(fù)責(zé)，保障學(xué)生的利益。 針對(duì)培訓(xùn)市場魚龍混雜的現(xiàn)狀，校企通還擔(dān)負(fù)起了“監(jiān)督員”的職責(zé)，在校企通平臺(tái)，第4頁 圖情信息參考 可以對(duì)培訓(xùn)市場中遇到的不合格的培訓(xùn)機(jī)構(gòu)進(jìn)行投訴，系統(tǒng)將對(duì)培訓(xùn)機(jī)構(gòu)進(jìn)行投訴和反饋記錄，與職能部門聯(lián)網(wǎng)對(duì)“偽培訓(xùn)”機(jī)構(gòu)進(jìn)行相應(yīng)的處理和處罰。 天津：高職院校來了留學(xué)生 10月起，位于國家職業(yè)教育改革創(chuàng)新示范區(qū)內(nèi)的天津中德職業(yè)技術(shù)學(xué)院迎來6名泰國留學(xué)生。在這里，他們將受到機(jī)電一體化專業(yè)的學(xué)歷教育，學(xué)制3年。這是天津市高職院校接收外國留學(xué)生開展學(xué)歷教育的先河。 6名泰國學(xué)生是由泰國集拉達(dá)學(xué)校派到中國的。他們將享受中德學(xué)院提供的獎(jiǎng)學(xué)金，免除學(xué)費(fèi)和住宿費(fèi)。 據(jù)該學(xué)院院長張興會(huì)介紹，今年4月，泰國公主詩琳通訪問了中德學(xué)院，陪同到訪的集拉達(dá)學(xué)校負(fù)責(zé)人對(duì)中德學(xué)院印象頗為深刻，希望加強(qiáng)與中德學(xué)院的合作，隨后雙方進(jìn)行了緊密接觸。 中德學(xué)院將把6名泰國留學(xué)生作為機(jī)電一體化國際化專業(yè)教學(xué)試點(diǎn)班之一，實(shí)行全英語模塊化授課。教學(xué)分為4個(gè)模塊，分別是語言學(xué)習(xí)、基礎(chǔ)學(xué)習(xí)、專業(yè)技能學(xué)習(xí)、專業(yè)拓展，總計(jì)2640學(xué)時(shí)，其中實(shí)訓(xùn)課程占39%。針對(duì)泰國留學(xué)生人數(shù)少且不懂中文的實(shí)際情況，該院精心設(shè)計(jì)了教學(xué)方案，選派了教學(xué)骨干。此外，這些留學(xué)生還將接受漢語強(qiáng)化訓(xùn)練。除了學(xué)習(xí)機(jī)械、電氣、自動(dòng)化生產(chǎn)線、工業(yè)機(jī)器人等專業(yè)知識(shí)外，校方還為他們安排了武術(shù)課程。 責(zé)任編輯：李小青 ★ 專業(yè)教學(xué)參考 北大校長：北大不培養(yǎng)技術(shù)專精而格調(diào)低下人物 王恩哥 我們有幸生活在這樣一個(gè)激動(dòng)人心的時(shí)代——人類從未像現(xiàn)在這樣既擁有巨大機(jī)遇，同時(shí)也面對(duì)著嚴(yán)峻挑戰(zhàn)。一方面，飛速發(fā)展的科學(xué)技術(shù)造福大眾，改善了醫(yī)療服務(wù)，提高了生活水平，加速了信息交流。另一方面，人類依然被戰(zhàn)爭和災(zāi)難的陰影所籠罩——核擴(kuò)散和大 第5頁 圖情信息參考 規(guī)模殺傷性武器泛濫，生態(tài)環(huán)境的惡化，國家和文明之間的沖突威脅著人類的生存和發(fā)展，人類還遠(yuǎn)沒有擺脫仇恨、貪婪、自私、種族主義和恐怖主義的夢魘。 在洶涌的世界大潮中，中國，這個(gè)擁有世界五分之一人口的大國，正以迅猛的發(fā)展速度重新回到全球舞臺(tái)的中央。毋庸置疑，中國是否能夠繼續(xù)發(fā)展成為一個(gè)開放現(xiàn)代的國度，一個(gè)地球村里負(fù)責(zé)任的成員，對(duì)世界有著極為重要的意義。 機(jī)遇和挑戰(zhàn)呼喚新一代的領(lǐng)軍人物：他們深入了解并熱愛文學(xué)藝術(shù)和科學(xué)技術(shù)；他們具備建立在理性思維、批判性思維和創(chuàng)造性思維之上的遠(yuǎn)見卓識(shí)；他們懷有高貴的信念和百折不撓的意志。中國大學(xué)，應(yīng)義不容辭地肩負(fù)起培養(yǎng)新一代領(lǐng)軍人物的使命，而北京大學(xué)這所中國歷史最為悠久，也最具影響力的高等學(xué)府，正是其中之一。 北大在中國經(jīng)濟(jì)社會(huì)發(fā)展歷程中始終發(fā)揮著巨大的影響力。她始自清朝的京師大學(xué)堂，在二十世紀(jì)初轉(zhuǎn)型為現(xiàn)代的研究型大學(xué)。自誕生以來，她既是中國近現(xiàn)代史上幾乎所有重要社會(huì)變革的有力推動(dòng)者，又是一座促進(jìn)東西方文化交流互鑒的橋梁。北大老校長嚴(yán)復(fù)翻譯赫胥黎的《天演論》，亞當(dāng)·斯密的《國富論》和約翰·米爾斯的《自由論》，為中國的思想啟蒙鋪墊了道路。蔡元培校長是奠定整個(gè)中國現(xiàn)代教育基本理念的巨匠，他點(diǎn)燃了“思想自由，兼容并包”的精神火炬，為一代代北大人薪火相傳。蔡元培和胡適、李大釗、陳獨(dú)秀、魯迅等北大人，領(lǐng)導(dǎo)了“五四”新文化運(yùn)動(dòng)，高揚(yáng)科學(xué)和民主的大旗，對(duì)封建文化發(fā)起猛烈的沖擊，照亮中國社會(huì)前進(jìn)的方向。北京大學(xué)也成為新文化運(yùn)動(dòng)的中心和五四運(yùn)動(dòng)的策源地，成為中國共產(chǎn)黨最早的活動(dòng)基地，陳獨(dú)秀、李大釗和毛澤東等北大人后來成為中國共產(chǎn)黨的主要?jiǎng)?chuàng)始人和重要領(lǐng)袖人物。蔡元培、胡適、傅斯年等建立了第一批中國科學(xué)院和人文社會(huì)科學(xué)院的研究所，強(qiáng)力地推動(dòng)了學(xué)術(shù)研究。當(dāng)前，北大依然挺立改革開放的潮頭，以高水平的學(xué)術(shù)研究成果為經(jīng)濟(jì)社會(huì)發(fā)展提供強(qiáng)有力的智力支持，以高質(zhì)量的人才培養(yǎng)成果，為民族復(fù)興偉大事業(yè)培養(yǎng)一大批優(yōu)秀的領(lǐng)軍人物和中堅(jiān)力量。 在北大，教育的首要任務(wù)是激發(fā)學(xué)生志存高遠(yuǎn)。領(lǐng)軍人物與技術(shù)型人才有著質(zhì)的不同：領(lǐng)軍人物具有高遠(yuǎn)的理想和強(qiáng)烈的使命感。在一個(gè)實(shí)用主義充斥的世界里，北大始終堅(jiān)持個(gè)人成功與理想主義完美結(jié)合的理念。北大的目標(biāo)從來不是培養(yǎng)技術(shù)專精而心胸狹窄、格調(diào)低下的人物。在我們的教育目標(biāo)里，除了對(duì)學(xué)生進(jìn)行具體學(xué)科領(lǐng)域的扎實(shí)訓(xùn)練外，還非常注重鼓勵(lì)和幫助學(xué)生建立理性思維、批判性思維和創(chuàng)造性思維，從歷史的廣度和哲學(xué)的深度來思考各種問題。 我們堅(jiān)信綜合的人文通識(shí)教育將會(huì)使學(xué)生終身受益。北大從人文、社科到科學(xué)技術(shù)的全部領(lǐng)域，都匯集一流的學(xué)者執(zhí)教任課，為我們進(jìn)行全科綜合性通識(shí)教育提供了堅(jiān)實(shí)的基礎(chǔ)。 人文藝術(shù)對(duì)學(xué)生是不可缺少的素質(zhì)，綜合的科學(xué)技術(shù)知識(shí)教育同樣是現(xiàn)代公民，特別是領(lǐng)軍骨干的立身之本和思維之基。現(xiàn)代科技知識(shí)使藝術(shù)家、作家、律師、社會(huì)科學(xué)家更加富于想象，通過量化的手段更深入地理解人的本性。因此，我們?cè)趫?jiān)持人文通識(shí)教育的同時(shí)，還大力推行數(shù)、理、化、生物、信息等科學(xué)的綜合教育。 如此深廣多樣的培養(yǎng)需求帶來了一個(gè)實(shí)際的問題：如何避免過度緊張帶來的厭學(xué)情緒，如何給學(xué)生留下足夠的時(shí)間和精力去自由地探索，深入地思考，甚至無憂無慮地想象？和世界各地的同行一樣，我們還沒有完全解決這個(gè)問題，但我們一直在認(rèn)真地探索和嘗試：第一，課程需要更新和重組，變得更有效率；第二，科學(xué)與人文教育需要形成交叉融合的一個(gè)整體；第三，諸如互聯(lián)網(wǎng)、互動(dòng)學(xué)習(xí)軟件、開放課程等新的方法應(yīng)該被用以提高教學(xué)質(zhì)量。這是一個(gè)很難且工作量很大的工作。所幸的是，北大的師生對(duì)綜合的人文科學(xué)通識(shí)教育理念堅(jiān)定不移，各種教學(xué)方法實(shí)驗(yàn)百花齊放。 諸多實(shí)驗(yàn)中的一個(gè)，就是我們對(duì)推進(jìn)辦學(xué)國際化所作出的不懈努力。中國要融入地球村，世界也要了解、尊重和接受中國。那么，對(duì)話和交流就是第一步。我們不僅在課堂上為學(xué)生講授人類燦爛多樣的文明，而且為師生提供了大量出國訪學(xué)的機(jī)會(huì)，北大60%的學(xué)生，90%的老師都有國外訪學(xué)或工作的經(jīng)歷。另一方面，北大面向全球爭取優(yōu)秀師資，招收優(yōu)質(zhì)生源。以2012年為例，北大有1000多名外國專家授課，2000多人次的國際專家交流，2400多名國際學(xué)生在攻讀學(xué)位，6000多名國際學(xué)生來做非學(xué)位訪問學(xué)習(xí)。目前，北大的計(jì)劃是把燕園變成國際優(yōu)秀學(xué)者、研究人員、創(chuàng)業(yè)者云集的家園。為了達(dá)到這個(gè)目標(biāo)，我們正在為中國和國際學(xué)生建立一整套的英文課程體系。 改革是教育發(fā)展的動(dòng)力，創(chuàng)新和實(shí)驗(yàn)是改革創(chuàng)新的基本形式，我們充分認(rèn)識(shí)到教育教學(xué)改革是一個(gè)不斷“試錯(cuò)”的過程。于是，我們創(chuàng)辦了元培學(xué)院，作為改革的一塊試驗(yàn)田。在 第6頁 圖情信息參考 這里，我們大膽嘗試招生、綜合培養(yǎng)課程、通識(shí)教育等方面的新方法和新機(jī)制。 世界和中國都處于一個(gè)關(guān)鍵時(shí)期。作為中國最有影響力的大學(xué)之一，北大正在不斷地改革前行，立志盡快發(fā)展成為名副其實(shí)的世界頂尖高校。 世界的舞臺(tái)風(fēng)云激蕩，我們希望北大培養(yǎng)的“船長”，能在洶涌的世界大潮中帶領(lǐng)艦隊(duì)破浪前行。 (王恩哥 中國科學(xué)院院士，發(fā)展中國家科學(xué)院院士，美國物理學(xué)會(huì)會(huì)士，英國物理學(xué)會(huì)會(huì)士。曾任中國科學(xué)院物理研究所所長(1999-2007)，中國科學(xué)院副秘書長、研究生院常務(wù)副院長(2008-2009)，北京大學(xué)研究生院院長、物理學(xué)院院長、副校長、常務(wù)副校長等(2009-2013)，現(xiàn)任北京大學(xué)校長。王恩哥主要從事凝聚態(tài)物理研究，在納米新材料探索及其物理特性、原子尺度上的表面生長動(dòng)力學(xué)以及受限條件下水的復(fù)雜形態(tài)等方面做出了有重要影響的工作。)（原標(biāo)題： 世界大潮中中國大學(xué)需乘風(fēng)破浪） 責(zé)任編輯：王林琳 ★學(xué)術(shù)科研前沿 “神器”谷歌眼鏡亮相武漢光博會(huì) 白色+灰色的鏡架，在右側(cè)鏡架上安裝有一塊白色的集成方塊，如同觸屏手機(jī)一般，滑動(dòng)觸摸這個(gè)方塊的外側(cè)，可實(shí)現(xiàn)對(duì)眼鏡操作系統(tǒng)的控制。昨日上午，光博會(huì)第二屆“武漢·中國光谷”移動(dòng)互聯(lián)網(wǎng)產(chǎn)業(yè)論壇上，“神器”谷歌眼鏡首次在江城亮相，引起現(xiàn)場粉絲的追捧。 當(dāng)天，谷歌眼鏡（google glass）中國首位開發(fā)者何英琪戴著一副谷歌眼鏡亮相論壇。在論壇上，何英琪現(xiàn)場展示了谷歌眼鏡的視頻、手機(jī)互聯(lián)、拍照等功能，成為論壇上的熱點(diǎn)人物。何英琪演講結(jié)束后，媒體和粉絲紛紛向何英琪索取名片并圍觀谷歌眼鏡。 在采訪何英琪后，記者有幸體驗(yàn)到谷歌眼鏡。谷歌眼鏡很輕，重量僅50克，由白色和灰色的碳纖維材料制成。 戴上谷歌眼鏡，與其他普通眼鏡的感覺類似。不過，在谷歌眼鏡的右側(cè)鏡片旁，安裝有谷歌眼鏡的智能“大腦”，一塊長約6厘米的白色集成模塊。這一模塊的外側(cè)是觸摸控制處，通過手指的滑動(dòng)觸摸，實(shí)現(xiàn)對(duì)谷歌眼鏡內(nèi)安卓系統(tǒng)的控制。 谷歌眼鏡右側(cè)鏡片正前方，裝有一塊長3厘米，寬和厚均為1厘米的玻璃顯示器，就如同一塊長方形的橡皮擦，這個(gè)顯示器與白色集成模塊相連。何英琪介紹，通過集成模塊，所有顯示的視頻都投射到這塊玻璃顯示器上，實(shí)現(xiàn)谷歌眼鏡的完美功能。 在右側(cè)鏡架的末端，安裝有骨傳導(dǎo)功能的“耳機(jī)”。何英琪介紹，這種設(shè)備通過對(duì)腦骨的震蕩，將聲音直接傳導(dǎo)到大腦里。 由于谷歌眼鏡尚未漢化，記者只能通過英語對(duì)谷歌眼鏡進(jìn)行控制。“hello，glass”記者說完，谷歌眼鏡自動(dòng)開機(jī)，在玻璃顯示器上顯示google glass的LOGO。隨后，記者說：“take a picture”，只聽到咔嚓一聲，谷歌眼鏡將記者眼前的景象拍成照片。通過觸摸控制，記者很 第7頁 圖情信息參考 快捷地就將這張圖片發(fā)至微博上。 谷歌眼鏡擁有1G內(nèi)存，16G的存儲(chǔ)空間。白色集成模塊內(nèi)鑲嵌有一塊560毫安電量的電池，如果充滿電，至少可續(xù)航3個(gè)小時(shí)。中文版本的谷歌眼鏡，明年6月將在中國上市，目前，谷歌眼鏡在國外售價(jià)高達(dá)1500美元，相當(dāng)于1萬元人民幣，可謂是“最昂貴的眼鏡”。 報(bào)告稱霧霾影響生殖能力改變?nèi)梭w免疫結(jié)構(gòu) 中國社會(huì)科學(xué)院、中國氣象局聯(lián)合發(fā)布的《氣候變化綠皮書：應(yīng)對(duì)氣候變化報(bào)告（2013）》（以下簡稱“綠皮書”）指出，近50年來中國霧霾天氣總體呈增加趨勢。其中，霧日數(shù)呈明顯減少，霾日數(shù)明顯增加，且持續(xù)性霾過程增加顯著。 統(tǒng)計(jì)數(shù)據(jù)顯示，我國霧霾天氣成因具有明顯的季節(jié)性變化。1981年至2010年，霾天氣出現(xiàn)頻率是冬半年明顯多于夏半年，冬半年中的冬季霾日數(shù)占全年的比例為42.3%。 從時(shí)間跨度來看，1961年—2012年，中國中東部地區(qū)（東經(jīng)100°以東）平均年霧霾日數(shù)總體呈增加趨勢。近52年來，年霧霾日數(shù)最多的是1980年，有35.8天。20世紀(jì)80年代以前，中國中東部地區(qū)平均霧日數(shù)基本都在霾日數(shù)的3倍以上；20世紀(jì)80年代以來，霧日數(shù)呈減少趨勢，而霾日數(shù)呈增加趨勢，霧霾日數(shù)比例逐漸減小，特別是2011年和2012年的霾日數(shù)均超過霧日數(shù)。 綠皮書稱，中東部地區(qū)連續(xù)3天以上霾過程站次數(shù)在20世紀(jì)雖然略有增加，但總體變化不大，但進(jìn)入21世紀(jì)后，連續(xù)霾過程站次數(shù)增加顯著。 數(shù)據(jù)顯示，持續(xù)3天以上的霾過程站次，2001年至2012年的監(jiān)測平均值，均為1961年至2000年監(jiān)測平均值的兩倍以上，其中，持續(xù)6天霾的過程，監(jiān)測數(shù)據(jù)是對(duì)比數(shù)據(jù)的3.1倍。 在剛剛過去的10月，中東部霧霾呈現(xiàn)高發(fā)態(tài)勢。今年以來，全國平均霧霾日數(shù)為4.7天，較常年同期(2.4天)偏多2.3天，是52年（1961年-2013年）以來最多的一年。其中，黑龍江、遼寧、河北、山東、山西、河南、安徽、湖南、湖北、浙江、江蘇、重慶、天津均 第8頁 圖情信息參考 為歷史同期最多。 綠皮書稱，中國霧霾天氣增多最主要的原因是社會(huì)石化能源消費(fèi)增多造成的大氣污染物排放逐漸增加。這些污染的主要來源是熱電排放、工業(yè)尤其是重化工生產(chǎn)、汽車尾氣、冬季供暖、居民生活(烹飪、熱水)，以及地面灰塵。此外，人類活動(dòng)產(chǎn)生的光化學(xué)產(chǎn)物、局地烹飪、汽車尾氣等造成的揮發(fā)性有機(jī)物轉(zhuǎn)化為二次有機(jī)氣溶膠，都會(huì)使霧霾情況頻繁發(fā)生。 霧霾天氣現(xiàn)象會(huì)給氣候、環(huán)境、健康、經(jīng)濟(jì)等方面造成顯著的負(fù)面影響，例如引起城市大氣酸雨、光化學(xué)煙霧現(xiàn)象，導(dǎo)致大氣能見度下降，阻礙空中、水面和陸面交通；提高死亡率、使慢性病加劇、使呼吸系統(tǒng)及心臟系統(tǒng)疾病惡化，改變肺功能及結(jié)構(gòu)、影響生殖能力、改變?nèi)梭w的免疫結(jié)構(gòu)等。 柳葉刀：誰還愿做中國的醫(yī)生？ 在中國，醫(yī)療行業(yè)已經(jīng)成為一項(xiàng)高危行業(yè)。醫(yī)護(hù)人員的合法權(quán)益不能得到充分的保證，許多人受到暴力恐嚇，一些從業(yè)人員因?yàn)樗麄兊尼t(yī)療行為而遇害。 2012年11月29日，天津中醫(yī)藥大學(xué)附屬醫(yī)院的一位女醫(yī)生在醫(yī)院里被砍死，這僅僅是遇害醫(yī)護(hù)人員長長清單上的一個(gè)例子。雖然中國政府已經(jīng)出臺(tái)了一些政策來保護(hù)醫(yī)生，但目前，我們還沒看到有意義的措施來制止這種悲劇。到目前為止，2013年已經(jīng)有12例暴力侵害醫(yī)護(hù)人員的事情發(fā)生，去年這個(gè)時(shí)候，有14例。 如此緊張的醫(yī)患關(guān)系，如此多的悲劇，根源在哪？在倫敦大學(xué)學(xué)院生命醫(yī)學(xué)學(xué)院教授Therese Hesketh和她的同事看來，醫(yī)療保健產(chǎn)業(yè)化是情況惡化的主因，Therese Hesketh一直關(guān)注中國人口健康問題，她在浙江大學(xué)的研究團(tuán)隊(duì)與中國衛(wèi)生部門、醫(yī)學(xué)會(huì)、全國婦聯(lián)、人口和計(jì)劃生育局以及浙江師范大學(xué)都有合作。 即使有醫(yī)保，患者通常也要支付治療費(fèi)用，報(bào)銷的金額非常有限——盡管，中國政府在努力改善這種情況。此外，為了創(chuàng)收，有些醫(yī)院自籌或半自籌資金。因此，可能沒有短期能夠解決中國醫(yī)療行業(yè)經(jīng)濟(jì)難題的方案存在。 除此之外，很多患者和他們的家屬誤解了醫(yī)學(xué)界。他們認(rèn)為，不管什么疾病只要在醫(yī)院接受治療，都將至少會(huì)有顯著的效果，痊愈也應(yīng)該不在話下。如果治療效果不理想，患者和他們的親屬將向醫(yī)護(hù)人員發(fā)泄不滿。此外，一些媒體紛紛報(bào)道虛假的醫(yī)療糾紛，以提高收視率。 至于醫(yī)護(hù)人員，80%都認(rèn)為自己勞累過度，在二三級(jí)醫(yī)院薪酬過低。即使在城市，很多醫(yī)生的月收入只有5000人民幣甚至更少。在大多數(shù)醫(yī)院，高年資的醫(yī)生每次的咨詢費(fèi)只有7塊錢。醫(yī)護(hù)人員常常不得不增加他們的工作量，放棄自己的休息時(shí)間來服務(wù)門診病人或者行醫(yī)。 工作勞累、收入過低，還時(shí)常受到威脅，我不知道在中國誰還會(huì)去當(dāng)醫(yī)生？ 注：《柳葉刀》（The Lancet）為世界上最悠久及最受重視的同行評(píng)審性質(zhì)之醫(yī)學(xué)期刊，主要由愛思唯爾（Elsevier）出版公司發(fā)行，部分是由李德·愛思唯爾（Reed Elsevier）集團(tuán)協(xié)同出版。1823年由湯姆·魏克萊（Thomas Wakley）所創(chuàng)刊，他以外科手術(shù)刀“柳葉刀”（Lancet）的名稱來為這份刊物命名，而“Lancet”在英語中也是“尖頂穹窗”的意思，借此寓意著期刊立志成為“照亮醫(yī)界的明窗”（to let in light）。 日開發(fā)“呼氣鼠標(biāo)”可助殘障者操作電腦 據(jù)日本共同社消息，日本近畿大學(xué)宣布開發(fā)出了全球首創(chuàng)的“呼氣鼠標(biāo)”。由于重度殘障等原因無法用手操作鼠標(biāo)的人只需將一根管子銜在口中，就可通過呼氣或吸氣來控制電腦。 使用者通過呼氣吸氣的時(shí)間長短和強(qiáng)弱的不同組合就可實(shí)現(xiàn)上下左右移動(dòng)光標(biāo)和左右按鍵功能。殘障人士可以借助屏幕上顯示的鍵盤輸入文字，進(jìn)行收發(fā)郵件等網(wǎng)上交流活動(dòng)，提高生活質(zhì)量。 呼氣鼠標(biāo)雖使用了高精度傳感器，但因工業(yè)用傳感器較為便宜，售價(jià)可控制在5萬日元（約合人民幣3100元）左右。近畿大學(xué)將與健康儀器制造商合作，力爭兩年后將這種鼠標(biāo)推向市場。 第9頁 圖情信息參考 責(zé)任編輯：李小青 ★科研輔助工具 什么是影響因子？ 影響因子（Impact factor，縮寫IF）是由美國科學(xué)情報(bào)研究所（ISI）的期刊引證報(bào)告JCR中的一項(xiàng)數(shù)據(jù)。是指該期刊前兩年發(fā)表的文獻(xiàn)在當(dāng)年的平均被引用次數(shù)的一種表達(dá)形式。刊物的影響因子越高，也即是該刊載的文獻(xiàn)的被引用率越高，也就是說，影響因子是與被引用率相掛鉤。一方面說明這些文獻(xiàn)報(bào)道的研究成果影響力大，另一方面也反映出其刊物的學(xué)術(shù)水平高。影響因子作為期刊評(píng)價(jià)工具，論文作者可根據(jù)期刊的影響因子排名決定投稿方向。影響因子通常越高也就是說雜志被關(guān)注的越多。醫(yī)學(xué)類好多雜志如《柳葉刀》，它的影響因子很高，尤其是綜述類雜志。 影響因子是否能否決所有期刊？ 能不能單獨(dú)以影響因子作為學(xué)術(shù)界的一個(gè)硬性判斷？ 美國科學(xué)院院報(bào)（PNAS）雖然每年的IF在10.0左右，但是大家走知道其在學(xué)術(shù)界的影響力和權(quán)威性與《NATURE》、《SCIENCE》等IF在30.0左右的雜志幾乎是旗鼓相當(dāng)。每個(gè)學(xué)術(shù)領(lǐng)域都有自己的頂尖雜志，如糖尿病學(xué)、肝臟學(xué)等，這些都是公認(rèn)的權(quán)威雜志而且含金量最高的。而系統(tǒng)分類學(xué)、古生物學(xué)等領(lǐng)域的很多雜志雖有SCI收錄，但是由于專業(yè)性太強(qiáng)，很少人能看懂，也就是基本沒有了應(yīng)用價(jià)值，IF自然就低。 影響因子的波動(dòng)有多大？ 期刊在某年的影響因子實(shí)質(zhì)上是表示該刊前兩年所發(fā)表論文在該年的平均被引次數(shù)。統(tǒng)計(jì)的只限于論文發(fā)表后1-2年內(nèi)的被引次數(shù)，因而相當(dāng)于一部分論文的引證高峰期并沒能反映到影響因子中，尤其是出版時(shí)若時(shí)滯較長的刊物，而會(huì)因?yàn)槲墨I(xiàn)老化超過2年的原因而沒有被統(tǒng)計(jì)參與影響因子的計(jì)算，從而降低了影響因子值。分析表明，我國科技期刊的出版時(shí)滯普遍較長，是國內(nèi)科技期刊影響因子普遍偏低的主要原因之一。以2年期的論文和引證來計(jì)算影響因子的話也是較為客觀的反映引證其規(guī)律，并由此造成同種期刊在不同年份的影響因子波動(dòng)偏大。如果通過200種化學(xué)類期刊的總平均影響因子分子發(fā)現(xiàn)，2年期間的影響因子值在不同年份的波動(dòng)范圍超過21.2%。但5年期的影響因子值則顯示出一條較為穩(wěn)定的曲線。因此，有些引證分析研究機(jī)構(gòu)對(duì)ISI采集的引文數(shù)據(jù)用更長的時(shí)間跨度地重新計(jì)算，或分別以某年期刊的論文及其在出版后若干年的被引次數(shù)為分母和分子來計(jì)算“歷年影響因子”。 統(tǒng)計(jì)論文類型的影響因子的遺漏 統(tǒng)計(jì)論文類型的影響因子計(jì)算公式分子、分母取值也存在很多疑問的，影響因子的計(jì)算公式中，引證次數(shù)（分子）統(tǒng)計(jì)了相應(yīng)刊物中所有論文被引證的總次數(shù)，而刊載論文數(shù)作為分母則統(tǒng)計(jì)了論文、簡訊和評(píng)述類欄目的文章數(shù)，對(duì)社論、來信、通訊和其他一些被常引證的欄目的文章書目則不進(jìn)行統(tǒng)計(jì)的。實(shí)際上，這些未被統(tǒng)計(jì)部分的被引證頻次對(duì)影響因子的貢獻(xiàn)是很大的，分析表明，40%左右醫(yī)學(xué)類期刊公布影響因子比實(shí)際影響因子高出10.24%以上，而其中5%甚至達(dá)到40.1%或更多。 期刊大小跟影響因子走 統(tǒng)計(jì)研究比較表明，以2年期的論文和引證計(jì)算的影響因子隨相應(yīng)期刊所發(fā)表論文數(shù)的多少呈現(xiàn)出偏大的波動(dòng)，小期刊影響因子在相鄰年間的波動(dòng)超出40%，而對(duì)于年發(fā)表論文超過150的期刊來說，其影響因子也有16.2%左右的波動(dòng)。不難看出，評(píng)價(jià)中若考慮到影響因子在一定范圍的這種隨即變化性，是難以給影響因?yàn)槎炕摹?/p> 除影響因?yàn)橛?jì)算公式本身幾個(gè)固有的要素外，期刊和論文的類型、不同學(xué)科引證因?yàn)楹鸵?guī)律的差異等對(duì)影響因子的影響也是巨大的。這也是在評(píng)價(jià)中需要特別強(qiáng)調(diào)的。 責(zé)任編輯：王妍 第10頁第三篇：EDA實(shí)習(xí)報(bào)告
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